JP2000266821A - Inspection system for iic bus circuit - Google Patents

Inspection system for iic bus circuit

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JP2000266821A
JP2000266821A JP11070172A JP7017299A JP2000266821A JP 2000266821 A JP2000266821 A JP 2000266821A JP 11070172 A JP11070172 A JP 11070172A JP 7017299 A JP7017299 A JP 7017299A JP 2000266821 A JP2000266821 A JP 2000266821A
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bus
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Abstract

PROBLEM TO BE SOLVED: To provide an inspection system for an IIC bus circuit, by which the voltage control characteristic of a slave circuit can be inspected in an extremely short time. SOLUTION: In an inspection apparatus 21, two each of data for inspection, which are outputted to a slave circuit 2 are increased sequentially from '01H'. When the data reach an upper-limit value of 'FFH', the data are outputted in such a way that two each are decreased sequentially from 'FFH'. After the transmission of the data for inspection is completed by a bus interface part 22 for inspection, the level of a clock signal is maintained at a low level so as to be stopped. The ratio of its stop time is changed. The output waveform of a low-pass filter 24 is made to be nearly sinusoidal. Then, the inspection apparatus 21 measures the amplitude distorsion of the output waveform. Whether a D/A conversion level according to control data is obtained in the slave circuit 2 or not is inspected.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、マスタ回路よりI
ICバスを介して送信される制御データを受信し、その
制御データに基いて所定の制御動作が行われるスレーブ
回路と、そのスレーブ回路における電圧制御特性を検査
する検査装置とで構成されるIICバス回路の検査シス
テムに関する。
BACKGROUND OF THE INVENTION The present invention relates to a master circuit,
An IIC bus comprising a slave circuit that receives control data transmitted via an IC bus and performs a predetermined control operation based on the control data, and an inspection device that inspects voltage control characteristics of the slave circuit. The present invention relates to a circuit inspection system.

【0002】[0002]

【従来の技術】IICバス回路の検査システムをテレビ
用のICに適用した場合の従来構成例を図9に示す。マ
スタ回路1は、マイクロコンピュータなどを中心として
構成されており、スレーブ回路2とはIIC(Inter IC)
バス3を介して接続されている。IICバス3は、クロ
ックライン3aとデータライン3bとで構成され、クロ
ック信号に同期させてアドレス及びデータをシリアルに
送信する構成である。
2. Description of the Related Art FIG. 9 shows a conventional configuration example in which an inspection system for an IIC bus circuit is applied to an IC for a television. The master circuit 1 is mainly configured by a microcomputer or the like, and is different from the slave circuit 2 by an IIC (Inter IC).
It is connected via a bus 3. The IIC bus 3 includes a clock line 3a and a data line 3b, and is configured to transmit an address and data serially in synchronization with a clock signal.

【0003】スレーブ回路2は、IICバスインターフ
ェイス(DACコントローラ)4を備えている。そのI
ICバスインターフェイス4は、IICバス3を介して
送信されるアドレス(スレーブアドレス及びサブアドレ
ス)が、自身に割り当てられているアドレスに一致する
か否かを判定し、一致してる場合は、続いて送信される
データを取り込んでD/Aコンバータ5に出力するよう
になっている。
The slave circuit 2 has an IIC bus interface (DAC controller) 4. That I
The IC bus interface 4 determines whether or not the addresses (slave address and subaddress) transmitted via the IIC bus 3 match the addresses assigned to itself, and if they match, subsequently transmits. The acquired data is fetched and output to the D / A converter 5.

【0004】スレーブ回路2は、全体がICとして構成
されているものの一部分(機能ブロック)であり、例え
ば、外部より入力端子6に与えられるオーディオ信号を
アンプ7により増幅して出力端子8を介して外部に出力
するように構成されている。そして、スレーブアドレス
はICに対して割り当てられており、サブアドレスは当
該スレーブ回路2に対して割り当てられている。
The slave circuit 2 is a part (functional block) of the whole configured as an IC. For example, an amplifier 7 amplifies an audio signal supplied from the outside to an input terminal 6 and outputs the amplified signal via an output terminal 8. It is configured to output to the outside. The slave address is assigned to the IC, and the sub-address is assigned to the slave circuit 2.

【0005】D/Aコンバータ5によってD/A変換さ
れた電圧信号は、更にV/I変換部9により電流信号に
変換されてアンプ7に与えられ、アンプ7の増幅率を制
御するようになっている。また、D/Aコンバータ5よ
り出力される電圧信号は、検査用の出力端子10にも与
えられるようになっている。
The voltage signal that has been D / A converted by the D / A converter 5 is further converted to a current signal by a V / I converter 9 and given to the amplifier 7 to control the amplification factor of the amplifier 7. ing. The voltage signal output from the D / A converter 5 is also supplied to an output terminal 10 for inspection.

【0006】一方、検査装置11は、IICバス3を介
して行うスレーブ回路2の電圧制御特性が正常か否か
を、例えば製造工程において検査するために使用される
ものであり、検査制御部12,IICバスインターフェ
イス(マスタ)13及び電圧測定器14から構成されて
いる。検査制御部12は、IICバスインターフェイス
13及びIICバス3を介してスレーブ回路2に検査用
データを出力するようになっている。また、電圧測定器
14は、スレーブ回路2の出力端子10の出力される電
圧信号のレベルを測定し、測定結果を検査制御部12に
出力するようになっている。
On the other hand, the inspection device 11 is used for inspecting whether or not the voltage control characteristic of the slave circuit 2 performed via the IIC bus 3 is normal, for example, in a manufacturing process. , An IIC bus interface (master) 13 and a voltage measuring device 14. The inspection control unit 12 outputs inspection data to the slave circuit 2 via the IIC bus interface 13 and the IIC bus 3. Further, the voltage measuring device 14 measures the level of the voltage signal output from the output terminal 10 of the slave circuit 2 and outputs the measurement result to the inspection control unit 12.

【0007】次に、検査装置11によるスレーブ回路2
の検査の方式について図10をも参照して説明する。例
えば、パラレルデータのビット幅が8ビットである場合
に、検査装置11は、スレーブ回路2に対する出力デー
タを“00H”から“01H”→“02H”→“03
H”→…とインクリメントして行く(図10(a)参
照)。すると、D/Aコンバータ5によってD/A変換
された電圧信号のレベルも、1ステップずつ上昇する。
Next, the slave circuit 2 by the inspection device 11
Will be described with reference to FIG. For example, when the bit width of the parallel data is 8 bits, the inspection apparatus 11 changes the output data to the slave circuit 2 from “00H” to “01H” → “02H” → “03”.
Then, the level of the voltage signal that has been D / A converted by the D / A converter 5 increases by one step.

【0008】そして、検査制御部12は、各データを出
力する毎にD/Aコンバータ5によってD/A変換され
た電圧信号のレベルを電圧測定器14により測定し、デ
ータの増加分に応じて電圧信号レベルが増加しているか
否かを確認する。以上をデータの最大値“FFH”まで
行うと、検査を終了する(図10(b)参照)。このよ
うにして、D/Aコンバータ5の出力データバスにビッ
ト抜けや短絡が生じておらず、制御データに応じてアン
プ7の増幅率を確実に制御できることを検査するように
なっている。
[0008] The inspection control section 12 measures the level of the voltage signal D / A-converted by the D / A converter 5 every time each data is output by the voltmeter 14, and according to the increase of the data. Check whether the voltage signal level has increased. When the above is performed up to the maximum value "FFH" of the data, the inspection ends (see FIG. 10B). In this way, it is checked that no bit missing or short circuit occurs in the output data bus of the D / A converter 5 and that the amplification factor of the amplifier 7 can be reliably controlled according to the control data.

【0009】[0009]

【発明が解決しようとする課題】このような検査方式で
は、データをインクリメントする毎に電圧を測定するた
め(8ビットの場合は、“00H”を含めて256
回)、データのビット幅が大きくなる程検査時間をより
多く必要とする。また、以上の検査は、ICの各機能ブ
ロック毎(即ち、サブアドレス毎)に行い、更に各IC
毎(スレーブアドレス毎)にも行う必要があるため、ト
ータルで検査に要する時間は膨大となってしまう。加え
て、ビット幅が8ビットの場合でも、1ビットの増加に
対する電圧レベルの上昇分は僅か数mV低度であり、電
圧測定器14にも比較的精度の高いものが要求される、
などの問題があった。
In such an inspection system, a voltage is measured every time data is incremented (in the case of 8 bits, 256 voltages including "00H" are included).
Times), the larger the data bit width, the longer the inspection time is required. The above inspection is performed for each functional block of the IC (that is, for each sub address).
Each time (each slave address) needs to be performed, so that the total time required for inspection becomes enormous. In addition, even when the bit width is 8 bits, the increase in the voltage level with respect to the increase of 1 bit is only a few mV lower, and the voltage measuring device 14 is required to have a relatively high accuracy.
There was such a problem.

【0010】本発明は上記事情に鑑みてなされたもので
あり、その目的は、スレーブ回路の電圧制御特性検査を
極めて短時間で行うことができるIICバス回路の検査
システムを提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an inspection system for an IIC bus circuit capable of performing a voltage control characteristic inspection of a slave circuit in an extremely short time.

【0011】[0011]

【課題を解決するための手段】上記目的を達成するた
め、請求項1記載のIICバス回路の検査システムは、
マスタ回路よりIICバスを介して送信される制御デー
タを受信してD/A変換するD/Aコンバータと、この
D/Aコンバータより出力される電圧信号を外部に出力
する出力端子とを備え、前記制御データに基いて所定の
制御動作が行われるスレーブ回路と、前記IICバスを
介して前記スレーブ回路に検査用データを送信し、当該
スレーブ回路の出力端子から得られる電圧信号に基づい
て当該スレーブ回路の電圧制御特性を検査する検査装置
とで構成され、前記検査装置は、前記検査用データを送
信する際に前記IICバスに検査用クロック信号を出力
する検査用クロック信号出力手段と、前記電圧信号をフ
ィルタリングするローパスフィルタと、このローパスフ
ィルタの出力信号波形に基づいて電圧制御特性を検査す
る検査手段とを備えていることを特徴とする。
According to a first aspect of the present invention, there is provided an inspection system for an IIC bus circuit.
A D / A converter for receiving control data transmitted from the master circuit via the IIC bus and performing D / A conversion, and an output terminal for outputting a voltage signal output from the D / A converter to the outside; A slave circuit in which a predetermined control operation is performed based on the control data; and a test circuit that transmits test data to the slave circuit via the IIC bus, based on a voltage signal obtained from an output terminal of the slave circuit. A testing device for testing a voltage control characteristic of a circuit, wherein the testing device outputs a testing clock signal to the IIC bus when transmitting the testing data; and A low-pass filter for filtering a signal; and an inspection unit for inspecting a voltage control characteristic based on an output signal waveform of the low-pass filter. And wherein the are.

【0012】斯様に構成すれば、検査用クロック信号出
力手段が、検査用データを送信する際に、通常のデータ
伝送に使用されるクロック信号とは異なる検査用クロッ
ク信号をIICバスに出力することで、スレーブ回路の
ローパスフィルタより出力される信号波形を、検査に適
した波形にすることができる。そして、検査手段が、出
力信号波形に基づいて電圧制御特性を検査することで、
従来のようにデータ1ビット毎に電圧信号レベルを測定
する方式に比較して、極めて短時間で測定を完了するこ
とができる。
With this configuration, the test clock signal output means outputs a test clock signal different from the clock signal used for normal data transmission to the IIC bus when transmitting the test data. This makes it possible to make the signal waveform output from the low-pass filter of the slave circuit a waveform suitable for inspection. Then, the inspection means inspects the voltage control characteristic based on the output signal waveform,
The measurement can be completed in an extremely short time as compared with the conventional method of measuring the voltage signal level for each data bit.

【0013】この場合、請求項2に記載したように、検
査装置を、検査用データを所定値から順次増加させその
データが上限値に達するとそこから前記データを順次減
少させるように出力する構成とし、検査用クロック信号
出力手段を、前記各検査用データを送信する毎にクロッ
ク信号の出力を停止させ、その停止時間を変化させるこ
とによってローパスフィルタの出力信号波形を略正弦波
状とするように構成して、検査手段を、前記出力信号波
形の歪みを検出しその歪みに基づいて電圧制御特性を検
査する構成とするのが好適である。
In this case, the inspection apparatus outputs the inspection data so as to sequentially increase the inspection data from a predetermined value and, when the data reaches the upper limit, sequentially reduce the data. The test clock signal output means stops the output of the clock signal each time the test data is transmitted, and changes the stop time so that the output signal waveform of the low-pass filter is substantially sinusoidal. It is preferable that the inspection means be configured to detect distortion of the output signal waveform and inspect voltage control characteristics based on the distortion.

【0014】斯様に構成すれば、検査装置が検査データ
を所定値から順次増加させた後に順次減少させるように
出力すると、その検査データの変化軌跡としてのローパ
スフィルタの出力信号波形は、各データの出力時間が略
一定であれば三角波状となる。それに加えて、検査用ク
ロック信号出力手段が、各検査用データを送信する毎に
クロック信号の出力を停止させて、その停止時間を変化
させると、前記三角波状の変化軌跡を時間軸上で変形さ
せることができる。従って、前記停止時間を適宜調整す
ることでローパスフィルタの出力信号波形を略正弦波状
にすることが可能となる。
According to this configuration, when the inspection apparatus sequentially increases the inspection data from a predetermined value and then outputs the data to decrease sequentially, the output signal waveform of the low-pass filter as a change trajectory of the inspection data becomes If the output time is substantially constant, the waveform becomes triangular. In addition, when the test clock signal output unit stops outputting the clock signal each time each test data is transmitted and changes the stop time, the triangular wave-like change trajectory is deformed on the time axis. Can be done. Therefore, by appropriately adjusting the stop time, the output signal waveform of the low-pass filter can be made substantially sinusoidal.

【0015】そして、検査手段が、略正弦波状である出
力信号波形の例えば振幅歪み率を測定し、その歪み率が
一定以下であれば電圧制御特性は良好であると判定する
ことで、検査を容易に行うことができる。
The inspection means measures, for example, the amplitude distortion rate of the substantially sinusoidal output signal waveform, and if the distortion rate is equal to or less than a predetermined value, determines that the voltage control characteristic is good, thereby performing the inspection. It can be done easily.

【0016】[0016]

【発明の実施の形態】以下、本発明をテレビ制御用のI
Cに適用した一実施例について、図1乃至図8を参照し
て説明する。尚、図9と同一部分には同一符号を付して
説明を省略し、以下異なる部分についてのみ説明する。
電気的構成を示す図1において、本実施例では、検査装
置11が検査装置21に置き換わっており、その検査装
置21は、DSP(Digital Signal Processor) によっ
て構成された検査用バスインターフェイス部(検査用ク
ロック信号出力手段,以下、検査用バスI/Fと称す)
22を備えている。
BEST MODE FOR CARRYING OUT THE INVENTION The present invention will now be described with reference to the accompanying drawings.
One embodiment applied to C will be described with reference to FIGS. The same parts as those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted. Only different parts will be described below.
In FIG. 1 showing the electrical configuration, in the present embodiment, the inspection device 11 is replaced with an inspection device 21, and the inspection device 21 is an inspection bus interface unit (inspection device) configured by a DSP (Digital Signal Processor). Clock signal output means, hereinafter referred to as a test bus I / F)
22.

【0017】その検査用バスI/F部22は、後述する
ように制御プログラムに従って動作するようになってお
り、IICバス規格で定められた例えば周波数100k
Hzのクロック信号を、IICバス3のクロックライン
3a上に断続的に出力するように制御して、検査用クロ
ック信号を出力するようになっている。その検査用クロ
ック信号の出力パターンは、後述するように、内部のメ
モリに記憶されているデータテーブル22aに基づいて
決定される。また、検査用バスI/F部22は、検査制
御部23より与えられる8ビットの検査用データをシリ
アルデータに変換してデータライン3b上に出力するよ
うになっている。
The inspection bus I / F section 22 operates according to a control program as described later, and has a frequency of, for example, 100 kHz specified by the IIC bus standard.
The clock signal of Hz is controlled so as to be output intermittently on the clock line 3a of the IIC bus 3, and a clock signal for inspection is output. The output pattern of the test clock signal is determined based on a data table 22a stored in an internal memory, as described later. The test bus I / F unit 22 converts the 8-bit test data provided by the test control unit 23 into serial data and outputs the serial data on the data line 3b.

【0018】また、検査装置21は、スレーブ回路2の
検査用の出力端子10より与えられるアナログ出力信号
を、ローパスフィルタ(LPF)24を介してFFTア
ナライザ25に取り込むようになっている。ローパスフ
ィルタ24の時定数は、検査装置21よりシリアルに与
えられる8ビットデータの出力間隔よりも十分長くなる
ように設定されている。
The test apparatus 21 receives an analog output signal supplied from the test output terminal 10 of the slave circuit 2 into an FFT analyzer 25 via a low-pass filter (LPF) 24. The time constant of the low-pass filter 24 is set to be sufficiently longer than the output interval of the 8-bit data serially supplied from the inspection device 21.

【0019】FFTアナライザ25は、ローパスフィル
タ24によってフィルタリングされたアナログ出力信号
を再びA/D変換すると、そのデジタルデータを高速フ
ーリエ変換してアナログ出力信号の周波数解析を行うよ
うになっている。FFTアナライザ25によって周波数
解析された結果は歪み率測定部26に与えられて振幅歪
みが測定されるようになっており、その測定結果は、検
査制御部23に与えられるようになっている。尚、FF
Tアナライザ25,歪み率測定部26は、検査手段に対
応する。
When the analog output signal filtered by the low-pass filter 24 is again A / D-converted, the FFT analyzer 25 performs a fast Fourier transform on the digital data to analyze the frequency of the analog output signal. The result of the frequency analysis performed by the FFT analyzer 25 is provided to the distortion rate measuring unit 26 to measure the amplitude distortion, and the measurement result is provided to the inspection control unit 23. In addition, FF
The T analyzer 25 and the distortion rate measuring unit 26 correspond to an inspection unit.

【0020】次に、本実施例の作用について図2乃至図
8をも参照して説明する。検査制御部23は、スレーブ
回路2に出力する検査用データとして、所定値“01
H”から“03H”,“05H”,“07H”,…と順
次データを“2”ずつ増加させて行き、“FDH”から
最大値(上限値)“FFH”に達すると、“FEH”か
ら、“FCH”,“FAH”と順次“2”ずつ減少させ
て、…,“04H”,“02H”から最小値“00H”
に戻すように出力する。
Next, the operation of the present embodiment will be described with reference to FIGS. The inspection control unit 23 outputs a predetermined value “01” as the inspection data to be output to the slave circuit 2.
From "H" to "03H", "05H", "07H",..., The data is sequentially increased by "2", and when "FDH" reaches the maximum value (upper limit value) "FFH", "FEH" , “FCH”, “FAH” and “2” at a time. From “04H” and “02H” to the minimum value “00H”
Output to return to

【0021】この時、検査装置21は、クロック信号が
ハイレベルの状態でデータラインをハイレベルからロウ
レベルに立ち下げることで送信開始した後、最初の検査
データの出力時のみスレーブ回路2を含むICのスレー
ブアドレスとスレーブ回路2のサブアドレスとを出力す
る。即ち、例えばICのスレーブアドレスを“88
H”,スレーブ回路2のサブアドレスを“00H”とす
ると、 のように24ビットを送信して、それ以降の検査データ
の出力時には、同一のサブアドレスと検査データとの1
6ビットを送信する。 サブアドレス データ → サブアドレス データ → … 00H 02H 00H 04H … そして、最後のデータ“00H”の送信後に、クロック
信号をハイレベルにした状態でデータラインをロウレベ
ルからハイレベルに立ち上げることで一連の検査用デー
タの送信を終了する。
At this time, the test apparatus 21 starts transmission by lowering the data line from the high level to the low level while the clock signal is at the high level, and then outputs the IC including the slave circuit 2 only when the first test data is output. And the sub address of the slave circuit 2 are output. That is, for example, the slave address of the IC is set to “88”.
H "and the sub-address of the slave circuit 2 is" 00H ", Is transmitted, and at the time of outputting the subsequent inspection data, the same sub address and 1
Send 6 bits. 00H 02H 00H 04H ... Then, after transmission of the last data "00H", a series of test data is generated by raising the data line from low level to high level with the clock signal at high level. The transmission of is ended.

【0022】ここで、図2は、以上のような検査データ
の出力パターンを図示の都合上4ビットの場合を例にし
て表したものである(但し、データの増加,減少パター
ンは逆となっている)。図2(a)のように、検査デー
タの出力間隔が一定の場合には、図2(b)に示すロー
パスフィルタ24の出力波形は三角波状となる。
Here, FIG. 2 shows the output pattern of the above-described inspection data in the case of 4 bits as an example for convenience of illustration (however, the increase / decrease pattern of the data is reversed). ing). When the output interval of the inspection data is constant as shown in FIG. 2A, the output waveform of the low-pass filter 24 shown in FIG. 2B has a triangular waveform.

【0023】本実施例の場合は、図2(a)のように検
査データの出力間隔を一定とせずに、図3(a)に示す
ように、検査装置21が各検査データ毎の出力間隔を変
化させることで、図3(b)に示すローパスフィルタ2
4の出力波形を略正弦波状とするように制御する。これ
は、検査用バスI/F部22が、各検査用データを出力
させた後に、検査用クロック信号の出力を停止させる時
間を順次変化させることで行われる。
In the case of this embodiment, the output interval of the inspection data is not fixed as shown in FIG. 2A, and the inspection apparatus 21 outputs the output interval of each inspection data as shown in FIG. Is changed, the low-pass filter 2 shown in FIG.
4 is controlled so as to be substantially sinusoidal. This is performed by sequentially changing the time during which the inspection bus I / F unit 22 stops outputting the inspection clock signal after outputting each inspection data.

【0024】即ち、最初の“01H”を除く各検査デー
タは、スレーブ回路2にサブアドレスを含めてシリアル
に16ビットで送信されるが、各検査データの送信完了
後にクロック信号のレベルをロウのまま維持することで
クロック信号の出力を停止して次の検査データを与えな
いようにすると、D/Aコンバータ5のD/A変換出力
は、その時点での変換出力を維持するようになってい
る。
That is, each test data except the first "01H" is transmitted serially in 16 bits including the sub address to the slave circuit 2, but after completion of transmission of each test data, the level of the clock signal is kept low. If the output of the clock signal is stopped so as not to supply the next inspection data by maintaining the D / A converter 5, the D / A conversion output of the D / A converter 5 maintains the conversion output at that time. .

【0025】従って、検査装置21から出力する検査デ
ータのレベルを適当に変化させると共に、各検査データ
の出力後にクロック信号の停止時間を変化させる検査用
のクロック信号を出力することで、ローパスフィルタ2
4の出力波形を任意に整形することが可能である。
Therefore, by appropriately changing the level of the test data output from the test apparatus 21 and outputting a test clock signal for changing the stop time of the clock signal after each test data is output, the low-pass filter 2
4 can be arbitrarily shaped.

【0026】ここで、ローパスフィルタ24の出力波形
を略正弦波状とするために、各検査データの出力時間割
合(停止時間を含む)の設定方法を、4ビットデータの
場合を例とし、図4を参照して説明する。
Here, in order to make the output waveform of the low-pass filter 24 substantially sinusoidal, the setting method of the output time ratio (including the stop time) of each test data is shown in FIG. This will be described with reference to FIG.

【0027】先ず、図4(a)に示すように、検査用出
力データ列“1,3,5,…,D,F,E,…,4,
2,0”に、出力時間割合を示す符号a1〜a4,b5
〜b8,c9〜c12,d13〜d16を付す。そし
て、図4(b)に示すように、xy座標の原点を中心と
して半径“1.000”の単位円を描き、垂直方向に一
致する直径を8等分する6本の割線を水平方向に引い
て、x,y軸及び各割線と円周との16個の交点に各符
号a1〜d16を割当てる。
First, as shown in FIG. 4A, the output data sequence for inspection "1, 3, 5,..., D, F, E,.
2,0 ″, symbols a1 to a4, b5 indicating output time ratios
To b8, c9 to c12, and d13 to d16. Then, as shown in FIG. 4 (b), a unit circle having a radius of “1.000” is drawn around the origin of the xy coordinates, and six dividing lines that divide the diameter coincident in the vertical direction into eight equal parts are drawn in the horizontal direction. Then, the symbols a1 to d16 are assigned to the x, y axes and 16 intersections between each secant line and the circumference.

【0028】この時、x軸に対して座標原点Pから各符
号点Rに引いた線分のなす角度をθとすると、cosθ
が各符号に応じた検査データの出力時間割合に対応す
る。そして、検査データの最小値“0(d16)”及び
最大値(上限値)“F(b8)”の出力時間割合が
“1.000”(有効数字を小数点以下3桁とする)と
なるように両者をx軸上に配置すると、他の符号は、d
16を起点として正回転方向に、a1,a2,a3,…
と配置されることになる。
At this time, if an angle formed by a line segment drawn from the coordinate origin P to each code point R with respect to the x axis is θ, cos θ
Corresponds to the output time ratio of the inspection data corresponding to each code. Then, the output time ratio of the minimum value “0 (d16)” and the maximum value (upper limit value) “F (b8)” of the inspection data is set to “1.000” (significant digits are three digits after the decimal point). When both are arranged on the x-axis, the other sign is d
A1, a2, a3,...
Will be arranged.

【0029】例えば、各符号点Rからx軸に下ろした垂
線の足をQとして、符号点a2についてcosθを求め
ると、 cosθ=PQ θ=sin−1(RQ/PR) =sin−1(2/4)=30(deg) であるから、 cosθ=cos(30°)=0.866 となる。
For example, when cos θ is obtained for the code point a2 with Q as the perpendicular foot lowered from the code point R to the x-axis, cos θ = PQ θ = sin −1 (RQ / PR) = sin −1 (2 / 4) = 30 (deg), so that cos θ = cos (30 °) = 0.866.

【0030】即ち、n=1,2,…,16とすると、 an(n=1〜4) :cos(sin−1( n /4)) bn(n=5〜8) :cos(sin−1( (8−n)/4)) cn(n=9〜12) :cos(sin−1( (n−8)/4)) dn(n=13〜16):cos(sin−1((16−n)/4)) のように表され、各具体的数値は、以下のようになる。 a1=0.968 ,b5=0.661 ,c9=0.968 ,d13=0.
661 a2=0.866 ,b6=0,866 ,c10=0,866 ,d14=0.
866 a3=0.661 ,b7=0.968 ,c11=0.661 ,d15=0.
968 a4=0 , b8=1.000 ,c12=0 , d16=1.
000 即ち、図4(b)からも明らかなように、an列とcn
列,bn列とdn列の数値は夫々等しくなっている。
[0030] That is, n = 1,2, ..., When 16, an (n = 1~4) : cos (sin -1 (n / 4)) bn (n = 5~8): cos (sin - 1 ((8−n) / 4)) cn (n = 9 to 12): cos (sin −1 ((n−8) / 4)) dn (n = 13 to 16): cos (sin −1 ( (16-n) / 4)), and specific numerical values are as follows. a1 = 0.968, b5 = 0.661, c9 = 0.968, d13 = 0.
661 a2 = 0.866, b6 = 0,866, c10 = 0,866, d14 = 0.
866 a3 = 0.661, b7 = 0.968, c11 = 0.661, d15 = 0.
968 a4 = 0, b8 = 1.000, c12 = 0, d16 = 1.
000 That is, as is clear from FIG.
The numerical values of the columns, bn column and dn column are respectively equal.

【0031】次に、以上の4ビットデータの例を、8ビ
ットデータの場合に拡張して示す。8ビットデータの場
合は、256個の各検査データ“00H〜FFH”を、
単位円の直径を128等分することで決定される各円周
の交点に割当てる。そして、256個の各検査データ
を、4ビットの場合と同様にxy座標の各象限に応じて
64個ずつ4つの群に分けて、各データに対応する出力
時間割合をa1〜a64,b65〜b128,c129
〜c192,d193〜d256とすると、 an(n=1〜64) :cos (sin −1( n /64)) bn(n=65〜128 ) :cos (sin −1( (128−n)/64)) cn(n=129 〜192 ):cos (sin −1( (n−128)/64)) dn(n=193 〜256 ):cos (sin −1( (256−n)/64)) のように表される。
Next, the above example of 4-bit data will be extended to 8-bit data. In the case of 8-bit data, 256 pieces of inspection data “00H to FFH” are
It is assigned to the intersection of each circumference determined by dividing the diameter of the unit circle into 128 equal parts. Then, each of the 256 pieces of inspection data is divided into four groups of 64 in accordance with each quadrant of the xy coordinates in the same manner as in the case of 4 bits, and output time ratios corresponding to each data are a1 to a64, b65 to b65. b128, c129
Assuming that c192 and d193 to d256, an (n = 1 to 64): cos (sin- 1 (n / 64)) bn (n = 65 to 128): cos (sin- 1 ((128-n) / 64)) cn (n = 129 to 192): cos (sin -1 ((n-128) / 64)) dn (n = 193 to 256): cos (sin -1 ((256-n) / 64) ).

【0032】そして、各具体的数値は、 a1=c129=cos (sin −1( 1/64))=0.9998779 … a2=c130=cos (sin −1( 2/64))=0.9995116 … a3=c131=cos (sin −1( 3/64))=0.9989007 … … … … a62=c190=cos (sin −1(62/64))=0.2480391 … a63=c191=cos (sin −1(63/64))=0.1760848 … a64=c192=cos (sin −1(64/64))=0.0000000 … b65=d193=cos (sin −1(63/64))=0.1760848 … b66=d194=cos (sin −1(62/64))=0.2480391 … b67=d195=cos (sin −1(61/64))=0.3025768 … … … … b126=d254=cos (sin −1( 2/64))=0.9995116 … b127=d255=cos (sin −1( 1/64))=0.9998779 … b128=d256=cos (sin −1( 0/64))=1.0000000 … となる。The specific numerical values are as follows: a1 = c129 = cos (sin -1 (1/64)) = 0.9998779 a2 = c130 = cos (sin -1 (2/64)) = 0.9995116 a3 = c131 = Cos (sin -1 (3/64)) = 0.9989007 ... a62 = c190 = cos (sin -1 (62/64)) = 0.2480391 ... a63 = c191 = cos (sin -1 (63/64) ) = 0.1760848 a64 = c192 = cos (sin -1 (64/64)) = 0.0000000 b65 = d193 = cos (sin -1 (63/64)) = 0.1760848 b66 = d194 = cos (sin -1 ( 62/64)) = 0.2480391 b67 = d195 = cos (sin -1 (61/64)) = 0.3025768 ... b126 = d254 = cos (sin -1 (2/64)) = 0.9995116 b127 = d255 = Cos (sin -1 (1/64)) = 0. 9998779... B128 = d256 = cos (sin −1 (0/64)) = 1.0000000.

【0033】次に、上記各出力時間割合を元にして、実
際の出力時間を求める。n=64,192の出力時間
“0”を除く最小の出力時間割合、n=63,65,1
91,193に対応する検査データの出力時間が最小、
即ち、停止時間が“0”となるようにする。IIC−バ
スのクロック周波数が100kHzの場合、周期は10
μsであり、1つのサブアドレス及び検査データを送信
するのに (8+8)×10μs=160μs を要するものとする。従って、以下のように計算するこ
とで、各出力時間Tn(n=1〜256)を決定する。
Next, an actual output time is obtained based on each output time ratio. Minimum output time ratio excluding output time “0” of n = 64,192, n = 63,65,1
The output time of the inspection data corresponding to 91, 193 is minimum,
That is, the stop time is set to “0”. If the clock frequency of the IIC-bus is 100 kHz, the period is 10
μs, and it takes (8 + 8) × 10 μs = 160 μs to transmit one sub-address and test data. Therefore, each output time Tn (n = 1 to 256) is determined by calculating as follows.

【0034】 T1 =T129=(0.9998779/0.1760848)×160 =908.542 =160+748.542(μs) T2 =T130=(0.9995116/0.1760848)×160 =908.209 =160+748.209(μs) … … … T61 =T189=(0.3025768/0.1760848)×160 =274.937 =160+114.937(μs) T62 =T190=(0.2480391/0.1760848)×160 =225.381 =160+ 65.381(μs) T63 =T191=(0.1760848/0.1760848)×160 =160.000 =160+ 0.000(μs) T64 =T192= 0.0000000 T65 =T193=(0.1760848/0.1760848)×160 =160.000 =160+ 0.000(μs) T66 =T194=(0.2480391/0.1760848)×160 =225.381 =160+ 65.381(μs) … … … T127=T255=(0.9998779/0.1760848)×160 =908.542 =160+748.542(μs) T128=T256=(1.000000 /0.1760848)×160 =908.653 =160+748.653(μs)T1 = T129 = (0.9998779 / 0.1760848) × 160 = 908.542 = 160 + 748.542 (μs) T2 = T130 = (0.9995116 / 0.1760848) × 160 = 908.209 = 160 + 748.209 (μs) ……… T61 = T189 = (0.3025768 / 0.1760848) × 160 = 274.937 = 160 + 114.937 (μs) T62 = T190 = (0.2480391 / 0.1760848) × 160 = 225.381 = 160 + 65.381 (μs) T63 = T191 = (0.1760848 / 0.1760848) × 160 = 160.000 = 160+ 0.000 (μs) T64 = T192 = 0.0000000 T65 = T193 = (0.1760848 / 0.1760848) × 160 = 160.000 = 160 + 0.000 (μs) T66 = T194 = (0.2480391 / 0.1760848) × 160 = 225.381 = 160 + 65.381 (μs )……… T127 = T255 = (0.9998779 / 0.1760848) × 160 = 908.542 = 160 + 748.542 (μs) T128 = T256 = (1.000000 / 0.1760848) × 160 = 908.653 = 160 + 748.653 (μs)

【0035】即ち、データ出力時間Tnから160μs
を減じたものが、クロック停止時間となる。これらのク
ロック停止時間を、検査用バスI/F部(DSP)22
のシステムタイマ割込み周期で除した値をSTnとし
て、検査用バスI/F部22の制御プログラム内にデー
タテーブル22aとして保持しておくことで、後述のよ
うに検査用クロック信号が出力される。
That is, 160 μs from the data output time Tn
Is the clock stop time. The clock stop time is set to the inspection bus I / F unit (DSP) 22.
The value divided by the system timer interrupt period is stored as STn in the control program of the inspection bus I / F unit 22 as the data table 22a, so that the inspection clock signal is output as described later.

【0036】而して、検査装置21は、ローパスフィル
タ24からの略正弦波状となる出力波形をFFTアナラ
イザ25で周波数解析し、基本波及び各高調波分の振幅
レベルを得ると、その解析結果に基づき歪み率測定部2
6において振幅歪み率が測定される。即ち、検査用デー
タのレベルを、図3(a)に示すように順次増加及び減
少させてスレーブ回路2に与えた結果、スレーブ回路2
側の例えば、D/Aコンバータ5の出力データバスの一
部が断線するなどしてビット抜けが生じていると、ロー
パスフィルタ24の出力波形は正弦波から歪んで高調波
成分を含むことになる。そこで、歪み率測定部26にお
いて測定された振幅歪み率が例えば0.5%を超えた場
合には、検査制御部23は異常があると判断して、その
旨の表示を行うことによって作業者に報知を行うように
する。
The inspection apparatus 21 analyzes the frequency of the substantially sinusoidal output waveform from the low-pass filter 24 with the FFT analyzer 25 and obtains the amplitude level of the fundamental wave and each harmonic. Distortion rate measurement unit 2 based on
At 6, the amplitude distortion rate is measured. That is, the level of the test data is sequentially increased and decreased as shown in FIG.
For example, if the output data bus of the D / A converter 5 has a missing bit due to disconnection or the like, the output waveform of the low-pass filter 24 is distorted from a sine wave and contains a harmonic component. . Therefore, when the amplitude distortion rate measured by the distortion rate measurement unit 26 exceeds, for example, 0.5%, the inspection control unit 23 determines that there is an abnormality, and displays a message to that effect. To be notified.

【0037】次に、検査用バスI/F部22の作用の詳
細について図5乃至図8をも参照して説明する。図5
は、検査用バスI/F部22の制御プログラムにおける
メインルーチンの処理内容を示すフローチャートであ
る。尚、最初にスレーブ回路2のメインアドレス8ビッ
トを送信する部分は省略している。
Next, the operation of the inspection bus I / F section 22 will be described in detail with reference to FIGS. FIG.
5 is a flowchart showing the processing contents of the main routine in the control program of the inspection bus I / F unit 22. It should be noted that the part of the slave circuit 2 for transmitting the 8 bits of the main address first is omitted.

【0038】この図5において、先ず、検査用バスI/
F部22は初期設定を行い、クロック周期のカウント値
PRDや、クロックレベルの変化点のカウント値DTH1
,DTH2 の値を設定すると共に(図8(c)参照)、
カウンタN2を“0”にセットする。そして、検査制御
部23より与えられてレジスタに保持される検査対象た
るスレーブ回路2のサブアドレスを設定すると共に、検
査用データの初期値“01H”を設定する(ステップS
1)。
In FIG. 5, first, the inspection bus I /
The F unit 22 performs initial setting, and counts the clock cycle count value PRD and the clock level change point count value DTH1.
, DTH2 (see FIG. 8 (c)),
The counter N2 is set to "0". Then, the sub address of the slave circuit 2 to be inspected, which is given from the inspection control unit 23 and held in the register, is set, and the initial value “01H” of the inspection data is set (Step S).
1).

【0039】次に、カウンタN1を“0”にセットして
初期化すると(ステップS2)、カウンタN2の値が
“63”または“191”であるか否かを判断し(ステ
ップS3)、何れかの値に一致する場合には1周期分の
データを設定出力するルーチンであるステップS4に移
行し、何れかの値に一致しない場合にはステップS8に
移行する。ここで、カウンタN2の値が“63”または
“191”である場合とは、データ出力時間T64 =T192
= 0.0000000,に対応する場合であり、データを出力し
ない。
Next, when the counter N1 is set to "0" and initialized (step S2), it is determined whether or not the value of the counter N2 is "63" or "191" (step S3). If the values match, the process proceeds to step S4, which is a routine for setting and outputting one cycle of data. If the values do not match, the process proceeds to step S8. Here, the case where the value of the counter N2 is "63" or "191" means that the data output time T64 = T192.
= 0.0000000, and no data is output.

【0040】図6は、ステップS4のデータ設定処理ル
ーチンの詳細なフローチャートである。この図6におい
て、検査用バスI/F部22は、クロック信号出力用の
カウンタであるCNTの値(図8(c)の横軸に対応)
を“0”にセットすると(ステップA1)、カウンタN
1が“7”以下であるか否かを判断する(ステップA
2)。
FIG. 6 is a detailed flowchart of the data setting processing routine in step S4. In FIG. 6, the inspection bus I / F unit 22 has a value of CNT which is a clock signal output counter (corresponding to the horizontal axis in FIG.
Is set to "0" (step A1), the counter N
It is determined whether 1 is equal to or less than “7” (step A).
2).

【0041】カウンタN1は、サブアドレス8ビット及
びデータ8ビットを出力するためのカウンタであり、 N1=0〜 7:サブアドレス N1=8〜15:データ の出力期間に対応する(図8(b)参照)。従って、N
1≦7あれば、サブアドレスビットX(X7,X6,
…,X0)の値(1(H),0(L))に応じてOUT
DATAのレベルを設定し、当該レベルを内部の出力
バッファA(図示せず)にセットする(ステップA3,
A5)。すると、データライン3bは、出力バッファA
によってドライブされる。
The counter N1 is a counter for outputting 8 bits of sub address and 8 bits of data, and corresponds to the output period of N1 = 0 to 7: subaddress N1 = 8 to 15: data (see FIG. 8B). ). Therefore, N
If 1 ≦ 7, the sub address bit X (X7, X6,
, X0) according to the value (1 (H), 0 (L)).
The level of DATA is set, and the level is set in an internal output buffer A (not shown) (step A3,
A5). Then, the data line 3b becomes the output buffer A
Driven by

【0042】また、ステップS3においてN1≦7であ
れば、検査用バスI/F部22は、カウンタN2の値及
びデータビットY(Y7,Y6,…,Y0)の値(1,
0)に応じてOUT DATAのレベルを設定し、当該
レベルを出力バッファAにセットする(ステップA
4)。ここで、カウンタN2の値は256個のデータに
対応しており、そのカウンタN2の値に応じてデータ値
を増加または減少させることにより検査用データが設定
され、そのデータをMSBよりシリアルに出力するよう
になっている。
If N1 ≦ 7 in step S3, the test bus I / F unit 22 sets the value of the counter N2 and the value of the data bit Y (Y7, Y6,..., Y0) (1,
0), the level of OUT DATA is set, and the level is set in the output buffer A (step A).
4). Here, the value of the counter N2 corresponds to 256 data, and the test data is set by increasing or decreasing the data value according to the value of the counter N2, and the data is serially output from the MSB. It is supposed to.

【0043】例えば、N2=0であれば、出力データは
初期値“01H=00000001B ”であり、N2=1であれ
ば、出力データは“00000011B ”,N2=2であれば、
出力データは“00000101B ”となる。
For example, if N2 = 0, the output data is the initial value "01H = 00000011B". If N2 = 1, the output data is "00000011B" and if N2 = 2, the output data is:
The output data is "00000101B".

【0044】尚、図8(a)及び(b)は、検査装置2
1がサブアドレス01H,データA1Hを出力する場合
のIICバスのタイミングチャートであり、図8(c)
は、ハイレベルのデータ波形とクロック波形とを拡大し
て図示するものである。
FIGS. 8A and 8B show the inspection device 2
8 is a timing chart of the IIC bus when 1 outputs the sub address 01H and the data A1H, and FIG.
FIG. 4 shows an enlarged view of a high-level data waveform and a clock waveform.

【0045】次に、検査用バスI/F部22は、システ
ムタイマ割り込みをカウンタCNTによってカウントし
(ステップA6,A7)、カウンタCNTの値がDTH1
未満であるか否かを判断する(ステップA8)。図8
(c)に示すように、CNT<DTH1 であれば、OUT
CLOCK(クロックレベル)をロウ(L)に設定し
(ステップA9)、CNT≧DTH1 であれば、OUT
CLOCKをハイ(H)に設定する(ステップA1
0)。それから、OUT CLOCKのレベルを内部の
出力バッファB(図示せず)にセットする(ステップA
11)。すると、クロックライン3aは、出力バッファ
Bによってドライブされる。尚、出力バッファA及びB
は、一度セットされたレベルをラッチして保持するよう
になっている。
Next, the inspection bus I / F unit 22 counts the system timer interrupt by the counter CNT (steps A6 and A7), and the value of the counter CNT is DTH1.
It is determined whether it is less than (Step A8). FIG.
As shown in (c), if CNT <DTH1, OUT
CLOCK (clock level) is set to low (L) (step A9), and if CNT ≧ DTH1, OUT
Set CLOCK to high (H) (step A1)
0). Then, the level of OUT CLOCK is set in an internal output buffer B (not shown) (step A).
11). Then, the clock line 3a is driven by the output buffer B. Note that output buffers A and B
Are designed to latch and hold the level once set.

【0046】次に、検査用バスI/F部22は、カウン
タCNTの値がDTH2 に等しいか否かを判断する(ステ
ップA12)。図8(c)に示すように、CNT=DTH
2 であれば、OUT CLOCKをロウ(L)に設定し
て出力バッファBにセットし(ステップA13,A1
4)、カウンタ値CNTがDTH2 に達していなければ、
ステップA6に移行する。それから、タイマ割り込み
を、カウンタCNTの値がPRDに達するまでカウント
し(ステップA15〜A17)、PRDに達するとステ
ップA17で「YES」と判断して処理を終了しリター
ンする。
Next, the inspection bus I / F unit 22 determines whether or not the value of the counter CNT is equal to DTH2 (step A12). As shown in FIG. 8C, CNT = DTH
If it is 2, OUT CLOCK is set to low (L) and set in the output buffer B (steps A13 and A1).
4) If the counter value CNT has not reached DTH2,
Move to step A6. Then, the timer interrupt is counted until the value of the counter CNT reaches PRD (steps A15 to A17). When the timer interrupt reaches PRD, "YES" is determined in step A17, and the process ends and returns.

【0047】再び、図5を参照し、ステップS4が終了
すると、検査用バスI/F部22は、カウンタN1の値
が“15”に達しているか(即ち、1つの8ビットデー
タを送信完了したか)否かを判断し(ステップS5)、
“15”に達していなければカウンタN1をインクリメ
ントして(ステップS6)ステップS4に移行する。ま
た、カウンタN1の値が“15”に達している場合は、
停止時間の設定処理ルーチン(ステップS7)に移行す
る。
Referring again to FIG. 5, when step S4 is completed, inspection bus I / F section 22 determines whether the value of counter N1 has reached "15" (ie, transmission of one 8-bit data has been completed). (Step S5).
If it has not reached "15", the counter N1 is incremented (step S6), and the routine goes to step S4. When the value of the counter N1 has reached "15",
The process proceeds to a stop time setting processing routine (step S7).

【0048】図7は、停止時間設定処理ルーチンの詳細
なフローチャートである。この図7において、検査用バ
スI/F部22は、先ず、OUT DATAをロウ
(L)に設定して出力バッファAにセットすると(ステ
ップB1,B2)、停止時間のカウンタSCNTを
“0”にセットする(ステップB3)。それから、カウ
ンタN2の値に応じて、内部のメモリに記憶されている
データテーブル22aより停止時間STnの値を読み出
して設定する(ステップB4)。そして、検査用バスI
/F部22は、タイマ割り込みを、カウンタSCNTの
値がSTnに達するまでカウントし(ステップB5〜B
7)、STnに達すると、ステップB7で「YES」と
判断して処理を終了しリターンする。
FIG. 7 is a detailed flowchart of the stop time setting processing routine. In FIG. 7, the test bus I / F unit 22 first sets OUT DATA to low (L) and sets it in the output buffer A (steps B1 and B2), and sets the stop time counter SCNT to “0”. (Step B3). Then, according to the value of the counter N2, the value of the stop time STn is read from the data table 22a stored in the internal memory and set (step B4). And the inspection bus I
The / F unit 22 counts the timer interrupt until the value of the counter SCNT reaches STn (Steps B5 to B
7) When STn is reached, "YES" is determined in the step B7, the process is terminated, and the process returns.

【0049】即ち、図8(a)及び(b)に示すよう
に、1周期分のデータを送信完了すると停止時間設定処
理ルーチンが実行され、設定されたクロック停止時間の
間、クロック信号レベル及びデータレベルが何れもロウ
(L)の状態となる。この停止時間の間は、その直前に
出力された8ビットデータがスレーブ回路2のIICバ
スI/F4及びD/Aコンバータ5において保持され
る。
That is, as shown in FIGS. 8A and 8B, when the transmission of one cycle of data is completed, the stop time setting processing routine is executed, and during the set clock stop time, the clock signal level and The data levels are all low (L). During this stop time, the 8-bit data output immediately before is stopped in the IIC bus I / F 4 and the D / A converter 5 of the slave circuit 2.

【0050】また、図5を参照して、ステップS7が終
了すると、検査用バスI/F部22は、カウンタN2の
値をインクリメントすると(ステップS8)、そのN2
の値が“255”に達しているか(即ち、一連の256
個の検査データを送信完了したか)否かを判断し(ステ
ップS9)、“255”に達していなければステップS
2に移行する。
Referring to FIG. 5, when step S7 is completed, inspection bus I / F section 22 increments the value of counter N2 (step S8),
Has reached “255” (ie, a series of 256
It is determined whether or not the transmission of the individual inspection data has been completed) (step S9).
Move to 2.

【0051】従って、カウンタN2の値がインクリメン
トされる毎にステップS4が16回,ステップS7が1
回実行される。そして、カウンタN2の値に応じた各停
止時間STnは、前述のように検査装置21のローパス
フィルタ24の出力波形が略正弦波となる時間比率で設
定されており、ステップS7が実行される毎にステップ
B4においてデータテーブル22aより読み出される。
そして、図3(a)に示すように、その停止時間に応じ
て各データの出力時間が変化する。
Therefore, every time the value of the counter N2 is incremented, step S4 is performed 16 times, and step S7 is performed by 1
Executed several times. Each stop time STn according to the value of the counter N2 is set at a time ratio at which the output waveform of the low-pass filter 24 of the inspection device 21 becomes a substantially sine wave as described above, and every time step S7 is executed. Is read from the data table 22a in step B4.
Then, as shown in FIG. 3A, the output time of each data changes according to the stop time.

【0052】一方、ステップS9においてカウンタN2
の値が“255”に達した場合、検査用バスI/F部2
2は、ステップS10〜S13のデータ送信終了シーケ
ンスを実行する。即ち、OUT DATA及びOUT
CLOCKを何れもハイ(H)に設定すると(ステップ
S10,S11)、出力バッファBにOUT CLOC
Kレベルを設定してクロック信号を先にハイレベルに立
ち上げてから(ステップS12)、次に出力バッファA
にOUT DATAレベルを設定してデータをハイレベ
ルに立ち上げる(ステップS12)。そして、スレーブ
回路2に対する検査データの出力を終了する。
On the other hand, in step S9, the counter N2
Is "255", the inspection bus I / F unit 2
2 executes the data transmission end sequence of steps S10 to S13. That is, OUT DATA and OUT
When CLOCK is set to high (H) (steps S10 and S11), OUT CLOCK is output to the output buffer B.
After setting the K level and raising the clock signal to the high level first (step S12), the output buffer A
Is set to the OUT DATA level and the data is raised to the high level (step S12). Then, the output of the inspection data to the slave circuit 2 ends.

【0053】また、同一のICにおいて次の検査対象と
なる回路を検査する場合には、検査制御部23より当該
回路のサブアドレスが与えられることにより、再び図5
に示すフローチャートを実行する。更に、他のICを検
査対象とする場合には、検査制御部23より当該ICの
スレーブアドレス(メインアドレスが異なる)が与えら
れ、同様の検査が実行される。
In the case of inspecting the next circuit to be inspected in the same IC, the sub-address of the circuit is given from the inspection controller 23 so that the circuit shown in FIG.
The flowchart shown in FIG. Further, when another IC is to be inspected, a slave address (different main address) of the IC is given from the inspection control unit 23, and the same inspection is performed.

【0054】尚、上記実施例では、カウンタ値N2=6
3,191に対応するデータ“7FH”,“80H”を
出力していないが、例えば、これらのデータにかかるビ
ットに異常がある場合には、他のデータの出力値にも影
響を及ぼすためローパスフィルタ24の出力波形に歪み
を生じることになるので、異常を検出することができ
る。
In the above embodiment, the counter value N2 = 6
Although the data “7FH” and “80H” corresponding to 3,191 are not output, for example, if there is an abnormality in the bits related to these data, the low-pass Since the output waveform of the filter 24 is distorted, an abnormality can be detected.

【0055】以上のように本実施例によれば、検査装置
21は、スレーブ回路2に出力する検査用データを、所
定値“01H”から“順次“2”ずつ増加させて行き、
最大値“FFH”に達すると、そこから順次“2”ずつ
減少させるように出力し、最小値“00H”に達する
と、検査用バスI/F部22により各検査データの送信
完了後にクロック信号のレベルをロウのまま維持して停
止させ、その停止時間の割合を変化させることでローパ
スフィルタ24の出力波形を略正弦波状とするようにし
た。そして、検査装置21は、その出力波形の振幅歪み
を測定することで、スレーブ回路2において制御データ
に応じたD/A変換レベルが得られるか否かを検査する
ようにした。
As described above, according to the present embodiment, the inspection apparatus 21 increases the inspection data output to the slave circuit 2 from the predetermined value “01H” by “2” sequentially.
When the maximum value “FFH” is reached, the output is sequentially reduced by “2”, and when the minimum value “00H” is reached, the clock signal is output by the test bus I / F unit 22 after the completion of transmission of each test data. Is maintained at a low level and stopped, and the output waveform of the low-pass filter 24 is made substantially sinusoidal by changing the ratio of the stop time. Then, the inspection device 21 measures whether or not the D / A conversion level corresponding to the control data is obtained in the slave circuit 2 by measuring the amplitude distortion of the output waveform.

【0056】即ち、一連の検査用データを出力した後
に、その検査用データの変化軌跡が描く波形に基づき一
括して検査することができるので、従来のようにデータ
1ビット毎に電圧信号レベルを測定する方式に比較し
て、極めて短時間で測定を完了することができる。ま
た、従来は必要であった高精度の電圧測定器14が不要
となる。
That is, after outputting a series of inspection data, the inspection can be performed collectively based on the waveform drawn by the change trajectory of the inspection data. The measurement can be completed in an extremely short time as compared with the method of measuring. Further, the high-precision voltage measuring device 14 which has been conventionally required is not required.

【0057】そして、検査用データを順次増加させる場
合には、“01H”から奇数値をとるように“2”ずつ
増加させて行き、最大値“FFH”から順次減少させる
場合には、“FEH”から偶数値をとるように“2”ず
つ減少させるようにした。従って、全てのデータについ
て検査するために、最小値から“1”ずつ増加させて最
大値に達した後そこから“1”ずつ減少させる場合に比
べて、同一の検査データが出力される場合を排除してデ
ータの出力時間を半分にすることができる。従って、よ
り短時間で検査を行うことができる。
When the test data is to be sequentially increased, the data is increased by "2" so as to take an odd value from "01H", and when the test data is to be sequentially reduced from the maximum value "FFH", "FEH" is used. "" To reduce the value by "2" so as to take an even value. Therefore, in order to inspect all the data, the same inspection data is output as compared with the case where the minimum inspection value is increased by "1" and the maximum value is reached, and then the maximum inspection value is decreased by "1". It can eliminate the data output time by half. Therefore, the inspection can be performed in a shorter time.

【0058】また、検査用バスI/F部22をDSPで
構成し、ローパスフィルタ24の出力信号波形を略正弦
波状にするための検査用クロック信号を、DSPの高速
な演算処理により生成して出力することができるので、
検査用クロック信号のトータルの出力時間を短縮するこ
とが可能となり、従って、検査に要する時間をも短縮す
ることができる。加えて、停止時間STnをデータテー
ブル22aに予め記憶させておき、そのデータを読み出
して逐次停止時間が異なる検査用クロック信号を出力す
ることで、DSPの演算処理負担を軽減することができ
ると共に、更に、検査データの出力間隔を短くして、検
査に要する時間を一層短縮することができる。
The test bus I / F section 22 is formed of a DSP, and a test clock signal for making the output signal waveform of the low-pass filter 24 substantially sinusoidal is generated by high-speed arithmetic processing of the DSP. Can be output,
The total output time of the test clock signal can be reduced, and therefore the time required for the test can be reduced. In addition, the stop time STn is stored in the data table 22a in advance, the data is read out, and the test clock signal having a different stop time is sequentially output, so that the arithmetic processing load on the DSP can be reduced. Furthermore, the time required for the inspection can be further reduced by shortening the output interval of the inspection data.

【0059】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。検査用データを順次増加させる場合
には、“00H”から“02H”,“04H”,…と増
加させて行き、“FEH”から“FFH”に達すると、
“FDH”,“FBH”,…順次減少させるようにして
も良い。また、“00H”から“1”ずつ増加させて行
き、“FFH”から順次減少させる場合には、“1”ず
つ減少させるようにしても良い。アドレス及びデータの
ビット幅は、8ビットに限ることはない。検査用データ
の出力パターンは、ローパスフィルタ24の出力波形を
略正弦波状とするものに限らない。例えば、図2(b)
に示すようにローパスフィルタ24の出力波形が三角波
となるように検査データを与えて、歪み率測定部26に
おいては、三角波が擁する各周波数成分を基本波とした
振幅歪みを測定しても良い。また、その他の任意の波形
についても、同様に測定を行えば良い。
The present invention is not limited to the embodiment described above and shown in the drawings, and the following modifications or extensions are possible. When the inspection data is sequentially increased, the data is increased from “00H” to “02H”, “04H”,..., And when the data reaches “FFH” from “FEH”,
“FDH”, “FBH”,... May be sequentially reduced. In addition, when increasing from "00H" by "1" and sequentially decreasing from "FFH", it may be decreased by "1". The bit width of the address and data is not limited to 8 bits. The output pattern of the inspection data is not limited to the output waveform of the low-pass filter 24 having a substantially sinusoidal waveform. For example, FIG.
As shown in (2), test data may be given so that the output waveform of the low-pass filter 24 becomes a triangular wave, and the distortion factor measuring unit 26 may measure the amplitude distortion using each frequency component of the triangular wave as a fundamental wave. In addition, the measurement may be similarly performed for other arbitrary waveforms.

【0060】256個の検査用データを、検査用バスI
/F部22の内部に停止時間STnと同様にデータテー
ブルとして保持し、読み出すようにしても良い。また、
検査用バスI/F部22に入力データバッファを設け
て、検査開始前に、検査制御部23から検査用バスI/
F部22に一括して送信するようにしても良い。また、
スレーブアドレスについても、同様に、検査用バスI/
F部22に入力アドレスバッファを設けて、検査開始前
に、検査制御部23から検査用バスI/F部22に検査
対象となるスレーブアドレス及びサブアドレスの設定を
一括して送信し、以降は、設定された全ての検査対象に
ついて検査用バスI/F部22が順次自動的に検査を行
うように構成しても良い。検査手段は、ロウパスフィル
タの出力波形の歪み率を測定するものに限らず、例え
ば、出力波形を描画データとして取り込んで、正常な場
合における出力波形の描画データとの差異(ずれ)を検
出することで検査を行うもので構成しても良い。
The 256 test data are transferred to the test bus I
The data table may be held and read out inside the / F unit 22 in the same manner as the stop time STn. Also,
An input data buffer is provided in the inspection bus I / F unit 22 so that the inspection control unit 23 transmits the inspection bus I / F before the inspection starts.
You may make it transmit to the F part 22 collectively. Also,
Similarly, for the slave address, the test bus I /
An input address buffer is provided in the F unit 22, and before the start of the inspection, the setting of the slave address and the sub address to be inspected is transmitted from the inspection control unit 23 to the inspection bus I / F unit 22 in a lump. The inspection bus I / F unit 22 may be configured to sequentially and automatically inspect all the set inspection targets. The inspection means is not limited to the one that measures the distortion rate of the output waveform of the low-pass filter. For example, the inspection means captures the output waveform as drawing data and detects a difference (deviation) from the normal output waveform drawing data. The inspection may be performed in such a manner.

【0061】検査用データは、必ずしもIICバスにお
いて取り得るデータ値域の最小値−最大値間で出力せず
とも、所定値及び上限値を適当な値に設定して、データ
値域の一部の範囲のみについて検査するようにしても良
い。また、DSPの演算処理能力に余裕がある場合に
は、各クロック停止時間STnをデータテーブル22a
として保持する代わりに、リアルタイムで演算して求め
るようにしても良い。また、検査用クロック信号出力手
段は、DSPで構成するものに限らず、CPU(マイク
ロコンピュータ)で構成しても良く、その場合、検査制
御部23と検査用クロック信号出力手段とを一体に構成
しても良い。テレビ制御用のICに限ることなく、II
Cバスを用いている回路であれば適用が可能である。
Even if the test data is not necessarily output between the minimum value and the maximum value of the data value range that can be taken on the IIC bus, the predetermined value and the upper limit value are set to appropriate values, and a part of the data value range is set. Only the inspection may be performed. If the DSP has sufficient processing capacity, each clock stop time STn is stored in the data table 22a.
Instead of holding the values, the values may be calculated and calculated in real time. Further, the test clock signal output means is not limited to a DSP, but may be a CPU (microcomputer). In this case, the test control unit 23 and the test clock signal output means are integrally formed. You may. Not limited to TV control ICs, II
The present invention can be applied to any circuit using the C bus.

【0062】[0062]

【発明の効果】本発明は以上説明した通りであるので、
以下の効果を奏する。請求項1記載のIICバス回路の
検査システムによれば、検査用クロック信号出力手段
が、検査用データを送信する際に通常のデータ伝送に使
用されるクロック信号とは異なる検査用クロック信号を
IICバスに出力することで、スレーブ回路のローパス
フィルタより出力される信号波形を、検査に適した波形
にすることができる。そして、検査手段が、出力信号波
形に基づいて電圧制御特性を検査することで、従来のよ
うにデータ1ビット毎に電圧信号レベルを測定する方式
に比較して、極めて短時間で測定を完了することができ
る。
Since the present invention is as described above,
The following effects are obtained. According to the IIC bus circuit test system, the test clock signal output means outputs the test clock signal different from the clock signal used for normal data transmission when transmitting the test data. By outputting the signal to the bus, the signal waveform output from the low-pass filter of the slave circuit can be made a waveform suitable for inspection. The inspection means inspects the voltage control characteristic based on the output signal waveform, thereby completing the measurement in an extremely short time as compared with the conventional method of measuring the voltage signal level for each data bit. be able to.

【0063】請求項2記載のIICバス回路の検査シス
テムによれば、検査装置が検査データを所定値から順次
増加させた後に順次減少させるように出力すると共に、
検査用クロック信号出力手段が各検査用データを送信す
る毎にクロック信号の出力を停止させ、その停止時間を
適宜変化させることでローパスフィルタの出力信号波形
を略正弦波状にすることが可能となる。そして、検査手
段が、その出力信号波形の例えば振幅歪み率を測定し、
その歪み率が一定以下であれば電圧制御特性は良好であ
ると判定することで、検査を容易に行うことができる。
According to the inspection system of the IIC bus circuit according to the second aspect, the inspection apparatus outputs the inspection data so as to sequentially increase the inspection data from a predetermined value and then decrease the inspection data sequentially.
The output of the clock signal is stopped each time the inspection clock signal output unit transmits each inspection data, and the output signal waveform of the low-pass filter can be made substantially sinusoidal by appropriately changing the stop time. . Then, the inspection means measures, for example, the amplitude distortion rate of the output signal waveform,
If the distortion rate is equal to or less than a certain value, it is determined that the voltage control characteristics are good, so that the inspection can be easily performed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例における電気的構成を示す機
能ブロック図
FIG. 1 is a functional block diagram showing an electrical configuration according to an embodiment of the present invention.

【図2】検査用データの出力間隔が一定の場合で、
(a)はD/Aコンバータの出力波形を示し、(b)は
ローパスフィルタの出力波形を示す
FIG. 2 shows a case where the output interval of inspection data is constant;
(A) shows the output waveform of the D / A converter, and (b) shows the output waveform of the low-pass filter.

【図3】検査用データの出力間隔を変化させた場合の図
2相当図
FIG. 3 is a diagram corresponding to FIG. 2 when an output interval of inspection data is changed.

【図4】略正弦波状のローパスフィルタ出力を得るよう
に、クロック信号の停止時間を決定する原理を説明する
FIG. 4 is a view for explaining the principle of determining a stop time of a clock signal so as to obtain a substantially sinusoidal low-pass filter output.

【図5】検査用バスインターフェイス部のメインルーチ
ンの処理内容を示すフローチャート
FIG. 5 is a flowchart showing processing contents of a main routine of an inspection bus interface unit;

【図6】1周期データ設定処理ルーチンの処理内容を示
すフローチャート
FIG. 6 is a flowchart showing the processing content of a one-cycle data setting processing routine;

【図7】停止時間設定処理ルーチンの処理内容を示すフ
ローチャート
FIG. 7 is a flowchart showing processing contents of a stop time setting processing routine;

【図8】クロック信号(a)に同期してサブアドレス及
びデータ(b)を出力する場合のタイミングチャートで
あり、(c)は(a)及び(b)の一部を拡大して示す
8 is a timing chart in the case of outputting a sub-address and data (b) in synchronization with a clock signal (a), and FIG. 8 (c) is an enlarged view showing a part of (a) and (b).

【図9】従来技術を示す図1相当図FIG. 9 is a diagram corresponding to FIG. 1 showing a conventional technique.

【図10】従来の検査用データの出力パターンを示す図FIG. 10 is a diagram showing an output pattern of conventional inspection data.

【符号の説明】[Explanation of symbols]

2はスレーブ回路、3はIICバス、5はD/Aコンバ
ータ、10は出力端子、21は検査装置、22は検査用
バスインターフェイス部(検査用クロック信号出力手
段,DSP)、22aはデータテーブル、25はFFT
アナライザ(検査手段)、26は歪み率測定部(検査手
段)を示す。
2 is a slave circuit, 3 is an IIC bus, 5 is a D / A converter, 10 is an output terminal, 21 is an inspection device, 22 is an inspection bus interface unit (inspection clock signal output means, DSP), 22a is a data table, 25 is FFT
An analyzer (inspection unit) 26 indicates a distortion rate measurement unit (inspection unit).

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 マスタ回路よりIICバスを介して送信
される制御データを受信してD/A変換するD/Aコン
バータと、このD/Aコンバータより出力される電圧信
号を外部に出力する出力端子とを備え、前記制御データ
に基いて所定の制御動作が行われるスレーブ回路と、 前記IICバスを介して前記スレーブ回路に検査用デー
タを送信し、当該スレーブ回路の出力端子から得られる
電圧信号に基づいて当該スレーブ回路の電圧制御特性を
検査する検査装置とで構成され、 前記検査装置は、前記検査用データを送信する際に前記
IICバスに検査用クロック信号を出力する検査用クロ
ック信号出力手段と、前記電圧信号をフィルタリングす
るローパスフィルタと、このローパスフィルタの出力信
号波形に基づいて電圧制御特性を検査する検査手段とを
備えていることを特徴とするIICバス回路の検査シス
テム。
1. A D / A converter for receiving control data transmitted from a master circuit via an IIC bus and performing D / A conversion, and an output for outputting a voltage signal output from the D / A converter to the outside A slave circuit having a terminal and performing a predetermined control operation based on the control data; and a voltage signal transmitted from the output terminal of the slave circuit, transmitting test data to the slave circuit via the IIC bus. And a testing device for testing a voltage control characteristic of the slave circuit based on the following. The testing device outputs a testing clock signal to the IIC bus when transmitting the testing data. Means, a low-pass filter for filtering the voltage signal, and inspecting a voltage control characteristic based on an output signal waveform of the low-pass filter. Inspection system IIC bus circuit, wherein a and a 査 means.
【請求項2】 検査装置は、検査用データを所定値から
順次増加させ、そのデータが上限値に達するとそこから
前記データを順次減少させるように出力し、 検査用クロック信号出力手段は、前記各検査用データを
送信する毎にクロック信号の出力を停止させ、その停止
時間を変化させることによってローパスフィルタの出力
信号波形を略正弦波状とするように構成され、 検査手段は、前記出力信号波形の歪みを検出し、その歪
みに基づいて電圧制御特性を検査するように構成されて
いることを特徴とする請求項1記載のIICバス回路の
検査システム。
2. An inspection apparatus sequentially increases inspection data from a predetermined value, and when the data reaches an upper limit value, outputs the data so as to sequentially decrease the data, and the inspection clock signal output means includes: The output signal waveform of the low-pass filter is configured to be substantially sinusoidal by stopping the output of the clock signal every time each test data is transmitted, and changing the stop time thereof. 2. The system for testing an IIC bus circuit according to claim 1, wherein the system is configured to detect the distortion of the ICC and inspect the voltage control characteristic based on the distortion.
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