JP2000260950A - Semiconductor and its manufacture - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、インダクタ素子が
組み込まれた半導体装置およびその製造方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device incorporating an inductor element and a method of manufacturing the same.
【0002】[0002]
【従来の技術】近年、半導体装置の内にトランジスタ、
抵抗、容量の他にインダクタ素子(コイル)を組み込む
ことが行われている。高周波動作する集積回路は、信号
源と入力部との間でインピーダンスマッチングがとれな
いと、入力信号に歪みが生じるだけでなく、信号が信号
源側へ反射して効率よく伝送することができなくなると
いう問題がある。抵抗、容量だけでなくインダクタ素子
を用いることで、インピーダンスマッチングをとること
が容易になり、上記の問題を解決することができる。2. Description of the Related Art In recent years, transistors,
Incorporation of an inductor element (coil) in addition to resistance and capacitance has been performed. In an integrated circuit that operates at a high frequency, if impedance matching is not performed between the signal source and the input unit, not only will the input signal be distorted, but also the signal will be reflected to the signal source side and cannot be transmitted efficiently. There is a problem. By using not only the resistance and the capacitance but also the inductor element, it is easy to achieve impedance matching, and the above problem can be solved.
【0003】図13は、インダクタ素子を半導体装置に
組み込んだ状態の従来例を示す模式断面図である。P型
シリコン基板1上には、酸化膜2が形成されており、酸
化膜2上には層間絶縁膜7が形成されている。層間絶縁
膜7上には第1層目配線8と層間絶縁膜9が形成されて
いる。層間絶縁膜9上には渦巻き状のコイルを構成する
第2層目配線11が形成されており、第1層目配線8
は、層間絶縁膜9に設けられた接続孔10を介して、第
2層目配線(コイル)11の中心端に接続されている。FIG. 13 is a schematic sectional view showing a conventional example in which an inductor element is incorporated in a semiconductor device. An oxide film 2 is formed on a P-type silicon substrate 1, and an interlayer insulating film 7 is formed on the oxide film 2. A first-layer wiring 8 and an interlayer insulating film 9 are formed on the interlayer insulating film 7. A second-layer wiring 11 forming a spiral coil is formed on the interlayer insulating film 9, and a first-layer wiring 8 is formed.
Is connected to the center end of the second-layer wiring (coil) 11 through a connection hole 10 provided in the interlayer insulating film 9.
【0004】しかし、半導体装置に組み込まれたインダ
クタ素子には、インダクタ素子に交流電流を流すと、磁
束によってコイル下方のシリコン基板中に渦電流が発生
し、渦電流損により電力が無駄に消費されてしまうとい
う欠点がある。特に、インダクタ素子をマッチング回路
等に用いた場合には、高周波特性を悪くする。However, when an alternating current is applied to the inductor element incorporated in the semiconductor device, an eddy current is generated in the silicon substrate below the coil by magnetic flux, and power is wasted due to eddy current loss. There is a disadvantage that it will. In particular, when an inductor element is used in a matching circuit or the like, the high-frequency characteristics deteriorate.
【0005】そのため、従来、インダクタ素子下部のシ
リコン基板に上面または裏面から島状またはストライプ
状に不純物を拡散してPN接合を形成し、素子の動作時
にこれに逆バイアスを印加して空乏層を広げ、渦電流の
発生を抑制することで、素子がインダクタとして動作す
る周波数を向上させていた。Therefore, conventionally, a PN junction is formed by diffusing impurities in the form of islands or stripes from the top surface or the back surface of the silicon substrate below the inductor element, and a depletion layer is applied by applying a reverse bias to the element during operation. The frequency at which the element operates as an inductor has been improved by widening and suppressing the generation of eddy current.
【0006】図14は、インダクタ素子を半導体装置に
組み込んだ状態の他の従来例を示す模式断面図である。
P型シリコン基板1内には、高濃度N型不純物拡散領域
16が形成されており、高濃度N型不純物拡散領域16
の周囲には、N型不純物拡散領域15が形成されてい
る。酸化膜2上には金属配線18が形成されており、金
属配線18は、酸化膜2に設けられた接続孔17を介し
て高濃度N型不純物拡散領域16に接続され、N型不純
物拡散領域15に電位を供給している。FIG. 14 is a schematic sectional view showing another conventional example in which an inductor element is incorporated in a semiconductor device.
In the P-type silicon substrate 1, a high-concentration N-type impurity diffusion region 16 is formed.
, An N-type impurity diffusion region 15 is formed. Metal interconnection 18 is formed on oxide film 2, and metal interconnection 18 is connected to high-concentration N-type impurity diffusion region 16 through connection hole 17 provided in oxide film 2, 15 is supplied with a potential.
【0007】P型シリコン基板1とN型不純物拡散領域
15とは、PN接合を形成しており、P型シリコン基板
1とN型不純物拡散領域15との間に逆バイアスが印加
されると、N型不純物拡散領域15の周囲に空乏層領域
が形成される。この空乏層領域は、高い電気絶縁性を有
するので、渦電流を抑制することができる。The P-type silicon substrate 1 and the N-type impurity diffusion region 15 form a PN junction, and when a reverse bias is applied between the P-type silicon substrate 1 and the N-type impurity diffusion region 15, A depletion layer region is formed around N-type impurity diffusion region 15. Since the depletion layer region has high electrical insulation, eddy current can be suppressed.
【0008】図15は、図14に示す従来例のシリコン
基板にN型不純物拡散領域が形成された状態を示す平面
図である。図15では、直径14μmのN型不純物拡散
領域15が、それぞれ4μmの間隔で配置されている。
ここでは、深さ10μmのN型不純物拡散領域15を形
成すると横方向へ7μm広がると仮定している。この場
合、空乏層領域に占めるホールの面積比は55%程度に
なる。FIG. 15 is a plan view showing a state in which an N-type impurity diffusion region is formed in the conventional silicon substrate shown in FIG. In FIG. 15, N-type impurity diffusion regions 15 having a diameter of 14 μm are arranged at intervals of 4 μm.
Here, it is assumed that when the N-type impurity diffusion region 15 having a depth of 10 μm is formed, it is expanded by 7 μm in the lateral direction. In this case, the area ratio of holes in the depletion layer region is about 55%.
【0009】[0009]
【発明が解決しようとする課題】図14に示すインダク
タ素子が組み込まれた半導体装置では、渦電流を抑制す
る効果を高めるために、空乏層領域を深く形成しようと
して、シリコン基板の深さ方向へ不純物を拡散させよう
とすると不純物領域が横方向へも広がる。したがって、
特に、サイズの小さなインダクタ素子では、インダクタ
サイズに比べて空乏層領域の面積が小さくなる(不純物
領域の面積が大きくなる)ので、渦電流の低減の効果が
得にくくなり、高周波特性が悪くなるという問題があ
る。In the semiconductor device in which the inductor element shown in FIG. 14 is incorporated, in order to increase the effect of suppressing the eddy current, the depletion layer region is formed deep in the depth direction of the silicon substrate in order to increase the effect. When trying to diffuse the impurity, the impurity region also expands in the lateral direction. Therefore,
Particularly, in the case of an inductor element having a small size, the area of the depletion layer region becomes smaller (the area of the impurity region becomes larger) as compared with the inductor size, so that the effect of reducing the eddy current is hardly obtained, and the high frequency characteristics deteriorate. There's a problem.
【0010】本発明の目的は、寸法の小さなインダクタ
素子においても渦電流を抑制する効果を高めることがで
き、また、高周波特性を向上させることのできるインダ
クタ素子が組み込まれた半導体装置およびその製造方法
を提供することにある。An object of the present invention is to provide a semiconductor device incorporating an inductor element capable of improving the effect of suppressing eddy current even in an inductor element having a small size and improving high-frequency characteristics, and a method of manufacturing the same. Is to provide.
【0011】[0011]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にインダクタ素子を形成し、インダクタ素
子下方の半導体基板中に設けられたホール内部に、半導
体基板と逆導電型の高濃度不純物を含んだ多結晶シリコ
ンを埋め込んで半導体基板との間にPN接合を形成し、
PN接合に逆バイアスを印加することによって、半導体
基板内に空乏層を広げることができることを特徴とす
る。According to the present invention, there is provided a semiconductor device comprising:
An inductor element is formed on a semiconductor substrate, and polycrystalline silicon containing a high-concentration impurity of the opposite conductivity type is buried in a hole provided in the semiconductor substrate below the inductor element to form a gap between the semiconductor substrate and the semiconductor substrate. Forming a PN junction,
By applying a reverse bias to the PN junction, a depletion layer can be expanded in the semiconductor substrate.
【0012】また、本発明は、インダクタ素子が組み込
まれた半導体装置の製造方法において、インダクタ素子
下方の半導体基板中にホールまたはトレンチを形成し、
半導体基板と逆導電型の高濃度不純物を含んだ多結晶シ
リコンを全面に成長させてホールまたはトレンチを充填
し、熱処理を行って前記高濃度不純物を活性化し、拡散
を行って、ホールまたはトレンチの壁面に沿って半導体
基板中に高濃度不純物領域を形成し、半導体基板と高濃
度不純物領域との間にPN接合を形成することを特徴と
する。According to the present invention, in a method of manufacturing a semiconductor device having an inductor element incorporated therein, a hole or a trench is formed in a semiconductor substrate below the inductor element.
A semiconductor substrate and polycrystalline silicon containing high-concentration impurities of the opposite conductivity type are grown over the entire surface to fill the holes or trenches, heat treatment is performed to activate the high-concentration impurities, and diffusion is performed to form holes or trenches. A high-concentration impurity region is formed in a semiconductor substrate along a wall surface, and a PN junction is formed between the semiconductor substrate and the high-concentration impurity region.
【0013】[0013]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【0014】図1は、本発明の半導体装置の第1の実施
の形態を示す模式断面図である。図1に示すように、P
型シリコン基板1上には、酸化膜2が形成されており、
P型シリコン基板1および酸化膜2には、P型シリコン
基板1に対して垂直方向に深くホール4が形成されてい
る。FIG. 1 is a schematic sectional view showing a first embodiment of the semiconductor device of the present invention. As shown in FIG.
An oxide film 2 is formed on a mold silicon substrate 1,
Holes 4 are formed in the P-type silicon substrate 1 and the oxide film 2 deeply in the direction perpendicular to the P-type silicon substrate 1.
【0015】P型シリコン基板1中には、ホール4の壁
面に沿って高濃度N型不純物領域6が形成されており、
P型シリコン基板1と高濃度N型不純物領域6とは、P
N接合を形成している。In the P-type silicon substrate 1, a high concentration N-type impurity region 6 is formed along the wall surface of the hole 4,
The P-type silicon substrate 1 and the high-concentration N-type impurity region 6
An N junction is formed.
【0016】ホール4の内部には、高濃度N型不純物が
ドープされた多結晶シリコン5が埋め込まれ、さらに、
酸化膜2の上面に堆積された多結晶シリコン5は、エッ
チングされて、ホール4に埋め込まれた多結晶シリコン
5に電位を供給する電位供給配線を形成している。Polycrystalline silicon 5 doped with a high concentration N-type impurity is buried in the hole 4.
The polycrystalline silicon 5 deposited on the upper surface of the oxide film 2 is etched to form a potential supply wiring for supplying a potential to the polycrystalline silicon 5 embedded in the hole 4.
【0017】多結晶シリコン5上には層間絶縁膜7が形
成されており、層間絶縁膜7上には第1層目配線8が形
成されている。層間絶縁膜7および第1層目配線8上に
は層間絶縁膜9が形成されている。層間絶縁膜9上には
コイルを構成する第2層目配線11が形成されており、
第1層目配線8は、層間絶縁膜9に設けられた接続孔1
0を介して、第2層目配線11に接続されている。An interlayer insulating film 7 is formed on the polycrystalline silicon 5, and a first-layer wiring 8 is formed on the interlayer insulating film 7. An interlayer insulating film 9 is formed on the interlayer insulating film 7 and the first layer wiring 8. A second-layer wiring 11 forming a coil is formed on the interlayer insulating film 9.
The first layer wiring 8 is formed in the connection hole 1 provided in the interlayer insulating film 9.
0 is connected to the second-layer wiring 11.
【0018】図2は、この実施の形態における第1層目
配線および第2層目配線の俯瞰図である。第2層目配線
11は、渦巻き状にコイルを形成しており、コイルの一
端は、接続孔10を介して第1層目配線8に接続されて
いる。また、コイルの他端は、図示しない接続配線によ
り他の素子に接続されている。FIG. 2 is a bird's-eye view of the first-layer wiring and the second-layer wiring in this embodiment. The second-layer wiring 11 forms a spiral coil, and one end of the coil is connected to the first-layer wiring 8 via the connection hole 10. The other end of the coil is connected to another element by a connection wiring (not shown).
【0019】コイルの幅は約10ミクロンであり、厚さ
は約0.5ミクロンであり、コイルの間隔は、約10ミ
クロンである。コイルの巻数は、図2では簡略化されて
いるため1.5ターンに及ばないが、実際には、3また
は4ターンのコイルが用いられる。The width of the coils is about 10 microns, the thickness is about 0.5 microns, and the spacing between the coils is about 10 microns. Although the number of turns of the coil is less than 1.5 turns because of simplification in FIG. 2, a coil of 3 or 4 turns is actually used.
【0020】次に、第1の実施の形態に示された半導体
装置の製造工程の一例を説明する。Next, an example of a manufacturing process of the semiconductor device shown in the first embodiment will be described.
【0021】図3〜図6は、製造工程の模式断面図であ
る。まず、図3に示すように、P型シリコン基板1の表
面側に酸化膜2を形成する。次に、図4に示すように、
酸化膜2上にフォトレジスト3を形成し、フォトレジス
ト3を用いて酸化膜2をパターニングする。FIGS. 3 to 6 are schematic sectional views of the manufacturing process. First, as shown in FIG. 3, an oxide film 2 is formed on the surface of a P-type silicon substrate 1. Next, as shown in FIG.
A photoresist 3 is formed on the oxide film 2 and the oxide film 2 is patterned using the photoresist 3.
【0022】次に、図5に示すように、フォトレジスト
3を除去した後、酸化膜2をマスクにしてP型シリコン
基板1をエッチングし、ホール4を形成する。ホール4
は、基板面に垂直に幅1μm、深さ20μmが好まし
い。Next, as shown in FIG. 5, after removing the photoresist 3, the P-type silicon substrate 1 is etched using the oxide film 2 as a mask to form a hole 4. Hall 4
Is preferably 1 μm wide and 20 μm deep perpendicular to the substrate surface.
【0023】その後に、図6に示すように、高濃度のN
型不純物がドープされた多結晶シリコン5を全面に成長
させ、ホール4を充填する。Thereafter, as shown in FIG.
Polycrystalline silicon 5 doped with a type impurity is grown on the entire surface to fill holes 4.
【0024】次に、熱処理を行ってN型不純物を活性化
し、拡散を行って、ホール4の壁面に沿ってP型シリコ
ン基板1中に高濃度N型不純物領域6を形成し、P型シ
リコン基板1と高濃度N型不純物領域6との間にPN接
合を形成する。Next, heat treatment is performed to activate and diffuse the N-type impurity, and a high-concentration N-type impurity region 6 is formed in the P-type silicon substrate 1 along the wall surface of the hole 4 to form the P-type silicon. A PN junction is formed between the substrate 1 and the high concentration N-type impurity region 6.
【0025】その後、多結晶シリコン5上に層間絶縁膜
7を形成し、層間絶縁膜7上に第1層目配線8を形成す
る。層間絶縁膜7および第1層目配線8の全面に層間絶
縁膜9を形成した後、層間絶縁膜9上に第2層目配線1
1を形成し、層間絶縁膜9に設けられた接続孔10を介
して、第2層目配線11を第1層目配線8に接続して図
1に示す半導体装置を製造することができる。After that, an interlayer insulating film 7 is formed on the polycrystalline silicon 5, and a first-layer wiring 8 is formed on the interlayer insulating film 7. After an interlayer insulating film 9 is formed on the entire surface of the interlayer insulating film 7 and the first layer wiring 8, the second layer wiring 1 is formed on the interlayer insulating film 9.
1 is formed, and the second-layer wiring 11 is connected to the first-layer wiring 8 via the connection holes 10 provided in the interlayer insulating film 9 to manufacture the semiconductor device shown in FIG.
【0026】なお、シリコン基板がP型であれば、高濃
度不純物には、N型不純物である砒素、リン、アンチモ
ンを用いることができ、また、シリコン基板がN型であ
れば、高濃度不純物には、P型不純物であるボロン、イ
ンジュウム、ガリウムを用いることができる。If the silicon substrate is P-type, arsenic, phosphorus and antimony, which are N-type impurities, can be used as high-concentration impurities. If the silicon substrate is N-type, high-concentration impurities can be used. , Boron, indium, and gallium, which are P-type impurities, can be used.
【0027】このようにしてインダクタ素子が組み込ま
れた半導体装置では、P型シリコン基板1と高濃度N型
不純物領域6がPN接合を形成しており、P型シリコン
基板1と高濃度N型不純物領域6に逆バイアスが印加さ
れると、高濃度N型不純物領域6の周囲が空乏化されて
電気絶縁性領域が形成され、渦電流を抑制することがで
きる。In the semiconductor device incorporating the inductor element in this manner, the P-type silicon substrate 1 and the high-concentration N-type impurity region 6 form a PN junction, and the P-type silicon substrate 1 and the high-concentration N-type impurity When a reverse bias is applied to the region 6, the periphery of the high-concentration N-type impurity region 6 is depleted to form an electrically insulating region, and eddy current can be suppressed.
【0028】次に、本発明の第2の実施の形態について
説明する。Next, a second embodiment of the present invention will be described.
【0029】図7は、本発明の半導体装置の第2の実施
の形態を示す模式断面図である。図7に示すように、P
型シリコン基板1上には、酸化膜2が形成されており、
P型シリコン基板1および酸化膜2には、P型シリコン
基板1に対して垂直方向に深くホール4が形成されてい
る。FIG. 7 is a schematic sectional view showing a second embodiment of the semiconductor device of the present invention. As shown in FIG.
An oxide film 2 is formed on a mold silicon substrate 1,
Holes 4 are formed in the P-type silicon substrate 1 and the oxide film 2 deeply in the direction perpendicular to the P-type silicon substrate 1.
【0030】P型シリコン基板1中には、ホール4の壁
面に沿って高濃度N型不純物拡散領域14が形成されて
おり、P型シリコン基板1と高濃度N型不純物拡散領域
14とは、PN接合を形成している。In the P-type silicon substrate 1, a high-concentration N-type impurity diffusion region 14 is formed along the wall surface of the hole 4. The P-type silicon substrate 1 and the high-concentration N-type impurity diffusion region 14 A PN junction is formed.
【0031】ホール4の壁面および酸化膜2には、全面
に高濃度N型不純物がドープされた多結晶シリコン12
の膜が形成されている。On the wall surface of the hole 4 and the oxide film 2, polycrystalline silicon 12 doped with a high concentration N-type impurity
Is formed.
【0032】多結晶シリコン12上には高融点金属13
が形成されて、ホール4の内部は、この高融点金属13
によって埋め込まれており、さらに上部に堆積された高
融点金属13は、エッチングされて、ホール4に埋め込
まれた高融点金属13に電位を供給する電位供給配線を
形成している。On the polycrystalline silicon 12, a refractory metal 13
Is formed, and the inside of the hole 4 is filled with the refractory metal 13.
The high-melting-point metal 13 further embedded in the hole 4 is etched to form a potential supply line for supplying a potential to the high-melting-point metal 13 buried in the hole 4.
【0033】高融点金属13上には層間絶縁膜7が形成
されており、層間絶縁膜7上には第1層目配線8が形成
されている。層間絶縁膜7および第1層目配線8上には
層間絶縁膜9が形成されている。層間絶縁膜9上にはコ
イルを構成する第2層目配線11が形成されており、第
1層目配線8は、層間絶縁膜9に設けられた接続孔10
を介して、第2層目配線11に接続されている。An interlayer insulating film 7 is formed on the refractory metal 13, and a first-layer wiring 8 is formed on the interlayer insulating film 7. An interlayer insulating film 9 is formed on the interlayer insulating film 7 and the first layer wiring 8. A second-layer wiring 11 constituting a coil is formed on the interlayer insulating film 9, and a first-layer wiring 8 is formed in a connection hole 10 provided in the interlayer insulating film 9.
Is connected to the second-layer wiring 11 via the.
【0034】第2の実施の形態の製造工程は、第1の実
施の形態の製造工程と図3〜図5までは同様である。第
2の実施の形態では、酸化膜2をマスクにしてP型シリ
コン基板1をエッチングしてホール4を形成した後に、
図8に示すように、形成されたホール4の内側表面およ
び酸化膜2の表面に高濃度N型不純物がドープされた多
結晶シリコン12を形成し、その後、高融点金属13を
全面に形成して、ホール4を高融点金属13で充填して
いる。この後の製造工程も第1の実施の形態と同様であ
る。The manufacturing process of the second embodiment is the same as that of the first embodiment from FIG. 3 to FIG. In the second embodiment, the hole 4 is formed by etching the P-type silicon substrate 1 using the oxide film 2 as a mask.
As shown in FIG. 8, a polycrystalline silicon 12 doped with a high concentration N-type impurity is formed on the inner surface of the formed hole 4 and the surface of the oxide film 2, and then a refractory metal 13 is formed on the entire surface. The hole 4 is filled with the high melting point metal 13. The subsequent manufacturing steps are the same as in the first embodiment.
【0035】高濃度不純物には、シリコン基板がP型で
あれば、N型不純物である砒素、リン、アンチモンを用
いることができ、また、シリコン基板がN型であれば、
P型不純物であるボロン、インジュウム、ガリウムを用
いることができることも第1の実施の形態と同様であ
る。また、高融点金属13には、タングステン、コバル
ト、モリブデン、タンタル、白金、チタンを用いること
ができる。As the high-concentration impurities, arsenic, phosphorus, and antimony, which are N-type impurities, can be used if the silicon substrate is P-type, and if the silicon substrate is N-type,
As in the first embodiment, boron, indium, and gallium, which are P-type impurities, can be used. Further, as the high melting point metal 13, tungsten, cobalt, molybdenum, tantalum, platinum, and titanium can be used.
【0036】上述した半導体装置では、P型シリコン基
板1と高濃度N型不純物拡散領域14がPN接合を形成
しており、電位供給配線からの電位によってP型シリコ
ン基板1と高濃度N型不純物拡散領域14に逆バイアス
が印加されると、高濃度N型不純物拡散領域14の周囲
に空乏層領域が形成されて、渦電流を抑制することがで
きる。In the above-described semiconductor device, the P-type silicon substrate 1 and the high-concentration N-type impurity diffusion region 14 form a PN junction, and the P-type silicon substrate 1 and the high-concentration N-type impurity When a reverse bias is applied to the diffusion region 14, a depletion layer region is formed around the high-concentration N-type impurity diffusion region 14, and eddy current can be suppressed.
【0037】図9は、周波数と共振の鋭さQとの関係を
示す図である。図9に示すように、共振の鋭さQが図1
4に示す従来例では約10であったのが、この実施の形
態では約13となっている。すなわち、この実施の形態
では、従来例よりもより深くまで空乏層領域が形成され
るためにQの値が改善され、コイルに高周波電流を流し
た場合に、渦電流をより良好に抑制することができる。FIG. 9 is a diagram showing the relationship between the frequency and the sharpness Q of the resonance. As shown in FIG. 9, the sharpness Q of the resonance
4 is about 10 in the conventional example, but is about 13 in this embodiment. That is, in this embodiment, the value of Q is improved because the depletion layer region is formed deeper than in the conventional example, and the eddy current can be more effectively suppressed when a high-frequency current flows through the coil. Can be.
【0038】図10は、シリコン基板にホールが形成さ
れた状態を示す平面図である。空乏層領域に占めるホー
ルの面積比が7%程度の例を示している。図10では、
1辺が1μmの矩形のホール4が約1.5μm〜4μm
の間隔で形成されているが、ホール4の配置は、ホール
間領域が空乏化するものであれば、どのような配置でも
良い。また、ホールの開口形状は矩形に限るものではな
く、ほぼ円形またはほぼ矩形を含みどのような形状でも
よい。FIG. 10 is a plan view showing a state where holes are formed in the silicon substrate. The example shows that the area ratio of holes in the depletion layer region is about 7%. In FIG.
A rectangular hole 4 with a side of 1 μm is about 1.5 μm to 4 μm
The holes 4 may be arranged in any manner as long as the inter-hole region is depleted. The shape of the opening of the hole is not limited to a rectangle, but may be any shape including a substantially circular shape or a substantially rectangular shape.
【0039】また、上述した実施の形態では、コイル下
方の半導体基板中にホールを設けたが、ホールに替え
て、トレンチを半導体基板中に互いにほぼ並列的に複数
本設けてもよい。In the above-described embodiment, the holes are provided in the semiconductor substrate below the coil. However, instead of the holes, a plurality of trenches may be provided in the semiconductor substrate substantially in parallel with each other.
【0040】図11は、PN接合に3Vの逆バイアス電
圧を印加した場合の空乏層の広がりと基板不純物濃度と
の関係を示す図であり、図12は、共振周波数の空乏層
領域に占めるホールの面積比依存性を示す図である。図
12から、ホールの面積比を20%以下、より好ましく
は15%以下にすると共振周波数向上の効果が高いこと
がわかる。FIG. 11 is a diagram showing the relationship between the expansion of the depletion layer and the impurity concentration of the substrate when a reverse bias voltage of 3 V is applied to the PN junction. FIG. 12 shows holes occupying the depletion layer region at the resonance frequency. FIG. 4 is a diagram showing the area ratio dependency of the above. FIG. 12 shows that when the area ratio of holes is 20% or less, more preferably 15% or less, the effect of improving the resonance frequency is high.
【0041】[0041]
【発明の効果】以上説明したように、本発明は、半導体
基板中に設けられたホール内のシリコン層から不純物を
拡散することで不純物の横方向拡散を少なくすることが
できるため、サイズの小さなインダクタ(インダクタン
スも小)でも素子がインダクタとして動作する周波数を
向上させることができる。As described above, according to the present invention, the lateral diffusion of impurities can be reduced by diffusing impurities from the silicon layer in the holes provided in the semiconductor substrate. Even with an inductor (with a small inductance), the frequency at which the element operates as an inductor can be improved.
【図1】本発明の半導体装置に組み込まれたインダクタ
素子の第1の実施の形態を示す模式断面図である。FIG. 1 is a schematic sectional view showing a first embodiment of an inductor element incorporated in a semiconductor device of the present invention.
【図2】第1層目配線および第2層目配線の俯瞰図であ
る。FIG. 2 is an overhead view of a first-layer wiring and a second-layer wiring.
【図3】第1の実施の形態の製造工程を説明する模式断
面図である。FIG. 3 is a schematic cross-sectional view illustrating a manufacturing process according to the first embodiment.
【図4】第1の実施の形態の製造工程を説明する模式断
面図である。FIG. 4 is a schematic cross-sectional view illustrating a manufacturing process according to the first embodiment.
【図5】第1の実施の形態の製造工程を説明する模式断
面図である。FIG. 5 is a schematic cross-sectional view illustrating a manufacturing process according to the first embodiment.
【図6】第1の実施の形態の製造工程を説明する模式断
面図である。FIG. 6 is a schematic cross-sectional view illustrating a manufacturing process according to the first embodiment.
【図7】本発明の第2の実施の形態を示す模式断面図で
ある。FIG. 7 is a schematic sectional view showing a second embodiment of the present invention.
【図8】第2の実施の形態の製造工程を説明する模式断
面図である。FIG. 8 is a schematic cross-sectional view illustrating a manufacturing process according to a second embodiment.
【図9】周波数と共振の鋭さQとの関係を示す図であ
る。FIG. 9 is a diagram showing a relationship between frequency and resonance sharpness Q;
【図10】シリコン基板にホールが形成された状態を示
す平面図である。FIG. 10 is a plan view showing a state where holes are formed in a silicon substrate.
【図11】PN接合に3Vの逆バイアス電圧を印加した
場合の空乏層の広がりと不純物濃度との関係を示す図で
ある。FIG. 11 is a diagram showing the relationship between the expansion of a depletion layer and the impurity concentration when a reverse bias voltage of 3 V is applied to a PN junction.
【図12】共振周波数の空乏層領域に占めるホールの面
積比依存性を示す図である。FIG. 12 is a diagram showing the area ratio dependence of holes occupying the depletion layer region of the resonance frequency.
【図13】インダクタ素子の従来例を示す模式断面図で
ある。FIG. 13 is a schematic sectional view showing a conventional example of an inductor element.
【図14】インダクタ素子の従来例を示す模式断面図で
ある。FIG. 14 is a schematic sectional view showing a conventional example of an inductor element.
【図15】図14に示す従来例のシリコン基板にN型不
純物拡散領域が形成された状態を示す平面図である。FIG. 15 is a plan view showing a state in which an N-type impurity diffusion region is formed in the conventional silicon substrate shown in FIG.
1 P型基板 2 酸化膜 3 レジスト 4 ホール 5,12 高濃度N型不純物ドープ多結晶シリコン 6,15 高濃度N型不純物領域 7 層間絶縁膜 8 第1層目配線 9 層間絶縁膜 10 接続孔 11 第2層目配線 13 高融点金属 14,16 高濃度N型不純物拡散領域 15 N型不純物拡散領域 17 接続孔 18 金属配線 Reference Signs List 1 P-type substrate 2 Oxide film 3 Resist 4 Hole 5, 12 High-concentration N-type impurity-doped polycrystalline silicon 6, 15 High-concentration N-type impurity region 7 Interlayer insulating film 8 First-layer wiring 9 Interlayer insulating film 10 Connection hole 11 Second layer wiring 13 High melting point metal 14, 16 High concentration N-type impurity diffusion region 15 N-type impurity diffusion region 17 Connection hole 18 Metal wiring
Claims (15)
インダクタ素子下方の半導体基板中に設けられたホール
内部に、半導体基板と逆導電型の高濃度不純物を含んだ
多結晶シリコンを埋め込んで半導体基板との間にPN接
合を形成し、PN接合に逆バイアスを印加することによ
って、半導体基板内に空乏層を広げることができること
を特徴とする半導体装置。An inductor element is formed on a semiconductor substrate,
A PN junction is formed between the semiconductor substrate and the semiconductor substrate by embedding polycrystalline silicon containing a high-concentration impurity of the opposite conductivity type in a hole provided in the semiconductor substrate below the inductor element. A semiconductor device, wherein a depletion layer can be expanded in a semiconductor substrate by applying a bias.
インダクタ素子下方の半導体基板中に設けられたホール
内部に、半導体基板と逆導電型の高濃度不純物を含んだ
多結晶シリコン膜を形成して半導体基板との間にPN接
合を形成し、さら前記多結晶シリコン膜を介してホール
内部に高融点金属を埋め込み、前記PN接合に逆バイア
スを印加することによって、半導体基板内に空乏層を広
げることができることを特徴とする半導体装置。2. An inductor element is formed on a semiconductor substrate.
A PN junction is formed between the semiconductor substrate and the semiconductor substrate by forming a polycrystalline silicon film containing a high-concentration impurity of the opposite conductivity type inside the hole provided in the semiconductor substrate below the inductor element. A semiconductor device, characterized in that a depletion layer can be expanded in a semiconductor substrate by burying a high melting point metal in a hole through a polycrystalline silicon film and applying a reverse bias to the PN junction.
ト、モリブデン、タンタル、白金またはチタンのいずれ
かを用いることを特徴とする請求項2に記載の半導体装
置。3. The semiconductor device according to claim 2, wherein any one of tungsten, cobalt, molybdenum, tantalum, platinum and titanium is used as said high melting point metal.
間隔で複数個設けられていることを特徴とする請求項1
〜3のいずれかに記載の半導体装置。4. The semiconductor device according to claim 1, wherein a plurality of said holes are provided at predetermined intervals in said semiconductor substrate.
4. The semiconductor device according to any one of claims 3 to 3.
型シリコン基板であれば、N型不純物である砒素、リン
またはアンチモンであり、前記半導体基板がN型シリコ
ン基板であれば、P型不純物であるボロン、インジュウ
ムまたはガリウムであることを特徴とする請求項1〜4
のいずれかに記載の半導体装置。5. The semiconductor device according to claim 1, wherein said high concentration impurity is P
If the semiconductor substrate is an N-type silicon substrate, it is boron, indium or gallium, which is a P-type impurity if the semiconductor substrate is an N-type silicon substrate. Items 1-4
The semiconductor device according to any one of the above.
ほぼ矩形であることを特徴とする請求項1〜5のいずれ
以下に記載の半導体装置。6. The semiconductor device according to claim 1, wherein an opening shape of said hole is substantially circular or substantially rectangular.
に設けられていることを特徴とする請求項1〜6のいず
れかに記載の半導体装置。7. The semiconductor device according to claim 1, wherein said holes are provided in a direction perpendicular to the surface of the semiconductor substrate.
インダクタ素子下方の半導体基板中に設けられたトレン
チ内部に、半導体基板と逆導電型の高濃度不純物を含ん
だ多結晶シリコンを埋め込んで半導体基板との間にPN
接合を形成し、PN接合に逆バイアスを印加することに
よって、半導体基板内に空乏層を広げることができるこ
とを特徴とする半導体装置。8. An inductor element is formed on a semiconductor substrate,
A semiconductor substrate and polycrystalline silicon containing high-concentration impurities of the opposite conductivity type are embedded in a trench provided in the semiconductor substrate below the inductor element to form a PN between the semiconductor substrate and the semiconductor substrate.
A semiconductor device characterized in that a depletion layer can be expanded in a semiconductor substrate by forming a junction and applying a reverse bias to a PN junction.
インダクタ素子下方の半導体基板中に設けられたトレン
チ内部に、半導体基板と逆導電型の高濃度不純物を含ん
だ多結晶シリコン膜を形成して半導体基板との間にPN
接合を形成し、さら前記多結晶シリコン膜を介してトレ
ンチ内部に高融点金属を埋め込み、前記PN接合に逆バ
イアスを印加することによって、半導体基板内に空乏層
を広げることができることを特徴とする半導体装置。9. An inductor element is formed on a semiconductor substrate,
A polycrystalline silicon film containing a high-concentration impurity of the opposite conductivity type is formed in the trench provided in the semiconductor substrate below the inductor element, and a PN is formed between the semiconductor substrate and the semiconductor substrate.
A depletion layer can be expanded in the semiconductor substrate by forming a junction, burying a high melting point metal in the trench through the polycrystalline silicon film, and applying a reverse bias to the PN junction. Semiconductor device.
ト、モリブデン、タンタル、白金またはチタンのいずれ
かを用いることを特徴とする請求項9に記載の半導体装
置。10. The semiconductor device according to claim 9, wherein one of tungsten, cobalt, molybdenum, tantalum, platinum, and titanium is used as said high melting point metal.
いにほぼ並列的に複数本設けられていることを特徴とす
る請求項8〜10のいずれかに記載の半導体装置。11. The semiconductor device according to claim 8, wherein a plurality of said trenches are provided substantially in parallel with each other in said semiconductor substrate.
P型シリコン基板であれば、N型不純物である砒素、リ
ンまたはアンチモンであり、前記半導体基板がN型シリ
コン基板であれば、P型不純物であるボロン、インジュ
ウムまたはガリウムであることを特徴とする請求項8〜
11のいずれかに記載の半導体装置。12. The high-concentration impurity is an arsenic, phosphorus or antimony which is an N-type impurity if the semiconductor substrate is a P-type silicon substrate, and is a P-type impurity if the semiconductor substrate is an N-type silicon substrate. The boron, indium or gallium which is an impurity.
12. The semiconductor device according to any one of 11.
方向に設けられていることを特徴とする請求項8〜12
のいずれかに記載の半導体装置。13. The semiconductor device according to claim 8, wherein said trench is provided in a direction perpendicular to a surface of said semiconductor substrate.
The semiconductor device according to any one of the above.
置の製造方法において、 インダクタ素子下方の半導体基板中にホールまたはトレ
ンチを形成し、 半導体基板と逆導電型の高濃度不純物を含んだ多結晶シ
リコンを全面に成長させてホールまたはトレンチを充填
し、 熱処理を行って前記高濃度不純物を活性化し、拡散を行
って、ホールまたはトレンチの壁面に沿って半導体基板
中に高濃度不純物領域を形成し、 半導体基板と高濃度不純物領域との間にPN接合を形成
することを特徴とする半導体装置の製造方法。14. A method of manufacturing a semiconductor device having an inductor element incorporated therein, wherein a hole or a trench is formed in a semiconductor substrate below the inductor element, and polycrystalline silicon containing a high-concentration impurity of a conductivity type opposite to that of the semiconductor substrate is formed. Filling the holes or trenches by growing over the entire surface, performing heat treatment to activate the high-concentration impurities, and performing diffusion to form high-concentration impurity regions in the semiconductor substrate along the wall surfaces of the holes or trenches; A method for manufacturing a semiconductor device, comprising forming a PN junction between a substrate and a high-concentration impurity region.
置の製造方法において、 インダクタ素子下方の半導体基板中にホールまたはトレ
ンチを形成し、 半導体基板と逆導電型の高濃度不純物を含んだ多結晶シ
リコン膜を全面に形成し、 前記多結晶シリコン膜上に高融点金属に形成してホール
またはトレンチを高融点金属で充填し、 熱処理を行って前記高濃度不純物を活性化し、拡散を行
って、ホールまたはトレンチの壁面に沿って半導体基板
中に高濃度不純物拡散領域を形成し、 半導体基板と高濃度不純物拡散領域との界面にPN接合
を形成することを特徴とする半導体装置の製造方法。15. A method for manufacturing a semiconductor device incorporating an inductor element, wherein a hole or a trench is formed in a semiconductor substrate below the inductor element, and a polycrystalline silicon film containing a high-concentration impurity of a conductivity type opposite to that of the semiconductor substrate. Is formed over the entire surface of the polycrystalline silicon film, a high melting point metal is formed on the polycrystalline silicon film, holes or trenches are filled with the high melting point metal, heat treatment is performed to activate the high concentration impurities, diffusion is performed, and holes or trenches are diffused. A method for manufacturing a semiconductor device, comprising: forming a high-concentration impurity diffusion region in a semiconductor substrate along a wall surface of a trench; and forming a PN junction at an interface between the semiconductor substrate and the high-concentration impurity diffusion region.
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2010088099A3 (en) * | 2009-01-30 | 2010-10-28 | Altera Corporation | Integrated circuit inductor with doped substrate |
KR101299217B1 (en) * | 2012-01-17 | 2013-08-22 | 전자부품연구원 | Semiconductor device and method for manufacturing the same |
KR101397667B1 (en) | 2013-04-25 | 2014-05-23 | 전자부품연구원 | Line of semiconductor device, and method for manufacturing line in semiconductor device |
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