JP2000259493A - メモリアクセスシステム - Google Patents
メモリアクセスシステムInfo
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- JP2000259493A JP2000259493A JP37301499A JP37301499A JP2000259493A JP 2000259493 A JP2000259493 A JP 2000259493A JP 37301499 A JP37301499 A JP 37301499A JP 37301499 A JP37301499 A JP 37301499A JP 2000259493 A JP2000259493 A JP 2000259493A
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Abstract
(57)【要約】
【課題】 同一バンクの異なるローアドレスへの連続ア
クセスが禁止された２ｎ（ｎは２以上の整数）個のバン
クからなるメモリ１に効率的にアクセスする。 【解決手段】 メモリ１は２次元配置のデータを記憶す
るのに使用される。ＣＰＵ２からメモリ１にアクセスす
る際にアドレス変換装置３によりアドレス変換が行われ
る。ここで、アドレス変換装置３は２次元配置のデータ
の座標を（Ｘ，Ｙ）とした場合に、下式（１）及び
（２）によりバンク番号Ｂ及びローアドレス番号Ａを算
出する。 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ
（１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］
（２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
クセスが禁止された２ｎ（ｎは２以上の整数）個のバン
クからなるメモリ１に効率的にアクセスする。 【解決手段】 メモリ１は２次元配置のデータを記憶す
るのに使用される。ＣＰＵ２からメモリ１にアクセスす
る際にアドレス変換装置３によりアドレス変換が行われ
る。ここで、アドレス変換装置３は２次元配置のデータ
の座標を（Ｘ，Ｙ）とした場合に、下式（１）及び
（２）によりバンク番号Ｂ及びローアドレス番号Ａを算
出する。 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ
（１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］
（２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアクセスシ
ステム、アドレス変換装置及び方法に関し、特に複数の
バンクに分割されているメモリへアクセスする場合のア
ドレス変換に関するものである。
ステム、アドレス変換装置及び方法に関し、特に複数の
バンクに分割されているメモリへアクセスする場合のア
ドレス変換に関するものである。
【０００２】
【従来の技術】コンピュータによる計算処理の速度は、
ＣＰＵ（Central Processing Unit）による命令の実行
速度のみならず、ＣＰＵからメモリにアクセスする際の
アクセス時間によっても影響される。従って、メモリへ
のアクセス時間を短縮することは、コンピュータによる
計算処理の高速化に大きく寄与する。
ＣＰＵ（Central Processing Unit）による命令の実行
速度のみならず、ＣＰＵからメモリにアクセスする際の
アクセス時間によっても影響される。従って、メモリへ
のアクセス時間を短縮することは、コンピュータによる
計算処理の高速化に大きく寄与する。
【０００３】そこで、従来より、メモリ内部を複数のバ
ンクに分割し、そのうちの幾つかのバンクを同時に活性
化することができるようにしてランダムアクセスを行う
場合の平均的な速度を向上させたメモリが知られてい
る。各バンクは、複数のローアドレスと、少なくとも一
つのカラムアドレスを有する。このようなメモリとして
は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory）や、Direct Rambus ＤＲＡＭ（Dynami
c Random Access Memory）などがある。
ンクに分割し、そのうちの幾つかのバンクを同時に活性
化することができるようにしてランダムアクセスを行う
場合の平均的な速度を向上させたメモリが知られてい
る。各バンクは、複数のローアドレスと、少なくとも一
つのカラムアドレスを有する。このようなメモリとして
は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory）や、Direct Rambus ＤＲＡＭ（Dynami
c Random Access Memory）などがある。
【０００４】ＳＤＲＡＭは、複数バンクを同時に活性化
することができるが、同一バンク内の異なるローアドレ
スへの連続アクセスは、禁止（あるいは制限）されてい
る。すなわち、同一のバンクの異なるローアドレスへ続
けてアクセスしようとする場合には、メモリを一旦非活
性化する必要があり、メモリアクセスに遅延が生じる。
することができるが、同一バンク内の異なるローアドレ
スへの連続アクセスは、禁止（あるいは制限）されてい
る。すなわち、同一のバンクの異なるローアドレスへ続
けてアクセスしようとする場合には、メモリを一旦非活
性化する必要があり、メモリアクセスに遅延が生じる。
【０００５】Direct Rambus ＤＲＡＭは、複数バンクを
同時に活性化することができるが、一般に隣接したバン
ク間でセンスアンプを共有しているため、同一バンクの
異なるローアドレスへの連続アクセスだけでなく、隣接
するバンクへの連続アクセスも禁止（あるいは制限）さ
れている。これは、同一のバンクの異なるローアドレス
または隣接するバンクへ続けてアクセスしようとする場
合には、メモリを一旦非活性化する必要があり、メモリ
アクセスに遅延が生じるからである。
同時に活性化することができるが、一般に隣接したバン
ク間でセンスアンプを共有しているため、同一バンクの
異なるローアドレスへの連続アクセスだけでなく、隣接
するバンクへの連続アクセスも禁止（あるいは制限）さ
れている。これは、同一のバンクの異なるローアドレス
または隣接するバンクへ続けてアクセスしようとする場
合には、メモリを一旦非活性化する必要があり、メモリ
アクセスに遅延が生じるからである。
【０００６】
【発明が解決しようとする課題】このようなメモリを使
用した場合に、完全にランダムなアドレスに対して連続
してアクセスする場合には、メモリを一旦非活性化する
必要が生じる確率が単一バンク構成のメモリよりも低く
なり、平行したアクセスが可能となる確率が高くなるこ
とによる平均的なアクセス速度の向上が図られる。しか
しながら、アクセスするアドレスに偏った傾向があり、
同一バンクの同一ローアドレスに、または隣接するバン
クのローアドレスへのアクセスを連続して行う場合に
は、実質的に並行アクセスを行うことができず、平均的
なアクセス速度を向上させることができない。
用した場合に、完全にランダムなアドレスに対して連続
してアクセスする場合には、メモリを一旦非活性化する
必要が生じる確率が単一バンク構成のメモリよりも低く
なり、平行したアクセスが可能となる確率が高くなるこ
とによる平均的なアクセス速度の向上が図られる。しか
しながら、アクセスするアドレスに偏った傾向があり、
同一バンクの同一ローアドレスに、または隣接するバン
クのローアドレスへのアクセスを連続して行う場合に
は、実質的に並行アクセスを行うことができず、平均的
なアクセス速度を向上させることができない。
【０００７】特に、画像処理などを行うアプリケーショ
ンプログラムでは、２次元の領域をメモリに割り当て、
画像データの水平方向に連続した領域に対するアクセス
と、矩形領域に対するアクセスが連続して行われる傾向
がある。従って、このようなアプリケーションプログラ
ムを実行する場合には、同一のバンクの異なるローアド
レスへのまたは隣接するバンクへのアクセスが連続して
行われる確率が高くなり、メモリアクセスの平均的な速
度を効率的に向上させることが不可能であった。
ンプログラムでは、２次元の領域をメモリに割り当て、
画像データの水平方向に連続した領域に対するアクセス
と、矩形領域に対するアクセスが連続して行われる傾向
がある。従って、このようなアプリケーションプログラ
ムを実行する場合には、同一のバンクの異なるローアド
レスへのまたは隣接するバンクへのアクセスが連続して
行われる確率が高くなり、メモリアクセスの平均的な速
度を効率的に向上させることが不可能であった。
【０００８】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、同一のバンクの異なるロ
ーアドレスへの連続アクセスあるいは隣接するバンクへ
の連続アクセスが禁止（あるいは制限）されている複数
のバンクからなるメモリに、効率的にアクセスすること
を可能とするメモリアクセスシステム、アドレス変換装
置及び方法を提供することを目的とする。
るためになされたものであり、同一のバンクの異なるロ
ーアドレスへの連続アクセスあるいは隣接するバンクへ
の連続アクセスが禁止（あるいは制限）されている複数
のバンクからなるメモリに、効率的にアクセスすること
を可能とするメモリアクセスシステム、アドレス変換装
置及び方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の態様によるメモリアクセスシステム
は、２ｎ（ｎは２以上の整数）個のバンクに分割され、
これらバンクの各々は、バンク番号Ｂ（Ｂは０≦Ｂ≦２
ｎ−１を満足する整数）を与えられると共に、ローアド
レス番号Ａ（ＡはＡ≧０を満足する整数）で識別される
ローアドレスを有し、同一のバンク内の異なるローアド
レスへの連続アクセスが禁止されており、各データが座
標（Ｘ，Ｙ）で表される２次元配置のデータを記憶する
のに使用されるメモリと、前記２次元配置のデータを前
記メモリに格納すべく、前記メモリにアクセスする手段
であって、前記２次元配置のデータの或るデータを前記
メモリに格納すべく、前記メモリにアクセスするとき、
前記或るデータに対応する座標（Ｘ，Ｙ）を出力するメ
モリアクセス手段と、前記或るデータに対応する座標
（Ｘ，Ｙ）に応答して、下記の数式（１）を実行するこ
とにより、前記或るデータが記憶されるべき前記メモリ
の特定のバンクのバンク番号Ｂを算出するバンク番号算
出手段と、前記或るデータに対応する座標（Ｘ，Ｙ）に
応答して、下記の数式（２）を実行することにより、前
記或るデータが記憶されるべき前記特定のバンクの特定
のローアドレスのローアドレス番号Ａを算出するローア
ドレス番号算出手段とを有し、前記バンク番号算出手段
および前記ローアドレス番号算出手段によって算出され
たバンク番号Ｂおよびローアドレス番号Ａを前記メモリ
に供給するアドレス変換手段とを備えることを特徴とす
る。
め、本発明の第１の態様によるメモリアクセスシステム
は、２ｎ（ｎは２以上の整数）個のバンクに分割され、
これらバンクの各々は、バンク番号Ｂ（Ｂは０≦Ｂ≦２
ｎ−１を満足する整数）を与えられると共に、ローアド
レス番号Ａ（ＡはＡ≧０を満足する整数）で識別される
ローアドレスを有し、同一のバンク内の異なるローアド
レスへの連続アクセスが禁止されており、各データが座
標（Ｘ，Ｙ）で表される２次元配置のデータを記憶する
のに使用されるメモリと、前記２次元配置のデータを前
記メモリに格納すべく、前記メモリにアクセスする手段
であって、前記２次元配置のデータの或るデータを前記
メモリに格納すべく、前記メモリにアクセスするとき、
前記或るデータに対応する座標（Ｘ，Ｙ）を出力するメ
モリアクセス手段と、前記或るデータに対応する座標
（Ｘ，Ｙ）に応答して、下記の数式（１）を実行するこ
とにより、前記或るデータが記憶されるべき前記メモリ
の特定のバンクのバンク番号Ｂを算出するバンク番号算
出手段と、前記或るデータに対応する座標（Ｘ，Ｙ）に
応答して、下記の数式（２）を実行することにより、前
記或るデータが記憶されるべき前記特定のバンクの特定
のローアドレスのローアドレス番号Ａを算出するローア
ドレス番号算出手段とを有し、前記バンク番号算出手段
および前記ローアドレス番号算出手段によって算出され
たバンク番号Ｂおよびローアドレス番号Ａを前記メモリ
に供給するアドレス変換手段とを備えることを特徴とす
る。
【００１０】 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
【００１１】上記メモリアクセスシステムでは、メモリ
アクセス手段が２次元配置のデータの水平方向に連続す
る領域に対するアクセスや、矩形領域へのアクセスを行
う場合、これらの領域が所定サイズ以下であれば、アド
レス変換手段によって変換されるメモリのバンク番号Ｂ
は、同一のバンクのものとならない。従って、画像デー
タのような２次元配置のデータにアクセスする場合、メ
モリの同一バンク内の異なるローアドレスへの連続アク
セスが禁止（あるいは制限）されていても、平均的なア
クセス時間を速くすることができる。
アクセス手段が２次元配置のデータの水平方向に連続す
る領域に対するアクセスや、矩形領域へのアクセスを行
う場合、これらの領域が所定サイズ以下であれば、アド
レス変換手段によって変換されるメモリのバンク番号Ｂ
は、同一のバンクのものとならない。従って、画像デー
タのような２次元配置のデータにアクセスする場合、メ
モリの同一バンク内の異なるローアドレスへの連続アク
セスが禁止（あるいは制限）されていても、平均的なア
クセス時間を速くすることができる。
【００１２】上記目的を達成するため、本発明の第２の
態様によるメモリアクセスシステムは、２ｎ（ｎは３以
上の整数）個のバンクに分割され、これらバンクの各々
は、バンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整
数）を与えられると共に、ローアドレス番号Ａ（ＡはＡ
≧０を満足する整数）で識別されるローアドレスを有
し、同一のバンク内の異なるローアドレスへの連続アク
セスが禁止されていると共に、隣接するバンク同士への
連続アクセスが禁止されており、各データが座標（Ｘ，
Ｙ）で表される２次元配置のデータを記憶するのに使用
されるメモリと、前記２次元配置のデータを前記メモリ
に格納すべく、前記メモリにアクセスする手段であっ
て、前記２次元配置のデータの或るデータを前記メモリ
に格納すべく、前記メモリにアクセスするとき、前記或
るデータに対応する座標（Ｘ，Ｙ）を出力するメモリア
クセス手段と、前記或るデータに対応する座標（Ｘ，
Ｙ）に応答して、下記の数式（３）を実行することによ
り、前記或るデータが記憶されるべき前記メモリの特定
のバンクのバンク番号Ｂを算出するバンク番号算出手段
と、前記或るデータに対応する座標（Ｘ，Ｙ）に応答し
て、下記の数式（４）を実行することにより、前記或る
データが記憶されるべき前記特定のバンクの特定のロー
アドレスのローアドレス番号Ａを算出するローアドレス
番号算出手段とを有し、前記バンク番号算出手段および
前記ローアドレス番号算出手段によって算出されたバン
ク番号Ｂおよびローアドレス番号Ａを前記メモリに供給
するアドレス変換手段とを備えることを特徴とする。
態様によるメモリアクセスシステムは、２ｎ（ｎは３以
上の整数）個のバンクに分割され、これらバンクの各々
は、バンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整
数）を与えられると共に、ローアドレス番号Ａ（ＡはＡ
≧０を満足する整数）で識別されるローアドレスを有
し、同一のバンク内の異なるローアドレスへの連続アク
セスが禁止されていると共に、隣接するバンク同士への
連続アクセスが禁止されており、各データが座標（Ｘ，
Ｙ）で表される２次元配置のデータを記憶するのに使用
されるメモリと、前記２次元配置のデータを前記メモリ
に格納すべく、前記メモリにアクセスする手段であっ
て、前記２次元配置のデータの或るデータを前記メモリ
に格納すべく、前記メモリにアクセスするとき、前記或
るデータに対応する座標（Ｘ，Ｙ）を出力するメモリア
クセス手段と、前記或るデータに対応する座標（Ｘ，
Ｙ）に応答して、下記の数式（３）を実行することによ
り、前記或るデータが記憶されるべき前記メモリの特定
のバンクのバンク番号Ｂを算出するバンク番号算出手段
と、前記或るデータに対応する座標（Ｘ，Ｙ）に応答し
て、下記の数式（４）を実行することにより、前記或る
データが記憶されるべき前記特定のバンクの特定のロー
アドレスのローアドレス番号Ａを算出するローアドレス
番号算出手段とを有し、前記バンク番号算出手段および
前記ローアドレス番号算出手段によって算出されたバン
ク番号Ｂおよびローアドレス番号Ａを前記メモリに供給
するアドレス変換手段とを備えることを特徴とする。
【００１３】 Ｂ＝［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ−１］×２＋ＩＮＴ（［｛ Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ］／２ｎ−１） （３） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （４） 但し、ｍは正の整数であり、ｋは１、２ｎ−１−１、２
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
【００１４】上記メモリアクセスシステムでは、メモリ
アクセス手段が２次元配置のデータの水平方向に連続す
る領域に対するアクセスや、矩形領域へのアクセスを行
う場合、これらの領域が所定サイズ以下であれば、アド
レス変換手段によって変換されるメモリのバンク番号Ｂ
は、同一または隣接するバンクのものとならない。従っ
て、画像データのような２次元配置のデータにアクセス
する場合、メモリの同一バンクの異なるローアドレスへ
の連続アクセスまたは隣接するバンクへの連続アクセス
が禁止（あるいは制限）されていても、平均的なアクセ
ス時間を速くすることができる。
アクセス手段が２次元配置のデータの水平方向に連続す
る領域に対するアクセスや、矩形領域へのアクセスを行
う場合、これらの領域が所定サイズ以下であれば、アド
レス変換手段によって変換されるメモリのバンク番号Ｂ
は、同一または隣接するバンクのものとならない。従っ
て、画像データのような２次元配置のデータにアクセス
する場合、メモリの同一バンクの異なるローアドレスへ
の連続アクセスまたは隣接するバンクへの連続アクセス
が禁止（あるいは制限）されていても、平均的なアクセ
ス時間を速くすることができる。
【００１５】これら第１および第２の態様によるこれら
メモリアクセスシステムにおいて、好ましくは、前記ア
ドレス変換手段は、ｎ、ｍ、ｋの値を、前記メモリアク
セス手段から供給される。
メモリアクセスシステムにおいて、好ましくは、前記ア
ドレス変換手段は、ｎ、ｍ、ｋの値を、前記メモリアク
セス手段から供給される。
【００１６】上記目的を達成するため、本発明の第３の
態様によるアドレス変換装置は、２ｎ（ｎは２以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されており、各データが座標（Ｘ，Ｙ）で表される２
次元配置のデータを記憶するのに使用されるメモリと、
前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置であって、前
記或るデータに対応する座標（Ｘ，Ｙ）に応答して、下
記の数式（１）を実行することにより、前記或るデータ
が記憶されるべき前記メモリの特定のバンクのバンク番
号Ｂを算出するバンク番号算出手段と、前記或るデータ
に対応する座標（Ｘ，Ｙ）に応答して、下記の数式
（２）を実行することにより、前記或るデータが記憶さ
れるべき前記特定のバンクの特定のローアドレスのロー
アドレス番号Ａを算出するローアドレス番号算出手段と
を有し、前記バンク番号算出手段および前記ローアドレ
ス番号算出手段によって算出されたバンク番号Ｂおよび
ローアドレス番号Ａを前記メモリに供給することを特徴
とする。
態様によるアドレス変換装置は、２ｎ（ｎは２以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されており、各データが座標（Ｘ，Ｙ）で表される２
次元配置のデータを記憶するのに使用されるメモリと、
前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置であって、前
記或るデータに対応する座標（Ｘ，Ｙ）に応答して、下
記の数式（１）を実行することにより、前記或るデータ
が記憶されるべき前記メモリの特定のバンクのバンク番
号Ｂを算出するバンク番号算出手段と、前記或るデータ
に対応する座標（Ｘ，Ｙ）に応答して、下記の数式
（２）を実行することにより、前記或るデータが記憶さ
れるべき前記特定のバンクの特定のローアドレスのロー
アドレス番号Ａを算出するローアドレス番号算出手段と
を有し、前記バンク番号算出手段および前記ローアドレ
ス番号算出手段によって算出されたバンク番号Ｂおよび
ローアドレス番号Ａを前記メモリに供給することを特徴
とする。
【００１７】 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
【００１８】上記目的を達成するため、本発明の第４の
態様によるアドレス変換装置は、２ｎ（ｎは３以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されていると共に、隣接するバンク同士への連続アク
セスが禁止されており、各データが座標（Ｘ，Ｙ）で表
される２次元配置のデータを記憶するのに使用されるメ
モリと、前記２次元配置のデータを前記メモリに格納す
べく、前記メモリにアクセスする手段であって、前記２
次元配置のデータの或るデータを前記メモリに格納すべ
く、前記メモリにアクセスするとき、前記或るデータに
対応する座標（Ｘ，Ｙ）を出力するメモリアクセス手段
とに、組み合わされて使用されるアドレス変換装置であ
って、前記或るデータに対応する座標（Ｘ，Ｙ）に応答
して、下記の数式（３）を実行することにより、前記或
るデータが記憶されるべき前記メモリの特定のバンクの
バンク番号Ｂを算出するバンク番号算出手段と、前記或
るデータに対応する座標（Ｘ，Ｙ）に応答して、下記の
数式（４）を実行することにより、前記或るデータが記
憶されるべき前記特定のバンクの特定のローアドレスの
ローアドレス番号Ａを算出するローアドレス番号算出手
段とを有し、前記バンク番号算出手段および前記ローア
ドレス番号算出手段によって算出されたバンク番号Ｂお
よびローアドレス番号Ａを前記メモリに供給することを
特徴とする。
態様によるアドレス変換装置は、２ｎ（ｎは３以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されていると共に、隣接するバンク同士への連続アク
セスが禁止されており、各データが座標（Ｘ，Ｙ）で表
される２次元配置のデータを記憶するのに使用されるメ
モリと、前記２次元配置のデータを前記メモリに格納す
べく、前記メモリにアクセスする手段であって、前記２
次元配置のデータの或るデータを前記メモリに格納すべ
く、前記メモリにアクセスするとき、前記或るデータに
対応する座標（Ｘ，Ｙ）を出力するメモリアクセス手段
とに、組み合わされて使用されるアドレス変換装置であ
って、前記或るデータに対応する座標（Ｘ，Ｙ）に応答
して、下記の数式（３）を実行することにより、前記或
るデータが記憶されるべき前記メモリの特定のバンクの
バンク番号Ｂを算出するバンク番号算出手段と、前記或
るデータに対応する座標（Ｘ，Ｙ）に応答して、下記の
数式（４）を実行することにより、前記或るデータが記
憶されるべき前記特定のバンクの特定のローアドレスの
ローアドレス番号Ａを算出するローアドレス番号算出手
段とを有し、前記バンク番号算出手段および前記ローア
ドレス番号算出手段によって算出されたバンク番号Ｂお
よびローアドレス番号Ａを前記メモリに供給することを
特徴とする。
【００１９】 Ｂ＝［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ−１］×２＋ＩＮＴ（［｛ Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ］／２ｎ−１） （３） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （４） 但し、ｍは正の整数であり、ｋは１、２ｎ−１−１、２
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
【００２０】これら第３および第４の態様によるアドレ
ス変換装置において、好ましくは、ｎ、ｍ、ｋの値を、
前記メモリアクセス手段から供給される。
ス変換装置において、好ましくは、ｎ、ｍ、ｋの値を、
前記メモリアクセス手段から供給される。
【００２１】上記目的を達成するため、本発明の第５の
態様によるアドレス変換方法は、２ｎ（ｎは２以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されており、各データが座標（Ｘ，Ｙ）で表される２
次元配置のデータを記憶するのに使用されるメモリと、
前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置において、行
われるアドレス変換方法であって、前記或るデータに対
応する座標（Ｘ，Ｙ）に応答して、下記の数式（１）を
実行することにより、前記或るデータが記憶されるべき
前記メモリの特定のバンクのバンク番号Ｂを算出するバ
ンク番号算出ステップと、前記或るデータに対応する座
標（Ｘ，Ｙ）に応答して、下記の数式（２）を実行する
ことにより、前記或るデータが記憶されるべき前記特定
のバンクの特定のローアドレスのローアドレス番号Ａを
算出するローアドレス番号算出ステップとを有し、前記
バンク番号算出ステップおよび前記ローアドレス番号算
出ステップによって算出されたバンク番号Ｂおよびロー
アドレス番号Ａを前記メモリに供給することを特徴とす
る。
態様によるアドレス変換方法は、２ｎ（ｎは２以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されており、各データが座標（Ｘ，Ｙ）で表される２
次元配置のデータを記憶するのに使用されるメモリと、
前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置において、行
われるアドレス変換方法であって、前記或るデータに対
応する座標（Ｘ，Ｙ）に応答して、下記の数式（１）を
実行することにより、前記或るデータが記憶されるべき
前記メモリの特定のバンクのバンク番号Ｂを算出するバ
ンク番号算出ステップと、前記或るデータに対応する座
標（Ｘ，Ｙ）に応答して、下記の数式（２）を実行する
ことにより、前記或るデータが記憶されるべき前記特定
のバンクの特定のローアドレスのローアドレス番号Ａを
算出するローアドレス番号算出ステップとを有し、前記
バンク番号算出ステップおよび前記ローアドレス番号算
出ステップによって算出されたバンク番号Ｂおよびロー
アドレス番号Ａを前記メモリに供給することを特徴とす
る。
【００２２】 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
【００２３】上記目的を達成するため、本発明の第６の
態様によるアドレス変換方法は、２ｎ（ｎは３以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されていると共に、隣接するバンク同士への連続アク
セスが禁止されており、各データが座標（Ｘ，Ｙ）で表
される２次元配置のデータを記憶するのに使用されるメ
モリと、前記２次元配置のデータを前記メモリに格納す
べく、前記メモリにアクセスする手段であって、前記２
次元配置のデータの或るデータを前記メモリに格納すべ
く、前記メモリにアクセスするとき、前記或るデータに
対応する座標（Ｘ，Ｙ）を出力するメモリアクセス手段
とに、組み合わされて使用されるアドレス変換装置にお
いて、行われるアドレス変換方法であって、前記或るデ
ータに対応する座標（Ｘ，Ｙ）に応答して、下記の数式
（３）を実行することにより、前記或るデータが記憶さ
れるべき前記メモリの特定のバンクのバンク番号Ｂを算
出するバンク番号算出ステップと、前記或るデータに対
応する座標（Ｘ，Ｙ）に応答して、下記の数式（４）を
実行することにより、前記或るデータが記憶されるべき
前記特定のバンクの特定のローアドレスのローアドレス
番号Ａを算出するローアドレス番号算出ステップとを有
し、前記バンク番号算出手段および前記ローアドレス番
号算出手段によって算出されたバンク番号Ｂおよびロー
アドレス番号Ａを前記メモリに供給することを特徴とす
る。
態様によるアドレス変換方法は、２ｎ（ｎは３以上の整
数）個のバンクに分割され、これらバンクの各々は、バ
ンク番号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を
与えられると共に、ローアドレス番号Ａ（ＡはＡ≧０を
満足する整数）で識別されるローアドレスを有し、同一
のバンク内の異なるローアドレスへの連続アクセスが禁
止されていると共に、隣接するバンク同士への連続アク
セスが禁止されており、各データが座標（Ｘ，Ｙ）で表
される２次元配置のデータを記憶するのに使用されるメ
モリと、前記２次元配置のデータを前記メモリに格納す
べく、前記メモリにアクセスする手段であって、前記２
次元配置のデータの或るデータを前記メモリに格納すべ
く、前記メモリにアクセスするとき、前記或るデータに
対応する座標（Ｘ，Ｙ）を出力するメモリアクセス手段
とに、組み合わされて使用されるアドレス変換装置にお
いて、行われるアドレス変換方法であって、前記或るデ
ータに対応する座標（Ｘ，Ｙ）に応答して、下記の数式
（３）を実行することにより、前記或るデータが記憶さ
れるべき前記メモリの特定のバンクのバンク番号Ｂを算
出するバンク番号算出ステップと、前記或るデータに対
応する座標（Ｘ，Ｙ）に応答して、下記の数式（４）を
実行することにより、前記或るデータが記憶されるべき
前記特定のバンクの特定のローアドレスのローアドレス
番号Ａを算出するローアドレス番号算出ステップとを有
し、前記バンク番号算出手段および前記ローアドレス番
号算出手段によって算出されたバンク番号Ｂおよびロー
アドレス番号Ａを前記メモリに供給することを特徴とす
る。
【００２４】 Ｂ＝［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ−１］×２＋ＩＮＴ（［｛ Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ］／２ｎ−１） （３） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （４） 但し、ｍは正の整数であり、ｋは１、２ｎ−１−１、２
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
【００２５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００２６】［第１の実施の形態］まず、図１、図２、
および図３を参照して、本発明の第１の実施の形態にか
かるメモリアクセスシステムについて説明する。
および図３を参照して、本発明の第１の実施の形態にか
かるメモリアクセスシステムについて説明する。
【００２７】図１において、本発明の第１の実施の形態
にかかるメモリアクセスシステムは、メモリ１と、ＣＰ
Ｕ（あるいは、メモリアクセスユニット）２と、アドレ
ス変換装置３とを有する。
にかかるメモリアクセスシステムは、メモリ１と、ＣＰ
Ｕ（あるいは、メモリアクセスユニット）２と、アドレ
ス変換装置３とを有する。
【００２８】メモリ１は、２ｎ（ｎは２以上の整数）個
のバンクに分割され、これらバンクの各々は、バンク番
号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を与えら
れている。
のバンクに分割され、これらバンクの各々は、バンク番
号Ｂ（Ｂは０≦Ｂ≦２ｎ−１を満足する整数）を与えら
れている。
【００２９】図２に示すように、各バンクは、少なくと
も一つのカラムアドレスと、ローアドレス番号Ａ（Ａは
Ａ≧０を満足する整数）で識別されるローアドレスを有
する。図示の例は、カラムサイズが１の場合（カラムア
ドレスが１つの場合）であるので、メモリ１にアクセス
する際にカラムアドレスの指定は必要ない。
も一つのカラムアドレスと、ローアドレス番号Ａ（Ａは
Ａ≧０を満足する整数）で識別されるローアドレスを有
する。図示の例は、カラムサイズが１の場合（カラムア
ドレスが１つの場合）であるので、メモリ１にアクセス
する際にカラムアドレスの指定は必要ない。
【００３０】図１において、メモリ１は、同一のバンク
内の異なるローアドレスへの連続アクセスが禁止（ある
いは制限）されている。メモリ１は、各データが座標
（Ｘ，Ｙ）で表される２次元配置のデータを記憶するの
に使用される。
内の異なるローアドレスへの連続アクセスが禁止（ある
いは制限）されている。メモリ１は、各データが座標
（Ｘ，Ｙ）で表される２次元配置のデータを記憶するの
に使用される。
【００３１】ＣＰＵ（あるいは、メモリアクセスユニッ
ト）２は、２次元配置のデータをメモリ１に格納すべ
く、メモリ１にアクセスする。ＣＰＵ（あるいは、メモ
リアクセスユニット）２は、２次元配置のデータの或る
データをメモリ１に格納すべく、メモリ１にアクセスす
るとき、前記或るデータに対応する座標（Ｘ，Ｙ）を出
力する。
ト）２は、２次元配置のデータをメモリ１に格納すべ
く、メモリ１にアクセスする。ＣＰＵ（あるいは、メモ
リアクセスユニット）２は、２次元配置のデータの或る
データをメモリ１に格納すべく、メモリ１にアクセスす
るとき、前記或るデータに対応する座標（Ｘ，Ｙ）を出
力する。
【００３２】アドレス変換装置３は、バンク番号算出ユ
ニット３１と、ローアドレス番号算出ユニット３２とを
有する。
ニット３１と、ローアドレス番号算出ユニット３２とを
有する。
【００３３】バンク番号算出ユニット３１は、前記或る
データに対応する座標（Ｘ，Ｙ）に応答して、下記の数
式（１）を実行することにより、前記或るデータが記憶
されるべきメモリ１の特定のバンクのバンク番号Ｂを算
出する。
データに対応する座標（Ｘ，Ｙ）に応答して、下記の数
式（１）を実行することにより、前記或るデータが記憶
されるべきメモリ１の特定のバンクのバンク番号Ｂを算
出する。
【００３４】ローアドレス番号算出ユニット３２は、前
記或るデータに対応する座標（Ｘ，Ｙ）に応答して、下
記の数式（２）を実行することにより、前記或るデータ
が記憶されるべき前記特定のバンクの特定のローアドレ
スのローアドレス番号Ａを算出する。
記或るデータに対応する座標（Ｘ，Ｙ）に応答して、下
記の数式（２）を実行することにより、前記或るデータ
が記憶されるべき前記特定のバンクの特定のローアドレ
スのローアドレス番号Ａを算出する。
【００３５】 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。
【００３６】バンク番号算出ユニット３１およびローア
ドレス番号算出ユニット３２によって算出されたバンク
番号Ｂおよびローアドレス番号Ａはメモリ１に供給され
る。
ドレス番号算出ユニット３２によって算出されたバンク
番号Ｂおよびローアドレス番号Ａはメモリ１に供給され
る。
【００３７】このメモリアクセスシステムについてより
詳細に説明する。
詳細に説明する。
【００３８】メモリ１は、ＳＤＲＡＭによって構成さ
れ、２ｎ個のバンクを有するが、同一のバンク内の異な
るローアドレスへ対する連続アクセスが禁止（あるいは
制限）されている（同一のバンク内の異なるローアドレ
スへ対する連続アクセスができないことを意味する）。
なお、メモリ１には、２ｎ個のバンクが所定の方向（水
平方向とする）に配置されており、各バンクには順番に
０，１，２，・・・，２ ｎ−１のバンク番号が付されて
いるものとする。
れ、２ｎ個のバンクを有するが、同一のバンク内の異な
るローアドレスへ対する連続アクセスが禁止（あるいは
制限）されている（同一のバンク内の異なるローアドレ
スへ対する連続アクセスができないことを意味する）。
なお、メモリ１には、２ｎ個のバンクが所定の方向（水
平方向とする）に配置されており、各バンクには順番に
０，１，２，・・・，２ ｎ−１のバンク番号が付されて
いるものとする。
【００３９】また、この実施の形態において、メモリ１
には、ビットマップの画像データなどの２次元配置のデ
ータが記憶されるものとし、該２次元配置の各データの
座標を（Ｘ，Ｙ）で表すものとする。
には、ビットマップの画像データなどの２次元配置のデ
ータが記憶されるものとし、該２次元配置の各データの
座標を（Ｘ，Ｙ）で表すものとする。
【００４０】ＣＰＵ２は、プログラム中に含まれる命令
コードを順次実行し、当該プログラムで記述されている
処理を行う。ＣＰＵ２は、メモリ１に記憶されている２
次元配置の座標（Ｘ，Ｙ）にアクセスする命令コードを
実行した場合に、アドレス変換装置３にその座標（Ｘ，
Ｙ）を送り、アドレス変換装置３は座標（Ｘ，Ｙ）から
バンクＢ及びローアドレス番号Ａを算出し、メモリ１に
アクセスを行う。
コードを順次実行し、当該プログラムで記述されている
処理を行う。ＣＰＵ２は、メモリ１に記憶されている２
次元配置の座標（Ｘ，Ｙ）にアクセスする命令コードを
実行した場合に、アドレス変換装置３にその座標（Ｘ，
Ｙ）を送り、アドレス変換装置３は座標（Ｘ，Ｙ）から
バンクＢ及びローアドレス番号Ａを算出し、メモリ１に
アクセスを行う。
【００４１】アドレス変換装置３は、ＣＰＵ２がメモリ
１にアクセスする場合にアドレス変換を行うものであ
り、上述の数式（１）および（２）の演算を実行するよ
うに論理結線されたハードウェアによって構成される。
アドレス変換を行うため、アドレス変換装置３には、メ
モリ１のバンク数の指数ｎ、ｍ、ｋの各データがＣＰＵ
２から常時供給されている。また、アドレス変換装置３
は、ＣＰＵ２がメモリ１にアクセスする場合に、メモリ
１に記憶されている２次元領域の座標（Ｘ，Ｙ）をＣＰ
Ｕ２から受け取る。
１にアクセスする場合にアドレス変換を行うものであ
り、上述の数式（１）および（２）の演算を実行するよ
うに論理結線されたハードウェアによって構成される。
アドレス変換を行うため、アドレス変換装置３には、メ
モリ１のバンク数の指数ｎ、ｍ、ｋの各データがＣＰＵ
２から常時供給されている。また、アドレス変換装置３
は、ＣＰＵ２がメモリ１にアクセスする場合に、メモリ
１に記憶されている２次元領域の座標（Ｘ，Ｙ）をＣＰ
Ｕ２から受け取る。
【００４２】アドレス変換装置３は、メモリ１のバンク
番号をＢ、ローアドレス番号をＡとした場合に、ＣＰＵ
２から供給されたデータｎ、ｍ、ｋ、Ｘ、Ｙを用い、上
述の数式（１）および（２）に示す演算を行って、アド
レス変換を行う。
番号をＢ、ローアドレス番号をＡとした場合に、ＣＰＵ
２から供給されたデータｎ、ｍ、ｋ、Ｘ、Ｙを用い、上
述の数式（１）および（２）に示す演算を行って、アド
レス変換を行う。
【００４３】アドレス変換装置３は、上記の演算により
アドレス変換を行うと、その結果であるバンク番号Ｂ及
びローアドレス番号Ａに従って、メモリ１にアクセスす
る。なお、ＣＰＵ１は、メモリ１に記憶されている２次
元領域に含まれる複数のデータにアクセスする場合に、
同一のバンク内の異なるローアドレスにアクセスする場
合以外は、連続してアクセスすることができる。
アドレス変換を行うと、その結果であるバンク番号Ｂ及
びローアドレス番号Ａに従って、メモリ１にアクセスす
る。なお、ＣＰＵ１は、メモリ１に記憶されている２次
元領域に含まれる複数のデータにアクセスする場合に、
同一のバンク内の異なるローアドレスにアクセスする場
合以外は、連続してアクセスすることができる。
【００４４】次に、この実施の形態にかかるメモリアク
セスシステムの動作について、説明する。ここで、ＣＰ
Ｕ２からアドレス変換装置３には、ｎ、ｍ、ｋの値が常
時供給されている。
セスシステムの動作について、説明する。ここで、ＣＰ
Ｕ２からアドレス変換装置３には、ｎ、ｍ、ｋの値が常
時供給されている。
【００４５】ＣＰＵ２がメモリ１に記憶されているデー
タを読み出そうとする命令コードを実行する場合、或い
はメモリ１にデータを書き込もうとする命令コードを実
行したする場合には、ＣＰＵ２は、まず、その読み出し
または書き込みを行おうとするデータの２次元配置の座
標（Ｘ，Ｙ）をアドレス変換装置３に送る。
タを読み出そうとする命令コードを実行する場合、或い
はメモリ１にデータを書き込もうとする命令コードを実
行したする場合には、ＣＰＵ２は、まず、その読み出し
または書き込みを行おうとするデータの２次元配置の座
標（Ｘ，Ｙ）をアドレス変換装置３に送る。
【００４６】アドレス変換装置３は、ＣＰＵ２から２次
元配置の座標（Ｘ，Ｙ）を受け取ると、これらＸ、Ｙの
値と、常時供給されているｎ、ｍ、ｋの値とに従って、
上記の数式（１）および（２）の演算を行って、メモリ
１のバンク番号Ｂとローアドレス番号Ａとを算出する。
元配置の座標（Ｘ，Ｙ）を受け取ると、これらＸ、Ｙの
値と、常時供給されているｎ、ｍ、ｋの値とに従って、
上記の数式（１）および（２）の演算を行って、メモリ
１のバンク番号Ｂとローアドレス番号Ａとを算出する。
【００４７】アドレス変換装置３は、バンク番号Ｂとロ
ーアドレス番号Ａとに従ってメモリ１にアクセス、すな
わち、ＣＰＵ２が実行する命令コードがデータの読み出
しの場合には、メモリ１の当該バンク及びローアドレス
に記憶されているデータを読み出し、実行する命令コー
ドがデータの書き込みの場合には、メモリ１の当該バン
ク及びローアドレスにデータを書き込む。
ーアドレス番号Ａとに従ってメモリ１にアクセス、すな
わち、ＣＰＵ２が実行する命令コードがデータの読み出
しの場合には、メモリ１の当該バンク及びローアドレス
に記憶されているデータを読み出し、実行する命令コー
ドがデータの書き込みの場合には、メモリ１の当該バン
ク及びローアドレスにデータを書き込む。
【００４８】ここで、ＣＰＵ２が２次元配置の連続した
領域、例えば、所定の座標から水平方向に連続するデー
タ、或いは所定の座標を基点とする矩形領域に含まれる
データの読み出しまたは書き込みを行おうとする場合に
は、同一のバンクへアクセスする場合以外は、メモリ１
へのアクセスを含めて上記の動作を並行して連続的に行
う。
領域、例えば、所定の座標から水平方向に連続するデー
タ、或いは所定の座標を基点とする矩形領域に含まれる
データの読み出しまたは書き込みを行おうとする場合に
は、同一のバンクへアクセスする場合以外は、メモリ１
へのアクセスを含めて上記の動作を並行して連続的に行
う。
【００４９】次に、この実施の形態にかかるメモリアク
セスシステムにおけるアドレス変換の例について、図３
を参照して説明する。図３は、ｎ＝３、ｍ＝１、ｋ＝２
とし、１０×８の２次元領域を配置したものであり、２
次元配置のデータ（Ｘ，Ｙ）のそれぞれに対応して、上
記の数式（１）および（２）に従って算出されたバンク
番号Ｂとローアドレス番号Ａとを示している。
セスシステムにおけるアドレス変換の例について、図３
を参照して説明する。図３は、ｎ＝３、ｍ＝１、ｋ＝２
とし、１０×８の２次元領域を配置したものであり、２
次元配置のデータ（Ｘ，Ｙ）のそれぞれに対応して、上
記の数式（１）および（２）に従って算出されたバンク
番号Ｂとローアドレス番号Ａとを示している。
【００５０】この例において、例えば、座標（１，
１），（２，１），（３，１），（４，１）の４の大き
さの水平領域にアクセスする場合には、この領域の各座
標のデータが格納されているメモリ１のバンク番号は、
それぞれ３、４、５、６となる。従って、ＣＰＵ２は、
メモリ１の同一のバンクに対して連続してアクセスする
ことはない。
１），（２，１），（３，１），（４，１）の４の大き
さの水平領域にアクセスする場合には、この領域の各座
標のデータが格納されているメモリ１のバンク番号は、
それぞれ３、４、５、６となる。従って、ＣＰＵ２は、
メモリ１の同一のバンクに対して連続してアクセスする
ことはない。
【００５１】また、例えば、座標（１，１），（２，
１），（１，２），（２，２）の２×２の矩形領域にア
クセスする場合には、この領域の各データが格納されて
いるメモリ１のバンク番号は３、４、５、６となる。従
って、ＣＰＵ２は、メモリ１の同一のバンクに連続して
アクセスすることはない。なお、２×２よりも大きな領
域にアクセスする場合は、同一バンクが領域内に複数個
含まれる場合があるが、同一バンクへのアクセスを連続
して行わないようにアクセスの順番を調整すればよい。
１），（１，２），（２，２）の２×２の矩形領域にア
クセスする場合には、この領域の各データが格納されて
いるメモリ１のバンク番号は３、４、５、６となる。従
って、ＣＰＵ２は、メモリ１の同一のバンクに連続して
アクセスすることはない。なお、２×２よりも大きな領
域にアクセスする場合は、同一バンクが領域内に複数個
含まれる場合があるが、同一バンクへのアクセスを連続
して行わないようにアクセスの順番を調整すればよい。
【００５２】以上説明したように、この実施の形態によ
れば、水平方向に連続する領域に対するアクセスや、矩
形領域（但し、所定サイズ以下）へのアクセスを行う場
合、それら領域内の各データは、メモリ１のそれぞれ異
なるバンクに記憶されることとなる。このため、メモリ
１の同一のバンク内で異なるローアドレスに連続してア
クセスするために、メモリ１を非活性化する必要がな
く、遅延が生じない。従って、画像データのような２次
元配置のデータにアクセスする場合、メモリ１がＳＤＲ
ＡＭのように同一のバンク内の異なるローアドレスへの
アクセスが制限されているものであっても、メモリ１へ
の平均的なアクセス速度を速くすることができる。
れば、水平方向に連続する領域に対するアクセスや、矩
形領域（但し、所定サイズ以下）へのアクセスを行う場
合、それら領域内の各データは、メモリ１のそれぞれ異
なるバンクに記憶されることとなる。このため、メモリ
１の同一のバンク内で異なるローアドレスに連続してア
クセスするために、メモリ１を非活性化する必要がな
く、遅延が生じない。従って、画像データのような２次
元配置のデータにアクセスする場合、メモリ１がＳＤＲ
ＡＭのように同一のバンク内の異なるローアドレスへの
アクセスが制限されているものであっても、メモリ１へ
の平均的なアクセス速度を速くすることができる。
【００５３】［第２の実施の形態］次に、図１、図２、
および図４を参照して、本発明の第２の実施の形態にか
かるメモリアクセスシステムについて説明する。
および図４を参照して、本発明の第２の実施の形態にか
かるメモリアクセスシステムについて説明する。
【００５４】図１及び図２において、本発明の第２の実
施の形態にかかるメモリアクセスシステムの構成は、第
１の実施の形態のものとほぼ同一である。但し、メモリ
１は、Direct Rambus ＤＲＡＭによって構成され、同一
のバンク内の異なるローアドレスへ対する連続アクセス
が禁止（あるいは制限）されているだけでなく、隣接す
るバンクへのアクセスも禁止（あるいは制限）されてい
る点で第１の実施の形態のものと異なる。また、アドレ
ス変換装置３によるアドレス変換の方法が、第１の実施
の形態のものと異なる。なお、この第２の実施の形態に
おいても、メモリ１は２ｎ個のバンクを有するが、この
第２の実施の形態においては、ｎは３以上の整数と定義
される。
施の形態にかかるメモリアクセスシステムの構成は、第
１の実施の形態のものとほぼ同一である。但し、メモリ
１は、Direct Rambus ＤＲＡＭによって構成され、同一
のバンク内の異なるローアドレスへ対する連続アクセス
が禁止（あるいは制限）されているだけでなく、隣接す
るバンクへのアクセスも禁止（あるいは制限）されてい
る点で第１の実施の形態のものと異なる。また、アドレ
ス変換装置３によるアドレス変換の方法が、第１の実施
の形態のものと異なる。なお、この第２の実施の形態に
おいても、メモリ１は２ｎ個のバンクを有するが、この
第２の実施の形態においては、ｎは３以上の整数と定義
される。
【００５５】この実施の形態において、アドレス変換装
置３は、メモリ１のバンク番号をＢ、ローアドレス番号
をＡとした場合に、次の数式（３）および（４）により
アドレス変換を行う。
置３は、メモリ１のバンク番号をＢ、ローアドレス番号
をＡとした場合に、次の数式（３）および（４）により
アドレス変換を行う。
【００５６】 Ｂ＝［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ−１］×２＋ＩＮＴ（［｛ Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ］／２ｎ−１） （３） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （４） 但し、ｍは正の整数であり、ｋは１、２ｎ−１−１、２
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
【００５７】また、この実施の形態のメモリアクセスシ
ステムの動作は、アドレス変換装置３のバンク番号算出
ユニット３１が数式（３）によりバンク番号Ｂを算出す
る他は、第１の実施の形態のものと実質的に同一であ
る。
ステムの動作は、アドレス変換装置３のバンク番号算出
ユニット３１が数式（３）によりバンク番号Ｂを算出す
る他は、第１の実施の形態のものと実質的に同一であ
る。
【００５８】次に、この実施の形態にかかるメモリアク
セスシステムにおけるアドレス変換の例について、図４
を参照して説明する。図４は、ｎ＝３、ｍ＝１、ｋ＝２
とし、１０×８の２次元領域を配置したものであり、２
次元配置のデータ（Ｘ，Ｙ）のそれぞれに対応して、上
記の数式（３）および（４）に従って算出されたバンク
番号Ｂとローアドレス番号Ａとを示している。
セスシステムにおけるアドレス変換の例について、図４
を参照して説明する。図４は、ｎ＝３、ｍ＝１、ｋ＝２
とし、１０×８の２次元領域を配置したものであり、２
次元配置のデータ（Ｘ，Ｙ）のそれぞれに対応して、上
記の数式（３）および（４）に従って算出されたバンク
番号Ｂとローアドレス番号Ａとを示している。
【００５９】この例において、例えば、座標（１，
１），（２，１），（３，１），（４，１）の４の大き
さの水平領域にアクセスする場合には、この領域の各座
標のデータが格納されているメモリ１のバンク番号は、
それぞれ６、１、３、５となる。従って、ＣＰＵ２は、
メモリ１の同一のバンクに対して連続してアクセスする
ことはない。
１），（２，１），（３，１），（４，１）の４の大き
さの水平領域にアクセスする場合には、この領域の各座
標のデータが格納されているメモリ１のバンク番号は、
それぞれ６、１、３、５となる。従って、ＣＰＵ２は、
メモリ１の同一のバンクに対して連続してアクセスする
ことはない。
【００６０】また、例えば、座標（１，１），（２，
１），（１，２），（２，２）の２×２の矩形領域にア
クセスする場合には、、それぞれ６、１、３、５とな
り、同一のバンクに連続してアクセスすることはない。
従って、ＣＰＵ２は、メモリ１の同一のバンクに連続し
てアクセスすることはない。なお、２×２よりも大きな
領域にアクセスする場合は、同一バンクが領域内に複数
個含まれる場合があるが、同一バンクへのアクセスを連
続して行わないようにアクセスの順番を調整すればよ
い。
１），（１，２），（２，２）の２×２の矩形領域にア
クセスする場合には、、それぞれ６、１、３、５とな
り、同一のバンクに連続してアクセスすることはない。
従って、ＣＰＵ２は、メモリ１の同一のバンクに連続し
てアクセスすることはない。なお、２×２よりも大きな
領域にアクセスする場合は、同一バンクが領域内に複数
個含まれる場合があるが、同一バンクへのアクセスを連
続して行わないようにアクセスの順番を調整すればよ
い。
【００６１】以上説明したように、この実施の形態によ
れば、水平方向に連続する領域に対するアクセスや、矩
形領域へのアクセスを行う場合、それら領域内の各デー
タは、メモリ１のそれぞれ同一でもなく、隣接もしない
バンクに記憶されることとなる。このため、メモリ１の
同一バンクの異なるローアドレスに連続してアクセスす
る必要がなく、または隣接するバンクに連続してアクセ
スする必要もなく、メモリ１の同一バンクの異なるロー
アドレスに連続してアクセスするために、または隣接す
るバンクに連続してアクセスするために、メモリ１を非
活性化する必要がなく、遅延が生じない。従って、画像
データのような２次元配置のデータにアクセスする場
合、メモリ１がDirect Rambus ＤＲＡＭのように同一バ
ンク内の異なるローアドレスへのアクセスや隣接するバ
ンクへのアクセスが制限されているものであっても、メ
モリ１への平均的なアクセス速度を速くすることができ
る。
れば、水平方向に連続する領域に対するアクセスや、矩
形領域へのアクセスを行う場合、それら領域内の各デー
タは、メモリ１のそれぞれ同一でもなく、隣接もしない
バンクに記憶されることとなる。このため、メモリ１の
同一バンクの異なるローアドレスに連続してアクセスす
る必要がなく、または隣接するバンクに連続してアクセ
スする必要もなく、メモリ１の同一バンクの異なるロー
アドレスに連続してアクセスするために、または隣接す
るバンクに連続してアクセスするために、メモリ１を非
活性化する必要がなく、遅延が生じない。従って、画像
データのような２次元配置のデータにアクセスする場
合、メモリ１がDirect Rambus ＤＲＡＭのように同一バ
ンク内の異なるローアドレスへのアクセスや隣接するバ
ンクへのアクセスが制限されているものであっても、メ
モリ１への平均的なアクセス速度を速くすることができ
る。
【００６２】［実施の形態の変形］本発明は、上記の第
１、第２の実施の形態に限られず、種々の変形、応用が
可能である。以下、本発明に適用可能な上記の実施の形
態の変形態様について、説明する。
１、第２の実施の形態に限られず、種々の変形、応用が
可能である。以下、本発明に適用可能な上記の実施の形
態の変形態様について、説明する。
【００６３】上記の第１の実施の形態では、メモリ１は
ＳＤＲＡＭによって構成されるものとし、上記の第２の
実施の形態では、メモリ２はDirect Rambus ＤＲＡＭに
よって構成されるものとしていた。しかしながら、本発
明で適用可能なメモリは、これらに限られるものでな
く、２ｎ個のバンクに分割され、同一のバンク内での異
なるローアドレスへのアクセスあるいは隣接するバンク
の連続アクセスが禁止（あるいは制限）されているもの
であれば、どのようなタイプのものであっても適用する
ことができる。
ＳＤＲＡＭによって構成されるものとし、上記の第２の
実施の形態では、メモリ２はDirect Rambus ＤＲＡＭに
よって構成されるものとしていた。しかしながら、本発
明で適用可能なメモリは、これらに限られるものでな
く、２ｎ個のバンクに分割され、同一のバンク内での異
なるローアドレスへのアクセスあるいは隣接するバンク
の連続アクセスが禁止（あるいは制限）されているもの
であれば、どのようなタイプのものであっても適用する
ことができる。
【００６４】上記の第１、第２の実施の形態では、アド
レス変換装置３は、数式（１）および（２）あるいは数
式（３）および（４）の演算を行うよう論理結線された
ハードウェアによって構成されるものとしていた。しか
しながら、アドレス変換装置３は、ソフトウェアやファ
ームウェアでアドレス変換を行うものとしてもよい。ま
た、このような独立したアドレス変換装置を設けず、Ｃ
ＰＵ２でアドレス変換を行ってメモリ１にアクセスする
ものとしてもよい。
レス変換装置３は、数式（１）および（２）あるいは数
式（３）および（４）の演算を行うよう論理結線された
ハードウェアによって構成されるものとしていた。しか
しながら、アドレス変換装置３は、ソフトウェアやファ
ームウェアでアドレス変換を行うものとしてもよい。ま
た、このような独立したアドレス変換装置を設けず、Ｃ
ＰＵ２でアドレス変換を行ってメモリ１にアクセスする
ものとしてもよい。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
同一のバンク内での異なるローアドレスへのアクセスあ
るいは隣接するバンクの連続アクセスに制限が付されて
いる、複数のバンクからなるメモリに、効率的にアクセ
スすることが可能となる。
同一のバンク内での異なるローアドレスへのアクセスあ
るいは隣接するバンクの連続アクセスに制限が付されて
いる、複数のバンクからなるメモリに、効率的にアクセ
スすることが可能となる。
【図１】本発明にかかるメモリアクセスシステムのブロ
ック図である。
ック図である。
【図２】図１に示したメモリアクセスシステムの各バン
クを示す図である。
クを示す図である。
【図３】本発明の第１の実施の形態にかかるメモリアク
セスシステムにおけるアドレス変換の例を示す図であ
る。
セスシステムにおけるアドレス変換の例を示す図であ
る。
【図４】本発明の第２の実施の形態にかかるメモリアク
セスシステムにおけるアドレス変換の例を示す図であ
る。
セスシステムにおけるアドレス変換の例を示す図であ
る。
１ メモリ ２ ＣＰＵ ３ アドレス変換装置 ３１ バンク番号算出ユニット ３２ ローアドレス番号算出ユニット
Claims (10)
- 【請求項１】 ２ｎ（ｎは２以上の整数）個のバンクに
分割され、これらバンクの各々は、バンク番号Ｂ（Ｂは
０≦Ｂ≦２ｎ−１を満足する整数）を与えられると共
に、ローアドレス番号Ａ（ＡはＡ≧０を満足する整数）
で識別されるローアドレスを有し、同一のバンク内の異
なるローアドレスへの連続アクセスが禁止されており、
各データが座標（Ｘ，Ｙ）で表される２次元配置のデー
タを記憶するのに使用されるメモリと、 前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段と、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（１）を実行することにより、前記或るデー
タが記憶されるべき前記メモリの特定のバンクのバンク
番号Ｂを算出するバンク番号算出手段と、前記或るデー
タに対応する座標（Ｘ，Ｙ）に応答して、下記の数式
（２）を実行することにより、前記或るデータが記憶さ
れるべき前記特定のバンクの特定のローアドレスのロー
アドレス番号Ａを算出するローアドレス番号算出手段と
を有し、前記バンク番号算出手段および前記ローアドレ
ス番号算出手段によって算出されたバンク番号Ｂおよび
ローアドレス番号Ａを前記メモリに供給するアドレス変
換手段とを備えることを特徴とするメモリアクセスシス
テム。 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。 - 【請求項２】 請求項１に記載のメモリアクセスシステ
ムにおいて、 前記アドレス変換手段は、ｎ、ｍ、ｋの値を、前記メモ
リアクセス手段から供給されることを特徴とするメモリ
アクセスシステム。 - 【請求項３】 ２ｎ（ｎは３以上の整数）個のバンクに
分割され、これらバンクの各々は、バンク番号Ｂ（Ｂは
０≦Ｂ≦２ｎ−１を満足する整数）を与えられると共
に、ローアドレス番号Ａ（ＡはＡ≧０を満足する整数）
で識別されるローアドレスを有し、同一のバンク内の異
なるローアドレスへの連続アクセスが禁止されていると
共に、隣接するバンク同士への連続アクセスが禁止され
ており、各データが座標（Ｘ，Ｙ）で表される２次元配
置のデータを記憶するのに使用されるメモリと、 前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段と、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（３）を実行することにより、前記或るデー
タが記憶されるべき前記メモリの特定のバンクのバンク
番号Ｂを算出するバンク番号算出手段と、前記或るデー
タに対応する座標（Ｘ，Ｙ）に応答して、下記の数式
（４）を実行することにより、前記或るデータが記憶さ
れるべき前記特定のバンクの特定のローアドレスのロー
アドレス番号Ａを算出するローアドレス番号算出手段と
を有し、前記バンク番号算出手段および前記ローアドレ
ス番号算出手段によって算出されたバンク番号Ｂおよび
ローアドレス番号Ａを前記メモリに供給するアドレス変
換手段とを備えることを特徴とするメモリアクセスシス
テム。 Ｂ＝［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ−１］×２＋ＩＮＴ（［｛ Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ］／２ｎ−１） （３） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （４） 但し、ｍは正の整数であり、ｋは１、２ｎ−１−１、２
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。 - 【請求項４】 請求項３に記載のメモリアクセスシステ
ムにおいて、 前記アドレス変換手段は、ｎ、ｍ、ｋの値を、前記メモ
リアクセス手段から供給されることを特徴とするメモリ
アクセスシステム。 - 【請求項５】 ２ｎ（ｎは２以上の整数）個のバンクに
分割され、これらバンクの各々は、バンク番号Ｂ（Ｂは
０≦Ｂ≦２ｎ−１を満足する整数）を与えられると共
に、ローアドレス番号Ａ（ＡはＡ≧０を満足する整数）
で識別されるローアドレスを有し、同一のバンク内の異
なるローアドレスへの連続アクセスが禁止されており、
各データが座標（Ｘ，Ｙ）で表される２次元配置のデー
タを記憶するのに使用されるメモリと、 前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置であって、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（１）を実行することにより、前記或るデー
タが記憶されるべき前記メモリの特定のバンクのバンク
番号Ｂを算出するバンク番号算出手段と、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（２）を実行することにより、前記或るデー
タが記憶されるべき前記特定のバンクの特定のローアド
レスのローアドレス番号Ａを算出するローアドレス番号
算出手段とを有し、 前記バンク番号算出手段および前記ローアドレス番号算
出手段によって算出されたバンク番号Ｂおよびローアド
レス番号Ａを前記メモリに供給することを特徴とするア
ドレス変換装置。 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。 - 【請求項６】 請求項５に記載のアドレス変換装置にお
いて、 ｎ、ｍ、ｋの値を、前記メモリアクセス手段から供給さ
れることを特徴とするアドレス変換装置。 - 【請求項７】 ２ｎ（ｎは３以上の整数）個のバンクに
分割され、これらバンクの各々は、バンク番号Ｂ（Ｂは
０≦Ｂ≦２ｎ−１を満足する整数）を与えられると共
に、ローアドレス番号Ａ（ＡはＡ≧０を満足する整数）
で識別されるローアドレスを有し、同一のバンク内の異
なるローアドレスへの連続アクセスが禁止されていると
共に、隣接するバンク同士への連続アクセスが禁止され
ており、各データが座標（Ｘ，Ｙ）で表される２次元配
置のデータを記憶するのに使用されるメモリと、 前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置であって、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（３）を実行することにより、前記或るデー
タが記憶されるべき前記メモリの特定のバンクのバンク
番号Ｂを算出するバンク番号算出手段と、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（４）を実行することにより、前記或るデー
タが記憶されるべき前記特定のバンクの特定のローアド
レスのローアドレス番号Ａを算出するローアドレス番号
算出手段とを有し、 前記バンク番号算出手段および前記ローアドレス番号算
出手段によって算出されたバンク番号Ｂおよびローアド
レス番号Ａを前記メモリに供給することを特徴とするア
ドレス変換装置。 Ｂ＝［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ−１］×２＋ＩＮＴ（［｛ Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ］／２ｎ−１） （３） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （４） 但し、ｍは正の整数であり、ｋは１、２ｎ−１−１、２
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。 - 【請求項８】 請求項７に記載のアドレス変換装置にお
いて、 ｎ、ｍ、ｋの値を、前記メモリアクセス手段から供給さ
れることを特徴とするアドレス変換装置。 - 【請求項９】 ２ｎ（ｎは２以上の整数）個のバンクに
分割され、これらバンクの各々は、バンク番号Ｂ（Ｂは
０≦Ｂ≦２ｎ−１を満足する整数）を与えられると共
に、ローアドレス番号Ａ（ＡはＡ≧０を満足する整数）
で識別されるローアドレスを有し、同一のバンク内の異
なるローアドレスへの連続アクセスが禁止されており、
各データが座標（Ｘ，Ｙ）で表される２次元配置のデー
タを記憶するのに使用されるメモリと、 前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置において、行
われるアドレス変換方法であって、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（１）を実行することにより、前記或るデー
タが記憶されるべき前記メモリの特定のバンクのバンク
番号Ｂを算出するバンク番号算出ステップと、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（２）を実行することにより、前記或るデー
タが記憶されるべき前記特定のバンクの特定のローアド
レスのローアドレス番号Ａを算出するローアドレス番号
算出ステップとを有し、 前記バンク番号算出ステップおよび前記ローアドレス番
号算出ステップによって算出されたバンク番号Ｂおよび
ローアドレス番号Ａを前記メモリに供給することを特徴
とするアドレス変換方法。 Ｂ＝｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ （１） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （２） 但し、ｍは正の整数であり、ｋは１以外で、２ｎよりも
小さい正の整数であり、ｍｏｄは剰余を求める演算子で
あり、ＩＮＴは商の整数部を求める演算子である。 - 【請求項１０】 ２ｎ（ｎは３以上の整数）個のバンク
に分割され、これらバンクの各々は、バンク番号Ｂ（Ｂ
は０≦Ｂ≦２ｎ−１を満足する整数）を与えられると共
に、ローアドレス番号Ａ（ＡはＡ≧０を満足する整数）
で識別されるローアドレスを有し、同一のバンク内の異
なるローアドレスへの連続アクセスが禁止されていると
共に、隣接するバンク同士への連続アクセスが禁止され
ており、各データが座標（Ｘ，Ｙ）で表される２次元配
置のデータを記憶するのに使用されるメモリと、 前記２次元配置のデータを前記メモリに格納すべく、前
記メモリにアクセスする手段であって、前記２次元配置
のデータの或るデータを前記メモリに格納すべく、前記
メモリにアクセスするとき、前記或るデータに対応する
座標（Ｘ，Ｙ）を出力するメモリアクセス手段とに、組
み合わされて使用されるアドレス変換装置において、行
われるアドレス変換方法であって、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（３）を実行することにより、前記或るデー
タが記憶されるべき前記メモリの特定のバンクのバンク
番号Ｂを算出するバンク番号算出ステップと、 前記或るデータに対応する座標（Ｘ，Ｙ）に応答して、
下記の数式（４）を実行することにより、前記或るデー
タが記憶されるべき前記特定のバンクの特定のローアド
レスのローアドレス番号Ａを算出するローアドレス番号
算出ステップとを有し、 前記バンク番号算出手段および前記ローアドレス番号算
出手段によって算出されたバンク番号Ｂおよびローアド
レス番号Ａを前記メモリに供給することを特徴とするア
ドレス変換方法。 Ｂ＝［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ−１］×２＋ＩＮＴ（［｛ Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝ｍｏｄ２ｎ］／２ｎ−１） （３） Ａ＝ＩＮＴ［｛Ｙ×（２ｎ×ｍ＋ｋ）＋Ｘ｝／２ｎ］ （４） 但し、ｍは正の整数であり、ｋは１、２ｎ−１−１、２
ｎ−１、２ｎ−１＋１以外で、２ｎよりも小さい正の整
数であり、ｍｏｄは剰余を求める演算子であり、ＩＮＴ
は商の整数部を求める演算子である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37301499A JP3417473B2 (ja) | 1999-01-07 | 1999-12-28 | メモリアクセスシステム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-1679 | 1999-01-07 | ||
| JP167999 | 1999-01-07 | ||
| JP37301499A JP3417473B2 (ja) | 1999-01-07 | 1999-12-28 | メモリアクセスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000259493A true JP2000259493A (ja) | 2000-09-22 |
| JP3417473B2 JP3417473B2 (ja) | 2003-06-16 |
Family
ID=26334950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37301499A Expired - Fee Related JP3417473B2 (ja) | 1999-01-07 | 1999-12-28 | メモリアクセスシステム |
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| Country | Link |
|---|---|
| JP (1) | JP3417473B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022134A (ja) * | 2006-07-11 | 2008-01-31 | Megachips Lsi Solutions Inc | 整数画素動き予測機構、１／４画素輝度用動き予測機構、１／４画素色差用動き予測機構、組合せ輝度用動き予測機構、組合せ輝度・色差用動き予測機構及び１／４画素輝度・色差用動き予測機構 |
| JP2011050113A (ja) * | 2010-12-07 | 2011-03-10 | Mega Chips Corp | １／４画素色差用動き予測機構及び１／４画素輝度・色差用動き予測機構 |
| KR20130086878A (ko) * | 2012-01-26 | 2013-08-05 | 삼성디스플레이 주식회사 | 저장장치 및 그의 제어방법 |
-
1999
- 1999-12-28 JP JP37301499A patent/JP3417473B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022134A (ja) * | 2006-07-11 | 2008-01-31 | Megachips Lsi Solutions Inc | 整数画素動き予測機構、１／４画素輝度用動き予測機構、１／４画素色差用動き予測機構、組合せ輝度用動き予測機構、組合せ輝度・色差用動き予測機構及び１／４画素輝度・色差用動き予測機構 |
| JP4682384B2 (ja) * | 2006-07-11 | 2011-05-11 | 株式会社メガチップス | １／４画素輝度用動き予測機構、組合せ輝度用動き予測機構、及び組合せ輝度・色差用動き予測機構 |
| US8644380B2 (en) | 2006-07-11 | 2014-02-04 | Megachips Corporation | Integer pixel motion estimation system, motion estimation system for quarter-pixel luminance, motion estimation system for quarter-pixel chrominance, motion estimation system for combined luminance, motion estimation system for combined luminance and chrominance, and motion estimation system for quarter-pixel luminance and chrominance |
| JP2011050113A (ja) * | 2010-12-07 | 2011-03-10 | Mega Chips Corp | １／４画素色差用動き予測機構及び１／４画素輝度・色差用動き予測機構 |
| KR20130086878A (ko) * | 2012-01-26 | 2013-08-05 | 삼성디스플레이 주식회사 | 저장장치 및 그의 제어방법 |
| KR102042196B1 (ko) * | 2012-01-26 | 2019-11-28 | 삼성디스플레이 주식회사 | 저장장치 및 그의 제어방법 |
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|---|---|
| JP3417473B2 (ja) | 2003-06-16 |
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