KR102042196B1 - 저장장치 및 그의 제어방법 - Google Patents

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Abstract

본 발명은 효율적인 메모리 어드레싱 방법을 제공하기 위한 저장장치에 관한 것이다.
본 발명의 저장장치는 하나 이상의 메모리와, 상기 메모리 각각에 접속되어 어드레스 정보를 제공하기 위한 제어부를 구비하며, 상기 제어부 각각은 패널의 주사선들에 대응한 라인정보를 제공하기 위한 제 3제어부와, 상기 제 3제어부로부터 선택된 라인의 세로측 위치정보를 제공하기 위한 제 2제어부와, 상기 패널에 포함된 화소들의 한 프레임에 포함된 서브필드별 온/오프 정보를 제공하기 위한 제 1제어부를 구비한다.

Description

저장장치 및 그의 제어방법{Storage Apparatus and Controlling Method Thereof}
본 발명은 저장장치 및 그의 제어방법에 관한 것으로, 특히 효율적인 메모리 어드레싱 방법을 제공하기 위한 저장장치 및 그의 제어방법에 관한 것이다.
평판표시장치 중 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode : OLED)들을 이용하여 화상을 표시한다. 이러한, 유기전계발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
일반적으로, 평판표시장치들은 아날로그 방식 또는 디지털 방식으로 구동된다. 아날로그 구동방식은 전압차를 이용하여 계조를 구현하고, 디지털 구동방식은 시간차를 이용하여 계조를 구현한다.
아날로그 구동방식에서는 화소들 각각으로 서로 다른 전압을 인가함으로써 계조를 구현한다. 이에 대응하여, 아날로그 구동방식에서 메모리의 셀에는 픽셀에 대응하여 계조정보가 포함된 데이터가 저장된다.
디지털 구동방식에서는 화소들 각각의 발광 및 비발광, 즉 표시기간을 제어함으로써 계조를 구현한다. 이에 대응하여, 디지털 구동방식에서 메모리의 셀에는 픽셀의 온/오프 정보가 포함된 데이터가 저장된다.
여기서, 메모리의 셀이 30bit, 데이터를 10bit로 가정하는 경우, 아날로그 구동방식에서 셀에는 3개의 서브화소에 대응하여 30bit가 저장된다. 반면에 디지털 구동방식에서 셀에는 3개의 서브화소의 온/오프 정보(즉, "0" 또는 "1"), 즉 3bit가 저장된다. 따라서, 디지털 구동방식의 경우 메모리의 비트를 효율적으로 활용하기 곤란하였고, 이에 따라 제조비용이 증가하는 문제점이 발생한다.
따라서, 본 발명의 목적은 효율적인 메모리 어드레싱 방법을 제공하기 위한 저장장치 및 그의 제어방법을 제공하는 것이다.
본 발명의 실시예에 의한 저장장치는 하나 이상의 메모리와, 상기 메모리 각각에 접속되어 어드레스 정보를 제공하기 위한 제어부를 구비하며, 상기 제어부 각각은 패널의 주사선들에 대응한 라인정보를 제공하기 위한 제 3제어부와, 상기 제 3제어부로부터 선택된 라인의 세로측 위치정보를 제공하기 위한 제 2제어부와, 상기 패널에 포함된 화소들의 한 프레임에 포함된 서브필드별 온/오프 정보를 제공하기 위한 제 1제어부를 구비한다.
바람직하게, 상기 제 1제어부는 출력수 n은 "2n = 계조를 결정하는 데이터의 비트 이상의 최소값"으로 정해진다. 상기 제 2제어부의 출력수는 "((드라이브 집적회로의 채널 수 ÷ (셀 비트수 × 3)) × 메모리에 접속된 드라이브 집적회로의 수)"로 결정되며, 셀 비트수는 메모리의 셀에서 서브화소별로 할당되는 비트수를 의미한다. 상기 제 3제어부의 출력수 n은 "2n = 패널의 주사선 이상의 최소값"으로 정해진다. 상기 메모리의 셀에는 4개 이상의 화소에 대응하는 서브필드별 온/오프 정보가 저장된다. 상기 제어부 각각에 포함되며 제어신호에 대응하여 선택적으로 상기 제 1제어부 내지 제 3제어부를 상기 메모리에 접속시키기 위한 멀티플렉서를 더 구비한다. 상기 메모리는 상기 제 2제어부 및 제 3제어부의 제어에 대응하여 메모리 셀을 선택하고, 선택된 메모리 셀로 상기 서브필드별 온/오프를 순차적으로 저장한다.
본 발명의 실시예에 의한 저장장치의 제어방법은 패널의 주사선들에 대응하는 제 2위치정보와, 제 2위치정보에 의하여 선택된 라인의 세로측 위치정보를 제공하여 메모리 셀을 선택하는 제 1단계와; 상기 제 1단계에서 선택된 메모리 셀로 화소들의 서브필드별 온/오프 정보를 저장하는 단계를 포함하며; 상기 메모리 셀에는 4개 이상의 화소에 대응하는 서브필드별 온/오프 정보가 저장된다.
본 발명의 저장장치 및 그의 제어방법에 의하면 디지털 구동방식에서 메모리의 셀에 다수의 픽셀, 예를 들면 10개 이상의 픽셀의 온/오프 정보를 저장할 수 있다. 이와 같은 메모리의 셀에 다수 픽셀의 온/오프 정보가 저장되면 메모리의 활용도가 증가됨과 아울러 제조비용을 절감할 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 의한 저장장치를 나타내는 도면이다.
도 2는 도 1의 제어부에서 출력되는 어드레스 정보의 일례를 나타내는 도면이다.
도 3은 패널의 위치에 대응하여 메모리에 저장되는 정보를 개념적으로 설명하기 위한 도면이다.
도 4는 본 발명의 다른 실시예에 의한 저장장치를 나타내는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 1 내지 도 4를 참조하여 자세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 저장장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 저장장치(100)는 메모리(102) 및 제어부(110)를 구비한다.
메모리(102)는 제 2제어부(106) 및 제 3제어부(108)에서 제공되는 어드레스 정보에 대응하여, 제 1제어부(104)로부터 제공되는 서브필드 별 온/오프 정보를 저장한다. 여기서, 제 1제어부(104) 내지 제 3제어부(108)의 출력은 메모리의 어드레스 주소로 사용될 수 있다.
제어부(110)는 메모리(102)를 억세스하기 위한 주소정보 및 서브필드별 온/오프 정보를 출력한다. 이를 위하여, 제어부(110)는 제 1제어부(104), 제 2제어부(106) 및 제 3제어부(108)를 구비한다.
제 1제어부(104)는 외부, 예를 들면 도시되지 않은 타이밍 제어부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync) 및 클럭신호(CLK)를 공급받는다. 또한, 제 1제어부(104)는 각 서브필드별 온/오프 정보가 포함되는 데이터(Data)를 공급받는다.
상세히 설명하면, 디지털 구동방식에서 한 프레임은 서로 동일 및/또는 상이한 시간을 갖는 복수의 서브필드로 분할되고, 각 서브필드별로 화소의 발광여부에 대응하여 계조가 구현된다. 제 1제어부(104)로 공급되는 데이터(Data)에는 각 서브필드별 발광정보가 포함된다.
한편, 패널에서 표현하고자 하는 계조가 1024라면 데이터(Data)는 10bit로 설정된다. 이 경우, 제 1제어부(104)의 출력 채널수는 (2n= 10이상의 최소값(즉 16), n=4) 4개로 설정된다. 여기서, 한 프레임이 10개로 설정되고, 데이터(Data)가 10bit로 설정되는 경우 각각의 비트는 서브필드별 발광여부를 나타낸다. 예를 들어, 데이터(Data)의 LSB 비트가 "1"설정되는 제 1서브필드가 발광으로 설정되고, MSB 비트가 "0"으로 설정되는 경우 제 10서브필드가 비발광으로 설정된다. 제 1제어부(104)는 데이터(Data)를 이용하여 화소의 서브필드별 발광정보를 파악하고, 파악된 발광정보를 채널들을 경유하여 메모리(102)로 공급한다. 일례로, 메모리(102)는 "0001"이 제 1제어부(104)로부터 공급되는 경우 해당 픽셀이 첫번째 서브필드에서만 발광되도록 서브필드의 발광정보를 저장한다. 한편, 한 프레임이 특정 가중치를 가지고 복수의 서브필드로 분할되는 발명은 현재 다수 공지되어 있고, 본원 발명은 공지된 다수의 방법에 적용될 수 있다.
제 3제어부(108)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync) 및 클럭신호(CLK)를 공급받는다. 또한, 제 3제어부(108)는 외부로부터 제 2위치정보를 공급받는다. 제 2위치정보는 패널의 주사선들에 대응한 라인 정보를 의미한다. 일례로, 패널에 1024개의 주사선이 형성되는 경우, 제 3제어부(108)의 출력 채널수는 (2n = 1024, n=10) 10개로 설정된다.
제 2제어부(106)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync) 및 클럭신호(CLK)를 공급받는다. 또한, 제 2제어부(106)는 외부로부터 제 1위치정보를 공급받는다. 제 1위치정보는 제 2위치정보에서 선택된 라인의 세로측 위치정보를 위미한다. 즉, 제 2위치정보는 패널에서 특정 라인을 의미하며, 제 1위치정보는 특정라인에서 세로측으로 몇번째에 위치되는지를 의미한다.
이와 같은 제 2제어부(106)는 아래와 같이 출력 채널수가 설정된다. 먼저, 메모리 셀 비트수에 3(R, G, B 화소에 대응)을 곱한다. 여기서, 셀 비트수는 셀에서 서브화소별로 할당되는 비트수를 의미한다. 예를 들어, 셀이 30bit의 크기로 설정되는 경우 셀 비트수는 10bit로 설정되고, 이에 따라 30의 값이 구해진다.
이후, 패널의 드라이버 집적회로(integrated Circuit : 이후 "IC"라 하기로 함)의 채널 수를 30의 값으로 나눈다. 일례로, 드라이버 IC가 720개의 채널을 갖는 경우 24가 출력된다. 이는 메모리에서 720개의 채널을 가지는 드라이버 IC로 공급되는 데이터를 저장하기 위하여 24개의 메모리 셀이 필요함을 의미한다. 이후, 24의 출력값에 메모리(102)와 접속된(또는 담당하는) 드라이버 IC의 수를 곱한다. 여기서, 실제로 메모리(102)와 드라이버 IC는 물리적으로 접속되지 않고, 제어부(미도시) 등을 통하여 데이터를 전달한다. 본원 발명에서는 설명의 편의성을 위하여 메모리(102)와 드라이버 IC가 접속되는 것으로 표현하기로 한다.
예를 들어, 메모리(102)에 2개의 드라이버 IC가 접속되는 경우 24×2 =48이 구해진다. 이 경우, 제 2제어부(106)의 출력 채널수는 (2n= 48이상의 최소값(즉 64), n=6) 6개로 설정된다.
제 1제어부(104) 내지 제 3제어부(108)의 출력은 도 2와 같이 하나의 MSB 및 LSB를 포함하는 어드레스로서 메모리(102)로 공급된다. 이 경우, 메모리(102)는 어드레스 정보에 대응하여 서브필드별 온/오프 정보를 저장한다.
패널의 위치에 대응하여 메모리(102)에 저장되는 정보를 개념적으로 설명하면 다음과 같다, 먼저 도 3과 같이 제 3제어부(108)의 출력에 대응하여 라인정보, 제 2제어부(106)의 출력에 대응하여 라인정보에 대응하여 셀(103) 위치가 결정된다. 그리고, 제 1제어부(104)의 출력에 대응하여 선택된 셀(103)로 화소별 서브필드 온/오프 정보가 순차적으로 저장된다.
여기서, 서브필드별 온/오프 정보를 디지털 구동방식에 대응하여 다양하게 설정될 수 있다. 일례로, 각각의 화소별 제 1서브필드(SF1)의 정보로부터 마지막 서브필드의 정보가 순차적으로 저장될 수 있다.
한편, 서브필드 온/오프 정보는 "0" 또는 "1"의 비트 정보이기 때문에, 하나의 셀(130)에는 30개의 화소에 대응하는 서브필드 온/오프 정보가 저장된다. 이후, 제 1제어부(104) 내지 제 3제어부(108)의 출력에 대응하여 메모리(102)에는 모든 서브필드의 온/오프 정보가 화소별로 각각 저장되며, 저장된 정보는 메모리(102)의 어드레스로 관리된다.
상술한 본원 발명의 메모리(102)의 셀에는 적어도 4개, 일례로 10개 이상(셀의 크기에 대응됨)의 화소들의 계조정보가 저장되며, 이에 따라 디지털 구동시 메모리(102)의 낭비를 최소화할 수 있다.
한편, 본원 발명에서 메모리의 어드레스 매핑 방법은 아래의 표 1과 같이 다양하게 설정될 수 있다.
Mapping1 Mapping2 Mapping3 Mapping4 Mapping5 Mapping6
MSB bit bit 제1위치정보 제1위치정보 제2위치정보 제2위치정보
제1위치정보 제2위치정보 bit 제2위치정보 bit 제1위치정보
LSB 제2위치정보 제1위치정보 제2위치정보 bit 제1위치정보 bit
표 1에서 bit는 제 1제어부(104)의 출력, 제 1위치정보는 제 2제어부(106)의 출력, 제 2위치정보는 제 3제어부(108)의 출력을 의미한다. 즉, 본원 발명에서는 제 1제어부(104) 내지 제 3제어부(108)의 출력을 다양한 형태로 조합하여 메모리(102)의 어드레스 정보로 사용할 수 있다. 그리고, 미리 설정된 매핑정보에 대응하여 제 1위치정보 및 제 2위치정보를 이용하여 메모리의 셀을 선택하고, 선택된 셀로부터 서브필드별 온/오프정보를 순차적으로 추출하거나 저장할 수 있다.
도 4는 본 발명의 다른 실시예에 의한 저장장치를 나타내는 도면이다. 도 4를 설명할 때 도 1과 동일한 구성에 대해서 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 의한 저장장치(100)는 2개의 메모리(102', 102'') 및 메모리(102', 102'') 각각에 대응하는 제어부(110', 110'')를 구비한다.
제어부(110', 110'') 각각은 제 1제어부(104', 104''), 제 2제어부(106', 106'') 및 제 3제어부(108', 108'')를 구비한다. 이와 같은 제 1제어부(104', 104''), 제 2제어부(106', 106'') 및 제 3제어부(108', 108'')의 동작은 도 1에 설명된 바와 동일하고, 이에 따라 상세한 설명은 생략하기로 한다.
한편, 본 발명의 다른 실시예에 의한 제어부(110', 110'') 각각은 멀티플렉서(Multiplexer : 이하 "Mux"라 함)(120, 120')를 더 구비한다. 멀티플렉서(120, 120')는 외부로부터 공급되는 제어신호(CS)에 대응하여 제어부(110', 110'') 각각과 메모리(102', 102'')의 접속을 제어한다.
일례로, 제 1제어신호가 공급되는 경우 제 1Mux(120)는 제 1제어부(110')와 제 1메모리(102')를 접속시킨다. 이때, 제 2Mux(120')는 제 2제어부(110'')와 제 2메모리(102'')를 접속시키지 않는다. 그러면, 제 1메모리(102')는 제 1제어부(110')에 대응하여 쓰기 동작을 수행하고, 제 2메모리(102'')는 읽기 동작을 수행한다. 즉, 본 발명의 다른 실시예에서는 제 1메모리(102') 및 제 2메모리(102'')를 구비하고, 교번적으로 읽기/쓰기 동작이 반복되도록 Mux(120, 120')를 구비할 뿐 상세한 동작과정은 도 1과 동일하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
100 : 저장장치 102 : 메모리
104,106,108,110 : 제어부 120 : 멀티플렉서

Claims (8)

  1. 하나 이상의 메모리와,
    상기 메모리 각각에 접속되고, 상기 메모리에 제공하는 어드레스 정보에 대응하여, 상기 메모리에 서브필드별 온/오프 정보를 제공하여 상기 메모리가 이를 저장하도록 하는 제어부를 구비하며,
    상기 제어부 각각은
    패널의 주사선들에 대응한 라인정보를 제공하기 위한 제 3제어부와,
    상기 제 3제어부로부터 선택된 라인의 세로측 위치정보를 제공하기 위한 제 2제어부와,
    상기 패널에 포함된 화소들의 한 프레임에 포함된 상기 서브필드별 온/오프 정보가 포함된 데이터를 공급받는 제 1제어부를 구비하며,
    상기 제 1제어부의 출력 채널수 m은 "2m(m은 지수) ≥ 상기 패널에서 표현하고자 하는 계조에 따른 상기 데이터의 비트”를 만족하는 최소값으로 정해지는 것을 특징으로 하는 저장장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 2제어부의 출력수 n은 "2n = ((드라이브 집적회로의 채널 수 ÷ (셀 비트수 × 3)) × 메모리에 접속된 드라이브 집적회로의 수) 이상의 최소값"로 결정되며, 셀 비트수는 메모리의 셀에서 서브화소별로 할당되는 비트수를 의미하는 것을 특징으로 하는 저장장치.
  4. 제 1항에 있어서,
    상기 제 3제어부의 출력수 n은 "2n = 패널의 주사선 이상의 최소값"으로 정해지는 것을 특징으로 하는 저장장치.
  5. 제 1항에 있어서,
    상기 메모리의 셀에는 4개 이상의 화소에 대응하는 서브필드별 온/오프 정보가 저장되는 것을 특징으로 하는 저장장치.
  6. 제 1항에 있어서,
    상기 제어부 각각에 포함되며 제어신호에 대응하여 선택적으로 상기 제 1제어부 내지 제 3제어부를 상기 메모리에 접속시키기 위한 멀티플렉서를 더 구비하는 것을 특징으로 하는 저장장치.
  7. 제 1항에 있어서,
    상기 메모리는 상기 제 2제어부 및 제 3제어부의 제어에 대응하여 메모리 셀을 선택하고, 선택된 메모리 셀로 상기 서브필드별 온/오프를 순차적으로 저장하는 것을 특징으로 하는 저장장치.
  8. 패널의 주사선들에 대응하는 제 2위치정보와, 상기 제 2위치정보에 의하여 선택된 라인의 세로측 위치정보인 제 1위치정보를 제공하여 메모리 셀을 선택하는 제 1단계; 및
    상기 제 1단계에서 선택된 메모리 셀로 화소들의 서브필드별 온/오프 정보를 저장하는 단계를 포함하되;
    상기 메모리 셀에는 4개 이상의 화소에 대응하는 서브필드별 온/오프 정보가 저장되며,
    상기 서브필드별 온/오프 정보는, "2m(m은 지수) ≥ 상기 패널에서 표현하고자 하는 계조에 따른 데이터의 비트”를 만족하는 최소값으로 정해지는 m개의 출력 채널을 통하여 상기 메모리 셀로 전달되고,
    상기 데이터는 대응하는 서브필드별 온/오프 정보를 포함하는 것을 특징으로 하는 저장장치의 제어방법.
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