JP2000258892A - マスクパターン設計方法 - Google Patents
マスクパターン設計方法Info
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Abstract
変動を無くすこと及び、ゲート部の制御性を向上させる
こと。 【解決手段】 微細ゲート部と連結配線が近接する領域
では、連結配線を予め設定した基準値以上に遠ざける
(ステップ106〜108)ことにより、アラインメン
ト誤差による連結配線部の寸法変動を無くすことができ
る。又、ゲート部を挟む開口の幅に応じて第1のOPC
で補正を加え、更に、最も外側の開口の幅を内側の開口
の幅に揃えるように第2のOPCで補正を加える(ステ
ップ114)ことにより、ゲート部の制御性を向上させ
ることができる。
Description
製造工程のひとつであるフォトリソグラフィ工程に使用
されるフォトマスクの設計に係り、特にロジックデバイ
スのゲート電極の形成に使用されるマスクパターンの設
計方法に関する。
路を構成する素子や配線などの高集積化、また微細化が
進められている。例えば、EWS(Engineering Work St
ation)やPC(Personal Computer)のCPUとして用い
られるRISCプロセッサの製造において、2002年
にはトランジスタのゲート電極の寸法として110nm
が求められている。
のパターン例を図19に示す。ここで、ゲート配線11
のゲート長を与えるのは素子領域12上に載った微細ゲ
ート部16である。連結配線部17はこのゲート部16
とコンタクトパッド部18を接続する。ゲート配線11
は、エンドキャップ部19により終端している。
伴い、フォトマスク上のパターンを半導体ウェハ上に転
写するフォトリソグラフィ工程におけるパターン転写精
度の低下が深刻になっている。
に、フォトマスクを通過する光の位相を変えることによ
って、半導体ウェハ上に投影される像のコントラストを
向上させる位相シフトマスク露光法がある。
フトマスクは、遮光領域を挟んで隣接する開口領域を通
過する露光光に180度の位相差を与えるように、一方
の開口に位相シフタを設けたものである。
た線幅110nmのゲート部16をフォトリソグラフィ
技術で達成するために必須のものである。
の形成にレベンソン位相シフトマスクを用いる場合を考
える。このようなゲートパターンを形成する方法とし
て、例えば特開平7−106227に示されるように、
レベンソン位相シフトマスクと通常のフォトマスクを多
重露光する方法がある。
に示すようにゲート部16を挟む開口14を設け、ゲー
ト部16を挟んで交互に位相シフタ部15を設けたレベ
ンソン位相シフトマスクを用いる。
に示すように、連結配線部17とコンタクトパッド部及
びゲート部16を覆う遮光パターン部20を含む遮光パ
ターン13を設けた通常のフォトマスクを用い、これら
第1、第2のフォトマスクを多重露光する。
領域に露光光が照射されない暗部が形成され、従って、
ポジレジストを用いた場合には、図20(d)に示すよ
うに暗部にレジスト21の残ったパターンが形成され
る。ここで、第2の露光に使用したマスクはトリムマス
クと呼ばれる。
パターンデータを設計する方法として、例えば以下の工
程がある。これを図21、図22を用いて説明する。図
21は従来の設計方法の工程を表すフローチャートであ
り、図22は前記工程に対応するフォトマスクの設計を
説明する要部上面図である。但し、ゲート部16はレベ
ンソンマスクにより、連結配線部17、コンタクトパッ
ド部18及びエンドキャップ部19はトリムマスクによ
り形成される。
ず、図22(a)に示すようにゲート配線31と素子領
域32の元の設計パターンを入力する。次に、ステップ
212にて、図22(b)に示すように素子領域12を
拡張して第0領域33とする。ここで、素子領域32を
拡張するのは、微細ゲート部を素子領域32より少し張
り出した設計とするためである。これは、素子領域32
に微細ゲート部より幅の広い連結配線部が載るとトラン
ジスタの性能が劣化するため、マージンをみて少し張り
出させる。
1と第0領域33の重なる領域を算出して、第1領域3
4とする。ここで、最終的に第1領域34の幅を減じた
領域が微細ゲート部になる。ステップ214にて、図2
2(c)に示すように、第1領域34をゲート部31と
直交する方向に予め設定した値Pだけ伸ばして第2領域
35とする。
(d)に示すように、第2領域35が隣接する第2領域
35と重複するものについてはこれを合成し、ステップ
216にて、第2領域35から第1領域34を除いた領
域を演算により求め、図22(e)に示すように第3領
域36とする。
に示すように第3領域36の短辺方向の幅を狭めるよう
に、第3領域36の辺の位置を距離Qだけ移動させる。
これにより、所望サイズの微細ゲート部の設計を行う。
に対して、OPC(Optical Proximity Correction)処理
を施す。OPC処理を施さないと、図19のゲート配線
16のように、様々な間隔でパターンが存在する場合
に、ゲート部の幅が均一に仕上がらないという現象が生
じる。
ンを転写する場合、被加工基板上のレジストを所望サイ
ズ(A/露光倍率)に仕上げるように露光時の露光量を
設定したとすると、サイズBのパターンが所望値(B/
露光倍率)からずれて形成される。従って、ゲート部の
幅を所望値に形成するように、フォトマスクの設計パタ
ーンサイズに開口幅に応じた補正をかける必要がある。
3領域36の幅(開口幅)に対して、レジストの仕上が
り寸法を測定し、補正テーブルを用意し、これにしたが
って補正を行う方法がある。若しくは、シミュレーショ
ンにより第3領域36の幅に応じてレジストの仕上がり
寸法を予測する方法もある。
が、レジストパターンを形成した後の、ゲート電極のR
IE(Reactive Ion Etching)の工程における寸法変換
差を含む補正ができ、より高精度の補正が可能である。
その後、ステップ218を経てステップ219にて、第
3領域36をレベンソンマスクの開口部14の設計パタ
ーンとする。
タパターンの設計を図22(g)に示すようにステップ
220〜224で行う。まず、シフタパターンを開口部
14に交互に配置するためにステップ220〜223の
工程を行う。ここでは、隣接する第3領域36間の距離
を評価し、距離R以下になる第3領域36のグループを
求める。
このグループ毎に、例えば設計上の原点の位置から近い
側から0゜、次に180゜、0゜、180゜と交互にシ
フタ配置を決定する。そして、180゜の領域を第4領
域37とする。その後、ステップ224に示すように、
レベンソンマスク作製時のシフタパターンの描画データ
を設計するために、寸法Sだけ全体に太らせる。
2(h)に示すようにトリムマスクの設計として、第3
領域36を距離Tだけ僅かに縮小し、これとゲート配線
31のパターンの両方を含むパターンデータを作成し、
これをトリムマスクの遮光部の設計パターンとする。第
3領域36を縮小するのは、レベンソンマスクとトリム
マスクの露光時の合わせずれ(アライメント誤差)を考
慮した結果である。
た従来のマスクパターンの設計方法には以下の問題があ
る。図23(a)〜(c)に示すように、開口部と連結
配線の間隔が狭い場合には、多重露光時のアライメント
誤差により連結配線の幅が細る、若しくは太る場合があ
る。図23(a)にレベンソンマスクの設計パターン
を、図23(b)にトリムマスクの設計パターンを示
す。アライメント誤差がない場合には、図23(c)に
示すような多重露光のイメージになり、図23(d)に
示すように、所望のパターンが形成される。
に、レベンソンマスクに対してトリムマスクの位置が下
方向にずれて露光された場合、図23(f)に示すよう
に、連結配線部(図中円内の部分)の寸法が細る問題が
ある。一般にデバイスの性能に与える影響を考慮して、
寸法の制御性として求められるのは寸法設計値±10%
である。これに対してアライメント誤差ははるかに大き
い。従って、図23のような場合には、アライメント誤
差分の寸法誤差が生じるが、これは寸法の制御性として
許容できる値ではない。
に、ゲート部に対して直交する方向に開口部14と連結
配線の間隔が狭い場合も考えられる。図24(a)はレ
ベンソンマスクの設計パターン、図24(b)はトリム
マスクの設計パターンである。この場合には、図24
(b)中の円内に示すように、トリムマスクに近接した
遮光パターンが生じる。図24(c)に所望のパターン
を示す。
部分が解像限界以下の距離である場合には、近接部分が
繋がった遮光部となってしまう。そこで、多重露光後に
は図6(d)に示すように、コンタクトパッド部の寸法
がレベンソンマスクの開口部の境界で決定されることに
なる。
寸法より大きく形成されることが考えられ、また両マス
クの露光間におけるアライメント誤差により寸法が変動
する。
部の寸法を均一にしている。しかしながら、図25に示
したゲート部A、Eのように、開口部14を挟んで隣に
大面積の遮光領域13が存在する場合には、開口幅の補
正が十分でない。
パターンを被加工基板上に転写した時の投影像を示す。
ゲート部B、C、Dは投影像のプロファイルがほとんど
同じであり、解像線幅44がほぼ等しくなる。しかしな
がら、外側のゲート部A、Eについては内側のゲート部
B、C、Dと異なる(狭くなる)ことがわかる。
環境によって、転写後の寸法が異なってくる。しかしな
がら、従来方法では、開口幅の補正を更に外側の環境を
考えて補正していなかった。また、シミュレーションに
より周辺の環境まで考慮して補正をかける方法もある
が、上述のように精度に乏しく、更に計算時間が膨大で
あるという問題がある。
るためになされたもので、その目的は、容易にアライン
メント誤差による連結配線部の寸法変動を無くすことが
でき、又、容易にゲート部の制御性を向上させることが
できるマスクパターンの設計方法及びこの設計方法によ
り設計したマスクパターンを用いて製造した半導体装置
を提供することである。
に、請求項1の発明の特徴は、素子領域と配線のパター
ンデータを用いて論理演算を行うことにより複数のパタ
ーンデータを発生させることによりマスクパターンを設
計するマスクパターン設計方法において、前記素子領域
に予め設定した距離以下に近接する配線の一部又は全部
を前記設定距離以上になるように遠ざける処理を含むこ
とにある。
ゲート部と連結配線が近接する領域では連結配線を予め
設定した距離以上に遠ざけるため、露光時、前記連結配
線部の寸法が細るという問題を回避でき、所望のパター
ンを得ることができる。
理を施した配線の一部又は全部に前記設定距離以下に近
接するデバイスの構成要素があるかどうかを検出し、検
出された場合は遠ざける処理を施した前記配線の一部又
は全部から該当のデバイスの構成要素を前記設定距離以
上遠ざける処理を行い、その後、前記遠ざける処理を施
したデバイスの構成要素に前記設定距離以下に近接する
デバイスの他の構成要素があるかどうかを検出し、検出
された場合は該当のデバイスの構成要素を先に遠ざけた
デバイスの構成要素から前記設定距離以上遠ざける処理
を行うことを、前記設定距離以下に他のデバイスの構成
要素が検出されなくなるまで、繰り返し行う処理を含む
ことにある。
配線の一部又は全部が前記設定距離以下近づいている場
合にこれを遠ざける処理を、前記素子領域いずれかの領
域に近接する線分を求め、該線分上に位置する図形の角
のポイントを含み該近接する線分から予め設定した距離
以下に位置する図形の角のポイントを抽出し、これを近
接する方向に平行に移動させるアルゴリズムにより行う
ことにある。
のパターンデータを用いて論理演算を行うことにより複
数のパターンデータを発生させることによりマスクパタ
ーンを設計するマスクパターン設計方法において、予め
設定した距離以下に素子領域と配線の一部又は全部が近
づいている場合には、該配線の少なくとも一部に対に近
接している開口を拡張するか、該配線に近接して新たな
開口を設けるパターンデータを発生させる処理を含むこ
とにある。
下に素子領域と配線の一部又は全部が近づいている場合
には、該配線の少なくとも一部に近接している開口を拡
張するか、該配線に近接して新たな開口をレベンソンマ
スクとして形成するパターンデータを発生させる処理を
含むことにある。
のパターンデータを用いて論理演算を行うことによりレ
ベンソンマスクとして複数のパターンデータを発生し、
その際、前記レベンソンマスクの連続して位置する複数
の開口部に対して、各開口部の幅に応じて補正を加えて
マスクパターンを設計するマスクパターン設計方法にお
いて、前記開口部の最も外側の開口部に対して、露光後
の配線のパターン形状が意図した形状と同一となるよう
に、その幅に応じて前記補正とは別の補正を加えること
にある。
側の開口部の幅を、隣接する内側の開口部の幅に例えば
合わせるようにOPCを用いて前記別の補正を加えるこ
とにより、前記全ての開口部の幅を揃えることができ、
これにより例えばゲート部の寸法制御性が向上する。
のパターンデータを用いて論理演算を行うことによりレ
ベンソンマスクとして複数のパターンデータを発生し、
前記レベンソンマスクの連続して位置する複数の開口部
を有するようにマスクパターンを設計するマスクパター
ン設計方法において、前記レベンソンマスク上の連続し
て位置する前記複数の開口部の中の最も外側の開口部の
幅を、この開口部に隣接するひとつ内側の開口部の幅と
同一にし、更に、前記複数の開口部の中の全ての開口部
に対して、露光後の配線のパターン形状が意図した形状
と同一となるように各開口部の幅に応じた補正を加える
ことにある。
設計方法の実施の形態を図面に基づいて説明する。但
し、以降説明する各パターン等の寸法値は被加工基板上
の寸法値を示しており、フォトマスク上ではその4倍の
値である。
工程を説明するフローチャートである。このフローチャ
ートでは、レベンソンマスクとトリムマスクの設計方法
を説明している。図2は上記設計方法を説明するフォト
マスクの要部上面図である。
配線と素子領域の元の設計パターンを入力した。ここ
で、ゲート配線の元の設計寸法は240nmであり、以
下の工程で、被加工基板上で所望値110nmのゲート
部寸法を得るようフォトマスクの設計を行った。
0領域とし、次に、ステップ103にて、ゲー卜配線と
第0領域の重なる領域を算出し、第1領域とした。ここ
で、最終的に第1領域の幅を減じた領域が微細ゲート部
になる。
と直交する方向に予め設定した値Pだけ伸ばして第2領
域とした。ここで、Pは150nmとした。次に、ステ
ップ105に示すように、第2領域が隣接する第2領域
と重複するものについてはこれを合成した。
ート部と距離AL以下に近接する連結配線を抽出し、こ
れをゲート部から遠ざけるよう設計を変更する処理を行
った。ここで、距離ALは予め設定された基準値であ
る。
AL以下で第2領域と近接する連結配線部を抽出し、こ
れを含むポイントを移動させるポイントとして設定す
る。
ち、図2(a)に示すように第2領域35とゲート配線
31の設計パターンとの近接距離(第1領域の長辺方
向)を評価して、その時、距離AL以下に近接するゲー
ト配線の図形の辺(線分)41を抽出した。図2(b)
はゲート配線31の設計パターンの図形を示している。
この図2(b)に示すように、上記近接する辺を含む図
形のコーナーのポイントの内、第1領域の長辺方向の距
離がBL以下となるポイント42を抽出した。ステップ
108にて、図2(c)に示すように上記辺の近接距離
が距離ALとなるようにポイント42を移動させた。こ
れには、ステップ106の処理時点での近接距離と距離
ALとの差を算出しておき、差の距離BLを移動させれ
ばよい。尚、エンドキャップ部19については、その
幅、長さの変動がデバイスの性能にほとんど影響しない
ため、処理の対象から除外している。
領域から第1領域を除いた領域を演算により求め、第3
領域とした。
3領域の短辺方向の幅を狭めるように、第3領域の辺の
位置を距離Qだけ移動させる。これにより、所望サイズ
110nmの微細ゲート部の設計とした。ここで、距離
Qは元のゲート配線の寸法240nmからゲート部の寸
法110nmを引いた差である130nmの半分65n
mである。
(開口幅)に対して、1度目のOPC(Optical Proximi
ty Correction)処理を施して開口幅の補正を行う。
幅(開口幅)に対して、ゲート配線のRIE後の仕上が
り寸法を測定し、図17の表図に示した補正テーブルを
用意した。ゲート配線の形成工程については後述する。
片側の辺に対して与える補正値である。例えば、開口幅
450nmの開口では開口幅を片側で30nmに補正す
る。即ち、450nmから30nm×2を太らせて51
0nmとする。
マスク作製におけるシフタパターンの設計をステップ1
12〜116で行う。
し、距離R以下になる第3領域のグループを求めた。こ
こで、距離Rは400nmとした。
領域のグループにおいて、開口部の両側の遮光部の寸法
を評価し、グループの中で最も外側にある開口部を抽出
した。そして、上記開口について2度目の補正を施し
た。
nm)からステップ110の工程を経て280nmに、
更にステップ111の補正を経て300nmになってい
る。更に図18の表図に示す補正値を与え、結果的に内
部の開口幅が510nmの場合には、最も外側の開口幅
を片側で10nm細らせて結果的に280nmとした。
も外側の開口幅が300nmの時の値であり、図17の
表図と同じく実験結果より求めたものである。外側の開
口幅を変化させると、補正値も変更する必要がある。
フタパターンをグループ内の開口に対して交互に配置し
た。例えば設計上の原点の位置から近い側から偶数番目
をシフタとし、第4領域とした。
ベンソンマスクの開口部の設計パターンとした。
ンソンマスク作製時のシフタパターンの描画データを設
計するために、第4領域を寸法Sだけ全体に太らせた。
ここでは、前記Sを所望のゲート部の寸法110nmの
約半分の50nmとした。
に、トリムマスクの設計として、第3領域を距離Tだけ
僅かに縮小し、これとゲート配線31のパターンの両方
を含むパターンデータを作成して、これをトリムマスク
の遮光部の設計パターンとした。ここで、前記Tはアラ
イメント誤差を考慮し、30nmとした。以上のよう
に、レベンソンマスクとトリムマスクの設計を行った。
ォトマスクを用いた半導体装置の製造方法について図3
を参照して説明する。
工程を示す半導体基板の要部断面図である。図3(a)
に示すように、Siウェハ(半導体シリコン基板)22
上に厚さ3nmのゲート酸化膜23を形成し、更にその
上に厚さ160nmのポリシリコン膜24を積層して形
成した。
スト21を厚さ240nmに調整して基板全面に塗布
し、塗布後、ベーク(Bake)を90℃、120secの
条件で行った。
計したレベンソン位相シフトマスク27を用いて、図3
(c)に示すように、第1の露光を行い、レジストに潜
像を形成した。ここで、潜像とは、露光光を照射される
ことによりマスクの投影像に応じてレジストの化学反応
が引き起こされた領域のことである。
長248nm)を用いて、NA(開口数)を0.5、σ
(コヒーレンシー)を0.3の照明条件とした。
設計したトリムマスク28を用いて、図3(d)に示す
ように第2の露光を行った。露光条件は、露光装置とし
て第1の露光と同じものを使用して、照明条件をNA
0.55、σを外形が0.8で、内径0.53が遮蔽さ
れた2/3の輪帯照明で行った。
光装置より搬出し、露光後ベーク(PEB:Post Expos
ure Bake)を110℃、120secの条件で行った
後、アルカリ現像液を用いて現像し、感光部のレジスト
を溶解させてレジストパターン29を形成した。
パターン29をマスクに弗素を含むガスを用いたRIE
(Reactive Ion Etching)を行い、ポリシリコン膜24と
ゲート酸化膜23のパターンを形成した。
する等の工程を経て、半導体装置を製造した。
イメント誤差は最大60nmである。寸法の制御性とし
て求められるのは、ゲート部の寸法が所望値110nm
に対して±11nm、また、連結配線部は所望値240
nmに対して±24nmである。従って、連結配線部と
ゲート部が近接している場合には、アライメント誤差に
より寸法制御性の要求値以上に連結配線部の寸法が変動
する可能性がある。
〜108の処理により、近接する連結配線部を遠ざける
ように設計パターンを変更し、これによりアライメント
誤差による連結配線部の寸法変動をなくすことができ
る。
加えるOPCを行い、更に、開口を挟んで隣に大面積の
遮光領域が存在する上記グループの最も外側の開口幅に
対して図1のステップ114の処理により第2のOPC
を行うことによって、更なる補正を加えているため、図
4の第2のOPC後のレベンソンマスクの設計パターン
の投影像プロファイルに示されるように、ゲート部A〜
Eまでの幅を揃えることができる。
ことにより、ゲート部の制御性をより向上させることが
可能となった。また、RIE後の寸法値を実験により測
定して補正値を決定しているため、精度を高くすること
ができる。更にシミュレーションを用いる補正に比べ、
はるかに短い時間で容易に設計を完了することができ
る。
ーチャートである。この実施例2は実施例1で説明した
図1の設計工程のステップ108とステップ109の間
に図5に示した工程を挿入して、全体の工程が構成され
ている。ところで、上記実施例1の図1に示したステッ
プ106〜108においてゲート部と近接するゲート配
線のパターン設計を変更し、近接図形を移動させた。
よっては、設計変更により不都合を生じる場合がある。
例えば、連結配線やコンタクトパッド部の移動先に極め
て近接した位置に他のレイヤのパターン、例えば素子領
域やコンタクトがある場合には、ショート等の問題が生
じることが懸念される。また、コンタクトパッド部を移
動させるとコンタクトとの位置ずれが生じたり、コンタ
クト抵抗が増加することが懸念される。このようなこと
を回避するために、本例では図5に示した設計工程を加
えている。
プ108にて移動したポイントに近接するゲート以外の
レイヤの図形を抽出する。この時、近接距離はおよそA
L以上に設定すればよい。次にステップ502にて、前
記抽出した図形と前記ポイントとの隣接距離がAL以上
かどうかを調べて、ステップ503にて、他のレイヤの
図形と整合性がとれているかを判断する。他のレイヤの
図形が近接距離内に存在しない場合には、他のレイヤと
の整合性がとれていると判断して、ステップ505に進
む。
テップ504にて、前記ポイントとの隣接距離がAL以
下の図形も距離BL移動させる。この状態は図6(a)
〜(d)に示されている。
る。図6(b)に示すように、元々の設計データにおい
て素子領域43がゲート配線31と近接している場合
に、近接するポイント42を抽出し、図6(c)に示す
ようにポイント42を移動させる。この時、移動させた
図形のポイント42と近接する素子領域43についても
抽出して、これを図6(d)に示すように移動する工程
が加えられている。
距離内に他のレイヤの図形がないかを更に調べ、存在す
る場合には該当の図形を移動させる。このような図形の
移動処理を繰り返し、最終的に、移動した図形の近接距
離以内に他のレイヤの図形がないと確認され、ステップ
503で他のレイヤの図形と整合性がとれたと判断され
るまで行う。
トを含む連結配線に接続されるコンタクトパッドとコン
タクトの位置関係を確認する。その結果、図7(a)に
示すように、移動したポイント42がコンタクトパッド
部のポイントを含む場合、ステップ506にて、コンタ
クトパッド部とコンタクト30との位置の整合性がとれ
ているかどうかを判断する。整合性がとれている場合は
図1のステップ109へ進み、図7(b)に示すように
整合性がとれていない場合は、ステップ507にて、図
7(c)に示すようにコンタクト30を距離BL移動さ
せる。
する連結配線部を遠ざけるように設計パターンを変更
し、これにより、アライメント誤差による連結配線部の
寸法変動をなくすことができる。
ッド部18を移動するように設計変更を行った際に、こ
れと接続されるコンタクト30のパターンを同様に移動
させることにより、コンタクトパッド部とコンタクト3
0の位置ずれにより生じるコンタクト抵抗の増加による
デバイス性能の劣化を防止することができる。
部が移動したために、これらが素子領域等に近接して、
ショートなどのデバイス性能の劣化が懸念されるが、こ
れに対して、移動した配線図形の周辺にあるゲート以外
のレイヤの図形を抽出し、これを同様に移動させること
を繰り返して行って、異常接近した素子領域等を無くす
ことができ、前記配線図形の移動によるデバイス性能の
劣化を防止することができる。
記した実施例1、2によれば、連結配線部及びコンタク
トパッド部の位置を移動させることにより、アライメン
ト誤差による連結配線部の寸法変動を防止し、又、前記
移動によるデバイス性能の劣化を防止している。
域の設計パターンの辺の位置を移動させ、延いては本例
の図8のようにレベンソンマスクの開口部の設計パター
ンの辺の位置を変更してもよい。図8(a)は、変更前
の開口部14とシフタ開口部15の辺の位置を示してお
り、図8(b)に変更後の開口部14とシフタ開口部1
5の辺の位置を示している。この場合には、ゲート部の
長さが短くなるため、これに合わせて素子領域の設計パ
ターンの辺の位置も移動させることが望ましい。
ざけるように設計パターンを変更することにより、実施
例1、2と同様に、アライメント誤差による連結配線部
の寸法変動をなくすことができる。
である。上記実施例1では、開口部のグループの最も外
側の開口幅を図1に示したステップ114の第2のOP
C工程を行うことによって補正したが、本例のように前
記第2のOPC工程を図9のフローチャートに示すよう
な工程で行っても良い。
(a)に示す第3領域36のパターンに対してグループ
の最も外側(A、B)の第3領域36の幅を、図10
(b)に示すようにゲート部を挟んで隣に位置(C、
D)する第3領域36の幅と同じに補正する。
示すように最も外側の第3領域36の幅を更に実験的に
求めた距離Uだけ外側に広げて補正する。但し、本例で
は距離Uは50nmとした。
位置する開口A、B間のゲート部を開口C、D間等の内
側のゲート部の寸法と揃えるように、実験的に求めた距
離U広げて補正することにより、実施例1と同様に、ゲ
ート部の寸法を揃えることができるばかりではなく、ゲ
ート部の制御性をより向上させることができる。
ートである。本例はレベンソンマスクとトリムマスクの
設計方法の別の例を示したものであり、図11はその設
計方法の工程を示したものである。図13は前記設計方
法を説明するフォトマスクの要部上面図であり、図14
は設計後のフォトマスクの要部断面図である。
1に示したステップ106〜108にて、ゲート部と近
接するゲート配線のパターン設計を変更して、近接図形
を移動させが、本例では、近接する連結配線部をレベン
ソンマスクで形成するようにパターン設計するものであ
る。これに伴い、図1のステップ107、108を図1
1に示す設計工程に変更する。
で第2領域35と近接するゲート配線31の線分を抽出
した。その後、本例のステップ131にて、図13
(a)に示すようにその線分から距離DLにある上記近
接するゲート配線31を構成する図形を抽出し、同図
(a)の円で示した部分を第6領域39とした。ここ
で、距離DLの位置に跨がってゲート配線を構成するあ
る図形が存在する場合には、その図形を距離DLの位置
で分割した。但し、DLは600nmとした。
図形を寸法Pだけ全体に拡張した。ここで、寸法Pは実
施例1と同様に150nmとした。この状況を図13
(b)の矢印で示す。その後、ステップ133にて、図
13(c)に示すように、上記図形からゲート配線を除
いた領域を演算により求め、第7領域40とした。
テップ111においてゲート部の寸法にOPC処理を加
えたと同様に、ゲート部に対してもOPC処理を加え
る。実施例1のステップ111では図17の表図に示す
補正値にしたがって補正を加えたが、ここでは、新たな
補正テーブルを用意し、これにしたがって補正を行っ
た。
プ115間に、図12に示すステップを挿入した。すな
わち、第3領域と上記の設計工程により新たに生成した
第7領域を合成し、新たな第3領域とした。その後、図
1に示す諸々の工程を経た後、第3領域を第1のフォト
マスクの開口部の設計データとした。
マスクは図14のようになる。ここで、図14(a)は
レベンソンマスクの、図14(b)はトリムマスクの、
図14(c)はこれらマスクを多重露光して得られる露
光イメージの要部上面図である。図14(c)は露光後
に得られるゲート部を示した上面図である。図14
(a)に示すとおり、レベンソンマスクの開口部が微細
ゲート部のみならず、連結配線部に伸びていることがわ
かる。
レベンソンマスクで形成するように設計パターンを変更
して、アライメント誤差による連結配線部の寸法変動を
なくすことができる。アライメント誤差によりレベンソ
ンマスクとトリムマスクの連結部分で配線の位置ずれが
生じるが、これは性能上問題にならないので、無視して
良い。
いてSRAM等のメモリが設計パターンに存在する場
合、メモリ部分に関してはあるセルパターンが数メガ個
といった繰り返しで設計される。このように同一セルパ
ターンの繰り返しパターン部分については別の条件(例
えば、距離P、R等)を用いてパターンの設計変更を行
ってもよいし、実施例1〜実施例5の設計工程によら
ず、手動でセルパターンを変更するといった操作を行っ
てもよい。
領域と近接する辺を含み、第2領域から離れる方向に存
在する図形全てを、第2領域と上記辺の近接距離がAL
になるだけ、移動させることにより、図2(e)に示す
ようにパターンを変更してもよい。この時、当然ながら
図2(d)に示す図形に接続されない他の図形は処理し
ないことになる。
したパターン設計方法では、微細ゲート部を所望値に形
成するために、OPCを施すことにしている。連結配線
部はトリムマスクを用いて形成されるが、連結配線部の
寸法制御性を向上させるために、トリムマスクのパター
ン、上述の設計方法ではゲート配線の領域に対してOP
Cをかける工程を加えてもよい。これにより、連結配線
部の寸法制御性をも向上させることができる。
例1のステップ116とステップ117の間に挿入して
もよい。第3領域からレベンソンマスクの開口部の設計
パターン及びトリムマスクのゲート部を覆う領域のパタ
ーンを作成する。ステップ151にて、隣接する第3領
域のグループの各々の最も外側の第3領域の間の距離を
算出する。
うに、レベンソンマスクの開口部のグループ間の距離4
5がV以下に近接している場合には、次の問題が生じる
可能性がある。
マスク上の寸法はその4倍の400nmである。フォト
マスク上400nm以下のような微細なパターンを作製
する場合、フォトマスク作製に使用するEB(Electron
Beam)描画装置の性能によってはパターンが解像されな
い場合がある。
ーンをフォトマスク上の設計データとして存在させるべ
きではない。
で隣接するグループの最も外側の第3領域を抽出し、ス
テップ153にて、隣接するグループの最も外側の第3
領域を第1領域から直交する方向で外側にV/2伸ば
し、上記第3領域を合成する。その結果は図16(b)
に示され、グループの最も外側の第3領域を外側に、即
ち、ゲート部と直交する方向に広げて両グループの外側
の第3領域を合成する。これにより、レベンソンマスク
の開ロパターン及びトリムマスクの遮光パターンの近接
するグループを拡張して合成させることになり、描画装
置の解像限界以下のパターンがフォトマスク上に存在し
なくなる。
て、第1のフォトマスクであるレベンソン位相シフトマ
スクのパターンと第2のフォトマスクであるトリムマス
クのパターン設計方法について述べた。ところで、第1
のフォトマスクのパターンと第2のフォトマスクのパタ
ーンを1枚のフォトマスク内の異なる領域に配置しても
よい。
により、多重露光時のアライメント誤差を低減すること
ができる。
て、本発明の主旨を逸脱しない限り、含まれる工程の順
序を入れ替えても、同様の効果を得ることができる。
れば、アラインメント誤差による連結配線部の寸法変動
を無くすことができ、又、ゲート部の制御性を向上させ
ることができる。
の工程を説明するフローチャートである。
要部上面図である。
る半導体基板の要部断面図である。
ァイルを示す図である。
要部を説明するフローチャートである。
要部上面図である。
他の要部上面図である。
説明する上面図である。
説明するフローチャートである。
る図である。
を説明するフローチャートである。
る。
明する要部上面図である。
る要部上面図である。
説明するフローチャートである。
説明する要部上面図である。
第1の寸法補正値を示す表図である。
第2の寸法補正値を示す表図である。
ターン例を示す要部上面図である。
露光用のフォトマスクを説明する要部上面図である。
を説明するフローチャートである。
る製造工程を説明する要部上面図である。
題点を説明する図である。
題点を説明する図である。
ーンを示した図である。
を示した投影図である。
Claims (7)
- 【請求項1】 素子領域と配線のパターンデータを用い
て論理演算を行うことにより複数のパターンデータを発
生させることによりマスクパターンを設計するマスクパ
ターン設計方法において、 前記素子領域に予め設定した距離以下に近接する配線の
一部又は全部を前記設定距離以上になるように遠ざける
処理を含むことを特徴とするマスクパターン設計方法。 - 【請求項2】 前記遠ざける処理を施した配線の一部又
は全部に前記設定距離以下に近接するデバイスの構成要
素があるかどうかを検出し、 検出された場合は遠ざける処理を施した前記配線の一部
又は全部から該当のデバイスの構成要素を前記設定距離
以上遠ざける処理を行い、 その後、前記遠ざける処理を施したデバイスの構成要素
に前記設定距離以下に近接するデバイスの他の構成要素
があるかどうかを検出し、検出された場合は該当のデバ
イスの構成要素を先に遠ざけたデバイスの構成要素から
前記設定距離以上遠ざける処理を行うことを、前記設定
距離以下に他のデバイスの構成要素が検出されなくなる
まで、繰り返し行う処理を含むことを特徴とする請求項
1記載のマスクパターン設計方法。 - 【請求項3】 前記素子領域に配線の一部又は全部が前
記設定距離以下近づいている場合にこれを遠ざける処理
を、 前記素子領域いずれかの領域に近接する線分を求め、 該線分上に位置する図形の角のポイントを含み該近接す
る線分から予め設定した距離以下に位置する図形の角の
ポイントを抽出し、 これを近接する方向に平行に移動させるアルゴリズムに
より行うことを特徴とする請求項1又は2記載のマスク
パターン設計方法。 - 【請求項4】 素子領域と配線のパターンデータを用い
て論理演算を行うことにより複数のパターンデータを発
生させることによりマスクパターンを設計するマスクパ
ターン設計方法において、 予め設定した距離以下に素子領域と配線の一部又は全部
が近づいている場合には、該配線の少なくとも一部に対
に近接している開口を拡張するか、該配線に近接して新
たな開口を設けるパターンデータを発生させる処理を含
むことを特徴とするマスクパターン設計方法。 - 【請求項5】 前記設定距離以下に素子領域と配線の一
部又は全部が近づいている場合には、該配線の少なくと
も一部に近接している開口を拡張するか、該配線に近接
して新たな開口をレベンソンマスクとして形成するパタ
ーンデータを発生させる処理を含むことを特徴とする請
求項4記載のマスクパターン設計方法。 - 【請求項6】 素子領域と配線のパターンデータを用い
て論理演算を行うことによりレベンソンマスクとして複
数のパターンデータを発生し、その際、前記レベンソン
マスクの連続して位置する複数の開口部に対して、各開
口部の幅に応じて補正を加えてマスクパターンを設計す
るマスクパターン設計方法において、 前記開口部の最も外側の開口部に対して、露光後の配線
のパターン形状が意図した形状と同一となるように、そ
の幅に応じて前記補正とは別の補正を加えることを特徴
とするマスクパターン設計方法。 - 【請求項7】 素子領域と配線のパターンデータを用い
て論理演算を行うことによりレベンソンマスクとして複
数のパターンデータを発生し、前記レベンソンマスクの
連続して位置する複数の開口部を有するようにマスクパ
ターンを設計するマスクパターン設計方法において、 前記レベンソンマスク上の連続して位置する前記複数の
開口部の中の最も外側の開口部の幅を、この開口部に隣
接するひとつ内側の開口部の幅と同一にし、 更に、前記複数の開口部の中の全ての開口部に対して、
露光後の配線のパターン形状が意図した形状と同一とな
るように各開口部の幅に応じた補正を加えることを特徴
とするマスクパターン設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP06563999A JP4115615B2 (ja) | 1999-03-11 | 1999-03-11 | マスクパターン設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06563999A JP4115615B2 (ja) | 1999-03-11 | 1999-03-11 | マスクパターン設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000258892A true JP2000258892A (ja) | 2000-09-22 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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JP (1) | JP4115615B2 (ja) |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060221 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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