JP2000253565A - 漏電検知装置 - Google Patents
漏電検知装置Info
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Abstract
(57)【要約】
【課題】 簡単な構成の漏電検知装置を提供する。
【解決手段】 電源に接続された第１電極、制御電極、
および第２電極を有する第１半導体素子および第２半導
体素子と、第１電極、制御電極、およびアースと接続さ
れた第２電極を有する第３半導体素子および第４半導体
素子と、第１半導体素子の第２電極と第３半導体素子の
第１電極間に負荷を接続し、第２半導体素子の第２電極
とアース間に接続された第１抵抗と、第４半導体素子の
第１電極と電源間に接続された第２抵抗と、第１および
第２半導体素子の第２電極間の電圧差を出力する第１差
電圧検出手段と、第３および第４半導体素子の第１電極
間の電圧差を出力する第２差電圧検出手段と、第１およ
び第２差電圧検出手段より出力される電圧の差より漏電
を判定する判定手段と、を備える。
および第２電極を有する第１半導体素子および第２半導
体素子と、第１電極、制御電極、およびアースと接続さ
れた第２電極を有する第３半導体素子および第４半導体
素子と、第１半導体素子の第２電極と第３半導体素子の
第１電極間に負荷を接続し、第２半導体素子の第２電極
とアース間に接続された第１抵抗と、第４半導体素子の
第１電極と電源間に接続された第２抵抗と、第１および
第２半導体素子の第２電極間の電圧差を出力する第１差
電圧検出手段と、第３および第４半導体素子の第１電極
間の電圧差を出力する第２差電圧検出手段と、第１およ
び第２差電圧検出手段より出力される電圧の差より漏電
を判定する判定手段と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は負荷や負荷に電力を
供給する電源線に漏電が発生したとき、該漏電の発生を
検知する漏電検知装置に関する。
供給する電源線に漏電が発生したとき、該漏電の発生を
検知する漏電検知装置に関する。
【０００２】
【従来の技術】例えば、車両等においては多くの電子機
器が装備されており、これらの電子機器にはバッテリよ
りワイヤハーネスを介して電力が供給されている。
器が装備されており、これらの電子機器にはバッテリよ
りワイヤハーネスを介して電力が供給されている。
【０００３】
【発明が解決しようとする課題】これらの電子機器やワ
イヤハーネス等で絶縁が低下し、漏電が発生すると電子
機器を誤動作させると共にバッテリより漏電点を通して
漏電電流が流れ、バッテリの電圧を低下させる。
イヤハーネス等で絶縁が低下し、漏電が発生すると電子
機器を誤動作させると共にバッテリより漏電点を通して
漏電電流が流れ、バッテリの電圧を低下させる。
【０００４】しかし、従来車両等においては簡易な構成
の漏電検知装置が無かったために、電子機器の不動作や
バッテリの電圧低下によって漏電の発生を検知させてい
た。
の漏電検知装置が無かったために、電子機器の不動作や
バッテリの電圧低下によって漏電の発生を検知させてい
た。
【０００５】本発明は簡易な構成で漏電を検知できるよ
うにした漏電検知装置を提供することを課題とする。
うにした漏電検知装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】請求項１の発明において
は、共通の電源に接続された第１の電極、また共通の駆
動回路に接続された制御電極、および第２の電極を有す
る第１の半導体素子および第２の半導体素子と、第１の
電極、共通の駆動回路に接続された制御電極、およびア
ースと接続された第２の電極を有する第３の半導体素子
および第４の半導体素子と、前記第１の半導体素子の前
記第２の電極と前記第３の半導体素子の前記第１の電極
間に負荷を接続し、前記第２の半導体素子の前記第２の
電極とアース間に接続された第１の抵抗と、前記第４の
半導体素子の前記第１の電極と前記電源間に接続された
第２の抵抗と、前記第１および第２の半導体素子の前記
第２の電極間の電圧差を出力する第１の差電圧検出手段
と、前記第３および第４の半導体素子の前記第１の電極
間の電圧差を出力する第２の差電圧検出手段と、前記第
１および第２の差電圧検出手段より出力される電圧の差
を検出し、該電圧の差が所定値以上となったとき漏電が
発生と判定する判定手段と、を備える。
は、共通の電源に接続された第１の電極、また共通の駆
動回路に接続された制御電極、および第２の電極を有す
る第１の半導体素子および第２の半導体素子と、第１の
電極、共通の駆動回路に接続された制御電極、およびア
ースと接続された第２の電極を有する第３の半導体素子
および第４の半導体素子と、前記第１の半導体素子の前
記第２の電極と前記第３の半導体素子の前記第１の電極
間に負荷を接続し、前記第２の半導体素子の前記第２の
電極とアース間に接続された第１の抵抗と、前記第４の
半導体素子の前記第１の電極と前記電源間に接続された
第２の抵抗と、前記第１および第２の半導体素子の前記
第２の電極間の電圧差を出力する第１の差電圧検出手段
と、前記第３および第４の半導体素子の前記第１の電極
間の電圧差を出力する第２の差電圧検出手段と、前記第
１および第２の差電圧検出手段より出力される電圧の差
を検出し、該電圧の差が所定値以上となったとき漏電が
発生と判定する判定手段と、を備える。
【０００７】請求項２の発明においては、前記判定手段
で漏電が発生したと判定されたとき前記駆動回路より出
力させる制御電圧をオフする。
で漏電が発生したと判定されたとき前記駆動回路より出
力させる制御電圧をオフする。
【０００８】請求項３の発明においては、前記負荷に漏
電が発生していない状態において、前記第１および第２
の半導体素子の前記第２の電極の電圧が等しくなるよう
前記第１の抵抗の抵抗値が設定され、また、前記第３お
よび第４の半導体素子の前記第１の電極の電圧が等しく
なるよう前記第２の抵抗の抵抗値が設定される。
電が発生していない状態において、前記第１および第２
の半導体素子の前記第２の電極の電圧が等しくなるよう
前記第１の抵抗の抵抗値が設定され、また、前記第３お
よび第４の半導体素子の前記第１の電極の電圧が等しく
なるよう前記第２の抵抗の抵抗値が設定される。
【０００９】請求項４の発明においては、前記負荷に漏
電が発生していない状態において、前記第１の差電圧検
出手段より出力される電圧が前記第２の差電圧検出手段
より出力される電圧と等しくなるよう前記第１の抵抗お
よび前記第２の抵抗の抵抗値が設定される。
電が発生していない状態において、前記第１の差電圧検
出手段より出力される電圧が前記第２の差電圧検出手段
より出力される電圧と等しくなるよう前記第１の抵抗お
よび前記第２の抵抗の抵抗値が設定される。
【００１０】請求項５の発明においては、前記第１の抵
抗に代えて前記第２の半導体素子の前記第２の電極と前
記アース間に第１の可変分圧回路を接続し、該第１の可
変分圧回路で分圧された電圧を前記第１の差電圧検出手
段に入力させ、また前記第２の抵抗に代えて前記第４の
半導体素子の前記第１の電極と前記電源間に第２の可変
分圧回路を接続し、該第２の可変分圧回路で分圧された
電圧を前記第２の差電圧検出手段に入力する。
抗に代えて前記第２の半導体素子の前記第２の電極と前
記アース間に第１の可変分圧回路を接続し、該第１の可
変分圧回路で分圧された電圧を前記第１の差電圧検出手
段に入力させ、また前記第２の抵抗に代えて前記第４の
半導体素子の前記第１の電極と前記電源間に第２の可変
分圧回路を接続し、該第２の可変分圧回路で分圧された
電圧を前記第２の差電圧検出手段に入力する。
【００１１】請求項６の発明においては、前記第１の抵
抗および前記第２の抵抗が抵抗値を変化できる可変抵抗
とする。
抗および前記第２の抵抗が抵抗値を変化できる可変抵抗
とする。
【００１２】また、請求項７の発明においては、同一電
気的条件のもとにおいて、前記第２の半導体素子が前記
第１の半導体素子より前記第１および第２の電極間に流
れる電流値が小さく、また第４の半導体素子が前記第３
の半導体素子より前記第１および第２の電極間に流れる
電流値が小さいものとする。
気的条件のもとにおいて、前記第２の半導体素子が前記
第１の半導体素子より前記第１および第２の電極間に流
れる電流値が小さく、また第４の半導体素子が前記第３
の半導体素子より前記第１および第２の電極間に流れる
電流値が小さいものとする。
【００１３】
【発明の実施の形態】本発明の実施の形態を図１を参照
して説明する。図１は本発明の第１の実施例の構成図で
ある。
して説明する。図１は本発明の第１の実施例の構成図で
ある。
【００１４】図１において、１，２，３および４はＦＥ
Ｔ、５は負荷、６および８は駆動回路、１２，１３およ
び１４は差動増幅器、１５は判定部、１６はＡＮＤ回路
である。
Ｔ、５は負荷、６および８は駆動回路、１２，１３およ
び１４は差動増幅器、１５は判定部、１６はＡＮＤ回路
である。
【００１５】ＦＥＴ１および２のドレインＤは電源と接
続され、電圧ＶB が印加される。また、ＦＥＴ１のソー
スＳはワイヤハーネスＷ1 を介して負荷５に、ＦＥＴ２
のソースＳは抵抗１０を介してアースに接続される。
続され、電圧ＶB が印加される。また、ＦＥＴ１のソー
スＳはワイヤハーネスＷ1 を介して負荷５に、ＦＥＴ２
のソースＳは抵抗１０を介してアースに接続される。
【００１６】またＦＥＴ３および４のソースＳは共にア
ースに接続され、ＦＥＴ３のドレインＤはワイヤハーネ
スＷ2 を介して負荷５に、ＦＥＴ４のドレインＤは抵抗
１１を介して電源に接続される。
ースに接続され、ＦＥＴ３のドレインＤはワイヤハーネ
スＷ2 を介して負荷５に、ＦＥＴ４のドレインＤは抵抗
１１を介して電源に接続される。
【００１７】またＦＥＴ１および２のゲートＧは抵抗７
を介して駆動回路６に、ＦＥＴ３および４のゲートＧは
抵抗９を介して駆動回路８に接続されている。
を介して駆動回路６に、ＦＥＴ３および４のゲートＧは
抵抗９を介して駆動回路８に接続されている。
【００１８】駆動回路６および８は、それぞれトランジ
スタＱ１とＱ２およびＱ３とＱ４の直列回路で構成さ
れ、図示しないチャージポンプによって電源電圧ＶB よ
り高い電圧ＶP が供給されている。
スタＱ１とＱ２およびＱ３とＱ４の直列回路で構成さ
れ、図示しないチャージポンプによって電源電圧ＶB よ
り高い電圧ＶP が供給されている。
【００１９】ＡＮＤ回路１６より“１”が入力される
と、駆動回路６ではトランジスタＱ１がオンＱ２がオフ
となってＦＥＴ１および２のゲートＧに制御電圧ＶP を
出力し、ＦＥＴ１および２をオンにする。また同様に駆
動回路８からも制御電圧ＶP が出力されＦＥＴ３および
４をオンにし、負荷５に電源よりの電圧ＶB が印加され
て電流が流れる。
と、駆動回路６ではトランジスタＱ１がオンＱ２がオフ
となってＦＥＴ１および２のゲートＧに制御電圧ＶP を
出力し、ＦＥＴ１および２をオンにする。また同様に駆
動回路８からも制御電圧ＶP が出力されＦＥＴ３および
４をオンにし、負荷５に電源よりの電圧ＶB が印加され
て電流が流れる。
【００２０】ＡＮＤ回路１６より“０”が出力される
と、駆動回路６のトランジスタＱ１がオフＱ２がオンと
なりＦＥＴ１および２のゲートＧの電圧は０となり、Ｆ
ＥＴ１および２はオフ状態となる。また同様に駆動回路
８からの制御電圧も０となりＦＥＴ３および４はオフ状
態となる。
と、駆動回路６のトランジスタＱ１がオフＱ２がオンと
なりＦＥＴ１および２のゲートＧの電圧は０となり、Ｆ
ＥＴ１および２はオフ状態となる。また同様に駆動回路
８からの制御電圧も０となりＦＥＴ３および４はオフ状
態となる。
【００２１】いまＦＥＴ３のドレインＤおよびソースＳ
間が短絡され、負荷が直接続アースに接続されている場
合のＦＥＴ１を考える。
間が短絡され、負荷が直接続アースに接続されている場
合のＦＥＴ１を考える。
【００２２】制御回路６よりＶp なる制御電圧が出力さ
れると、ＦＥＴ１のドレインよりソースに電流が流れ
る。
れると、ＦＥＴ１のドレインよりソースに電流が流れ
る。
【００２３】いまＦＥＴ１に流れる電流をＩＤ、ソース
に接続される負荷抵抗をＲとすると、ドレイン・ソース
間電圧ＶDSおよびゲート・ソース間電圧ＶGSは、 ＶDS＝ＶB −ＩＤ・Ｒ …（１） ＶGS＝Ｖp −ＩＤ・Ｒ …（２） となる。
に接続される負荷抵抗をＲとすると、ドレイン・ソース
間電圧ＶDSおよびゲート・ソース間電圧ＶGSは、 ＶDS＝ＶB −ＩＤ・Ｒ …（１） ＶGS＝Ｖp −ＩＤ・Ｒ …（２） となる。
【００２４】図３はＦＥＴのドレイン・ソース間電圧に
対するドレイン電流の特性を示しており、ドレイン電流
ＩＤはゲート・ソース間電圧ＶGSによって左右される。
対するドレイン電流の特性を示しており、ドレイン電流
ＩＤはゲート・ソース間電圧ＶGSによって左右される。
【００２５】したがって、式（１）および（２）および
図３のＦＥＴ特性により、図３の負荷抵抗線に示される
ように、負荷抵抗Ｒが小になるとドレイン電流ＩＤは増
大し、ドレイン・ソース間電圧ＶDSは小となり、逆に負
荷抵抗Ｒが大になるとドレイン電流ＩＤは減少し、ドレ
イン・ソース間電圧ＶDSは大となる。
図３のＦＥＴ特性により、図３の負荷抵抗線に示される
ように、負荷抵抗Ｒが小になるとドレイン電流ＩＤは増
大し、ドレイン・ソース間電圧ＶDSは小となり、逆に負
荷抵抗Ｒが大になるとドレイン電流ＩＤは減少し、ドレ
イン・ソース間電圧ＶDSは大となる。
【００２６】すなわち、ＦＥＴに流れる電流が大になる
とドレイン・ソース間電圧ＶDSは小となり、ＦＥＴに流
れる電流が小となるとドレイン・ソース間電圧ＶDSは大
となる。
とドレイン・ソース間電圧ＶDSは小となり、ＦＥＴに流
れる電流が小となるとドレイン・ソース間電圧ＶDSは大
となる。
【００２７】この関係は、図１に示すように、ＦＥＴ１
および３が負荷５を介して直列に接続されている状態に
おいても両ＦＥＴ１およびＦＥＴ３に対して成立し、ま
たＦＥＴ２およびＦＥＴ４に対しても成立する。
および３が負荷５を介して直列に接続されている状態に
おいても両ＦＥＴ１およびＦＥＴ３に対して成立し、ま
たＦＥＴ２およびＦＥＴ４に対しても成立する。
【００２８】そこで、駆動回路６および８がオン状態と
し、ＦＥＴ１，２，３および４の全てに電流が流れてい
る状態で、ＦＥＴ１とＦＥＴ２のソースＳの電圧が等し
くなるよう、予め抵抗１０の抵抗値を設定する。
し、ＦＥＴ１，２，３および４の全てに電流が流れてい
る状態で、ＦＥＴ１とＦＥＴ２のソースＳの電圧が等し
くなるよう、予め抵抗１０の抵抗値を設定する。
【００２９】また同様に、抵抗１１の抵抗値もＦＥＴ３
とＦＥＴ４のドレインＤの電圧が等しくなるよう予め設
定する。
とＦＥＴ４のドレインＤの電圧が等しくなるよう予め設
定する。
【００３０】このように抵抗１０および抵抗１１の値を
設定すると、差動増幅１２および１３から出力される電
圧は０となり、また差動増幅器１４の出力も０となる。
設定すると、差動増幅１２および１３から出力される電
圧は０となり、また差動増幅器１４の出力も０となる。
【００３１】いま図４ので示すように、ＦＥＴ１と負
荷５とを接続するワイヤハーネスＷ 1 に絶縁低下を生じ
アース間にＩP なる漏電電流が流れた場合を考える。
荷５とを接続するワイヤハーネスＷ 1 に絶縁低下を生じ
アース間にＩP なる漏電電流が流れた場合を考える。
【００３２】このような状態でのＦＥＴ１に流れる電流
をＩ1 、ＦＥＴ３に流れる電流をＩ 2 とすると、 Ｉ1 ＝Ｉ2 ＋ＩP …（１） なる関係が成立し、ＦＥＴ１に流れる電流が増大し、ド
レイン・ソース間電圧Ｖ DSは小となる。
をＩ1 、ＦＥＴ３に流れる電流をＩ 2 とすると、 Ｉ1 ＝Ｉ2 ＋ＩP …（１） なる関係が成立し、ＦＥＴ１に流れる電流が増大し、ド
レイン・ソース間電圧Ｖ DSは小となる。
【００３３】したがってＦＥＴ１のソースＳの電圧は高
くなり差動増幅器１２からは正の電圧が出力され、差動
増幅器１４の出力からも正の電圧が出力される。
くなり差動増幅器１２からは正の電圧が出力され、差動
増幅器１４の出力からも正の電圧が出力される。
【００３４】判定部１５は差動増幅器１４から出力され
る電圧が第１の所定値以上になると警告を発し、更に差
動増幅器１４の出力が第１の所定値以上の第２の所定値
に達すると判定部１５より“０”を出力し、ＡＮＤ回路
１６の出力を“０”にし、駆動回路６および８をオフに
する。
る電圧が第１の所定値以上になると警告を発し、更に差
動増幅器１４の出力が第１の所定値以上の第２の所定値
に達すると判定部１５より“０”を出力し、ＡＮＤ回路
１６の出力を“０”にし、駆動回路６および８をオフに
する。
【００３５】また図４ので示すようにワイヤハーネス
Ｗ2 に絶縁低下が発生し、ワイヤハーネスＷ2 よりアー
スに漏電電流ＩP が流れた場合も、前述した式（１）の
関係となり、駆動回路６および８はオフされる。
Ｗ2 に絶縁低下が発生し、ワイヤハーネスＷ2 よりアー
スに漏電電流ＩP が流れた場合も、前述した式（１）の
関係となり、駆動回路６および８はオフされる。
【００３６】また図４のおよびで示すように、ワイ
ヤハーネスに絶縁低下が発生し、他の電源よりＩQ なる
漏電電流が流れ込んだ場合は、 Ｉ2 ＝Ｉ1 ＋ＩQ …（２） となり、ＦＥＴ３に流れる電流が増大する。
ヤハーネスに絶縁低下が発生し、他の電源よりＩQ なる
漏電電流が流れ込んだ場合は、 Ｉ2 ＝Ｉ1 ＋ＩQ …（２） となり、ＦＥＴ３に流れる電流が増大する。
【００３７】したがって、ＦＥＴ３のドレイン・ソース
間電圧が低下し、差動増幅器１３からは正の電圧が出力
され、したがって差動増幅器１４の出力からは正の電圧
が出力される。
間電圧が低下し、差動増幅器１３からは正の電圧が出力
され、したがって差動増幅器１４の出力からは正の電圧
が出力される。
【００３８】判定部１５は、前述したと同様に、差動増
幅器１４の出力電圧が第１の所定値以上になると警告を
発し、更に第２の所定値以上になると“０”を出力し、
駆動回路６および８をオフさせる。
幅器１４の出力電圧が第１の所定値以上になると警告を
発し、更に第２の所定値以上になると“０”を出力し、
駆動回路６および８をオフさせる。
【００３９】なお実施例では差動増幅器１２および１３
の出力が０になるよう抵抗１０および１１の抵抗値を設
定していたが、差動増幅器１２および１３の出力が等し
くなるよう抵抗１０および１１の抵抗値を設定するよう
にしてもよい。このように差動増幅器１２および１３の
出力電圧が同じである時は差動増幅器１４の出力は０と
なり前述したと同様の結果が得られる。
の出力が０になるよう抵抗１０および１１の抵抗値を設
定していたが、差動増幅器１２および１３の出力が等し
くなるよう抵抗１０および１１の抵抗値を設定するよう
にしてもよい。このように差動増幅器１２および１３の
出力電圧が同じである時は差動増幅器１４の出力は０と
なり前述したと同様の結果が得られる。
【００４０】つぎに、図２を参照して、本発明の第２の
実施例を説明する。図２は本発明の第２の実施例の構成
図である。
実施例を説明する。図２は本発明の第２の実施例の構成
図である。
【００４１】第１の実施例ではＦＥＴ１のソースＳとＦ
ＥＴ３のドレインＤ間に接続される負荷５の負荷抵抗が
変化した場合は、ＦＥＴ２のソースＳに接続されている
抵抗１０およびＦＥＴ４のドレインＤに接続されている
抵抗１１を取替える必要があった。
ＥＴ３のドレインＤ間に接続される負荷５の負荷抵抗が
変化した場合は、ＦＥＴ２のソースＳに接続されている
抵抗１０およびＦＥＴ４のドレインＤに接続されている
抵抗１１を取替える必要があった。
【００４２】第２の実施例では負荷５の負荷抵抗が変化
しても直ちに対処できるようにしたもので、図２に示さ
れるように、図１の抵抗１０および１１に代えて、スラ
イド抵抗１７および１８を接続する。
しても直ちに対処できるようにしたもので、図２に示さ
れるように、図１の抵抗１０および１１に代えて、スラ
イド抵抗１７および１８を接続する。
【００４３】このように抵抗１０および１１をスライド
抵抗１７および１８にすることによって、負荷５の負荷
抵抗が変化してもスライド抵抗１７および１８を変化さ
せ、分圧された電圧を差動増幅器１２および１３に入力
させることにより直に対処することができる。
抵抗１７および１８にすることによって、負荷５の負荷
抵抗が変化してもスライド抵抗１７および１８を変化さ
せ、分圧された電圧を差動増幅器１２および１３に入力
させることにより直に対処することができる。
【００４４】なおスライド抵抗１７および１８に代えて
可変抵抗を接続するようにしてもよい。
可変抵抗を接続するようにしてもよい。
【００４５】なお実施例ではＦＥＴ１，２，３および４
は同じものを使用するものとして説明したが、同じもの
を使用した場合はＦＥＴ２および４にはＦＥＴ１および
３と同じ電流が流れ、電力が消費される。したがって、
この消費を無くするためにはＦＥＴ２および４のチャネ
ル幅をＦＥＴ１および３のチャネル幅より小のものを使
用することによって、同一ゲート電圧が印加されてもド
レインよりソースに流れる電流ＩＤが少なくなり、効率
を上げることができる。
は同じものを使用するものとして説明したが、同じもの
を使用した場合はＦＥＴ２および４にはＦＥＴ１および
３と同じ電流が流れ、電力が消費される。したがって、
この消費を無くするためにはＦＥＴ２および４のチャネ
ル幅をＦＥＴ１および３のチャネル幅より小のものを使
用することによって、同一ゲート電圧が印加されてもド
レインよりソースに流れる電流ＩＤが少なくなり、効率
を上げることができる。
【００４６】
【発明の効果】第１および第２の半導体素子の第１の電
極を電源に、また制御電極を駆動回路に接続し、第１の
半導体素子の第２の電極を負荷の一方の端子に、また第
２の半導体素子の第２の電極に抵抗を接続して接地し、
また第３および第４の半導体素子の第２の電極をアース
に、制御電極を駆動回路に、第３の半導体素子の第１の
電極を負荷の他方端子に接続し、第４の半導体素子の第
１の電極に抵抗を介して電源と接続し、第１および第２
の半導体素子の第２の電極の電圧の差を検出し、また第
３および第４の半導体素子の第１の電極の電圧の差を検
出し、検出された両電圧の差より漏電を検出させるよう
にしたので、簡単な構成で漏電を検知することができ
る。
極を電源に、また制御電極を駆動回路に接続し、第１の
半導体素子の第２の電極を負荷の一方の端子に、また第
２の半導体素子の第２の電極に抵抗を接続して接地し、
また第３および第４の半導体素子の第２の電極をアース
に、制御電極を駆動回路に、第３の半導体素子の第１の
電極を負荷の他方端子に接続し、第４の半導体素子の第
１の電極に抵抗を介して電源と接続し、第１および第２
の半導体素子の第２の電極の電圧の差を検出し、また第
３および第４の半導体素子の第１の電極の電圧の差を検
出し、検出された両電圧の差より漏電を検出させるよう
にしたので、簡単な構成で漏電を検知することができ
る。
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第２の実施例の構成図である。
【図３】ＦＥＴの特性説明図である。
【図４】漏電発生時の動作を説明するための図である。
１，２，３，４ ＦＥＴ ５ 負荷 ６，８ 駆動回路 ７，９，１０，１１ 抵抗 １２，１３，１４ 差動増幅器 １５ 判定部 １６ ＡＮＤ回路 １７，１８ スライド抵抗
Claims (7)
- 【請求項１】 共通の電源に接続された第１の電極、ま
た共通の駆動回路に接続された制御電極、および第２の
電極を有する第１の半導体素子および第２の半導体素子
と、 第１の電極、共通の駆動回路に接続された制御電極、お
よびアースと接続された第２の電極を有する第３の半導
体素子および第４の半導体素子と、 前記第１の半導体素子の前記第２の電極と前記第３の半
導体素子の前記第１の電極間に負荷を接続し、 前記第２の半導体素子の前記第２の電極とアース間に接
続された第１の抵抗と、 前記第４の半導体素子の前記第１の電極と前記電源間に
接続された第２の抵抗と、 前記第１および第２の半導体素子の前記第２の電極間の
電圧差を出力する第１の差電圧検出手段と、 前記第３および第４の半導体素子の前記第１の電極間の
電圧差を出力する第２の差電圧検出手段と、 前記第１および第２の差電圧検出手段より出力される電
圧の差を検出し、該電圧の差が所定値以上となったとき
漏電が発生と判定する判定手段と、を備えたことを特徴
とする漏電検知装置。 - 【請求項２】 前記判定手段で漏電が発生したと判定さ
れたとき前記駆動回路より出力させる制御電圧をオフす
るようにしたことを特徴とする請求項１記載の漏電検知
装置。 - 【請求項３】 前記負荷に漏電が発生していない状態に
おいて、前記第１および第２の半導体素子の前記第２の
電極の電圧が等しくなるよう前記第１の抵抗の抵抗値が
設定され、また、前記第３および第４の半導体素子の前
記第１の電極の電圧が等しくなるよう前記第２の抵抗の
抵抗値が設定されていることを特徴とする請求項１また
は２記載の漏電検知装置。 - 【請求項４】 前記負荷に漏電が発生していない状態に
おいて、前記第１の差電圧検出手段より出力される電圧
が前記第２の差電圧検出手段より出力される電圧と等し
くなるよう前記第１の抵抗および前記第２の抵抗の抵抗
値が設定されていることを特徴とする請求項１または２
記載の漏電検知装置。 - 【請求項５】 前記第１の抵抗に代えて前記第２の半導
体素子の前記第２の電極と前記アース間に第１の可変分
圧回路を接続し、該第１の可変分圧回路で分圧された電
圧を前記第１の差電圧検出手段に入力させ、また前記第
２の抵抗に代えて前記第４の半導体素子の前記第１の電
極と前記電源間に第２の可変分圧回路を接続し、該第３
の可変分圧回路で分圧された電圧を前記第２の差電圧検
出手段に入力させるようにしたことを特徴とする請求項
１または２記載の漏電検知装置。 - 【請求項６】 前記第１の抵抗および前記第２の抵抗が
抵抗値を変化できる可変抵抗であることを特徴とする請
求項１または２記載の漏電検知装置。 - 【請求項７】 同一電気的条件のもとにおいて、前記第
２の半導体素子が前記第１の半導体素子より前記第１お
よび第２の電極間に流れる電流値が小さく、また第４の
半導体素子が前記第３の半導体素子より前記第１および
第２の電極間に流れる電流値が小さいものであることを
特徴とする請求項１，２，３，４，５または６記載の漏
電検知装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11049687A JP2000253565A (ja) | 1999-02-26 | 1999-02-26 | 漏電検知装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11049687A JP2000253565A (ja) | 1999-02-26 | 1999-02-26 | 漏電検知装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000253565A true JP2000253565A (ja) | 2000-09-14 |
Family
ID=12838107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11049687A Withdrawn JP2000253565A (ja) | 1999-02-26 | 1999-02-26 | 漏電検知装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000253565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130293241A1 (en) * | 2012-05-07 | 2013-11-07 | Bristol, Inc. d/b/a Remote Automated Solutions | Methods and apparatus to detect leakage current in a resistance temperature detector |
-
1999
- 1999-02-26 JP JP11049687A patent/JP2000253565A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130293241A1 (en) * | 2012-05-07 | 2013-11-07 | Bristol, Inc. d/b/a Remote Automated Solutions | Methods and apparatus to detect leakage current in a resistance temperature detector |
| US9086442B2 (en) * | 2012-05-07 | 2015-07-21 | Bristol, Inc. | Methods and apparatus to detect leakage current in a resistance temperature detector |
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|---|---|---|---|
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