JP2000244296A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】
【解決手段】電源投入時に電源端子電圧の上昇が所定値
以上になったことを検出して電源投入信号を出力する回
路からの前記電源投入信号を入力とし、前記電源投入信
号を遅延させる遅延回路と、前記遅延回路の出力と前記
電源投入信号とから前記遅延回路の遅延時間で規定され
るパルス幅のワンショットパルス信号を出力する回路と
を含む電源投入回路において、前記遅延回路が、電源端
子電圧からＮチャネルＭＯＳトランジスタのしきい値電
圧分差し引いた電圧が電源電圧として供給されるＣＭＯ
Ｓインバータを遅延素子として含む。
以上になったことを検出して電源投入信号を出力する回
路からの前記電源投入信号を入力とし、前記電源投入信
号を遅延させる遅延回路と、前記遅延回路の出力と前記
電源投入信号とから前記遅延回路の遅延時間で規定され
るパルス幅のワンショットパルス信号を出力する回路と
を含む電源投入回路において、前記遅延回路が、電源端
子電圧からＮチャネルＭＯＳトランジスタのしきい値電
圧分差し引いた電圧が電源電圧として供給されるＣＭＯ
Ｓインバータを遅延素子として含む。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧を監視し
て電源投入時にパワーンオン・リセットパルスを出力す
る電源投入回路に関し、特に半導体記憶装置及び半導体
集積回路装置に用いて好適とされる電源投入回路及びワ
ンショットパルス発生回路に関する。
て電源投入時にパワーンオン・リセットパルスを出力す
る電源投入回路に関し、特に半導体記憶装置及び半導体
集積回路装置に用いて好適とされる電源投入回路及びワ
ンショットパルス発生回路に関する。
【０００２】
【従来の技術】電源投入時に電源電圧の上昇を検出して
リセットパルスを出力する電源投入回路について説明す
る。図５は、従来の電源投入回路の構成の一例を示す図
である。図５（ａ）を参照すると、この電源投入回路
は、電源投入信号ＰＯＮＢ信号発生回路１と、ＰＯＮＢ
のＬｏｗレベルからＨｉｇｈレベルへの遷移エッジを検
出しワンショットパルスを発生するＰＯＮＳ信号発生回
路２と、を備えて構成されている。
リセットパルスを出力する電源投入回路について説明す
る。図５は、従来の電源投入回路の構成の一例を示す図
である。図５（ａ）を参照すると、この電源投入回路
は、電源投入信号ＰＯＮＢ信号発生回路１と、ＰＯＮＢ
のＬｏｗレベルからＨｉｇｈレベルへの遷移エッジを検
出しワンショットパルスを発生するＰＯＮＳ信号発生回
路２と、を備えて構成されている。
【０００３】電源投入信号ＰＯＮＢ信号発生回路１は、
電源電圧ＶＣＣを監視し電源電圧が所定のレベル以上に
なった際にこれを検出して電源投入信号ＰＯＮＢを発生
する回路であり、各種構成があり、図５（ａ）は、その
一例を示したものである。図５（ａ）を参照すると、電
源投入信号ＰＯＮＢ信号発生回路１は、ソースが電源電
位に接続され、ゲートとドレインが共通接続されるＰチ
ャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」
という）Ｑ１と、ドレインがＰＭＯＳトランジスタＱ１
のドレインに接続され、ゲートが電源電位に接続され、
ソースが接地電位に接続されるＮチャネルＭＯＳトラン
ジスタ（「ＮＭＯＳトランジスタ」という）Ｑ２と、を
含む。さらに、正転型のバッファ回路として、入力端が
ＰＭＯＳトランジスタＱ１のドレインに接続されている
第１のインバータＩＮＶ１と、入力端が第１のインバー
タＩＮＶ１の出力端に接続され、出力端よりＰＯＮＢを
出力する第２のインバータＩＮＶ２とを備えている。第
１のインバータＩＮＶ１は、ソースが電源端子に接続さ
れたＰＭＯＳトランジスタＱ３と、ソースが接地端子に
接続されゲートがＰＭＯＳトランジスタＱ３のゲートと
ともにインバータ入力端に接続されドレインがＰＭＯＳ
トランジスタＱ３のドレインとともにインバータ出力端
に接続されたＮＭＯＳトランジスタＱ４よりなるＣＭＯ
Ｓインバータから構成され、第２のインバータＩＮＶ２
も、第１のインバータと同様、ＰＭＯＳトランジスタＱ
５とＮＭＯＳトランジスタＱ６よりなるＣＭＯＳインバ
ータから構成されている。
電源電圧ＶＣＣを監視し電源電圧が所定のレベル以上に
なった際にこれを検出して電源投入信号ＰＯＮＢを発生
する回路であり、各種構成があり、図５（ａ）は、その
一例を示したものである。図５（ａ）を参照すると、電
源投入信号ＰＯＮＢ信号発生回路１は、ソースが電源電
位に接続され、ゲートとドレインが共通接続されるＰチ
ャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」
という）Ｑ１と、ドレインがＰＭＯＳトランジスタＱ１
のドレインに接続され、ゲートが電源電位に接続され、
ソースが接地電位に接続されるＮチャネルＭＯＳトラン
ジスタ（「ＮＭＯＳトランジスタ」という）Ｑ２と、を
含む。さらに、正転型のバッファ回路として、入力端が
ＰＭＯＳトランジスタＱ１のドレインに接続されている
第１のインバータＩＮＶ１と、入力端が第１のインバー
タＩＮＶ１の出力端に接続され、出力端よりＰＯＮＢを
出力する第２のインバータＩＮＶ２とを備えている。第
１のインバータＩＮＶ１は、ソースが電源端子に接続さ
れたＰＭＯＳトランジスタＱ３と、ソースが接地端子に
接続されゲートがＰＭＯＳトランジスタＱ３のゲートと
ともにインバータ入力端に接続されドレインがＰＭＯＳ
トランジスタＱ３のドレインとともにインバータ出力端
に接続されたＮＭＯＳトランジスタＱ４よりなるＣＭＯ
Ｓインバータから構成され、第２のインバータＩＮＶ２
も、第１のインバータと同様、ＰＭＯＳトランジスタＱ
５とＮＭＯＳトランジスタＱ６よりなるＣＭＯＳインバ
ータから構成されている。
【０００４】ＰＯＮＳ信号発生回路２は、遅延回路手段
４を奇数段（図５では３段）縦続接続して構成されてい
る遅延回路と、ＰＯＮＳ信号発生回路２の入力端と遅延
回路の出力端を入力端に接続した２入力ＮＡＮＤ論理ゲ
ートＧ１と、を備えて構成されている。
４を奇数段（図５では３段）縦続接続して構成されてい
る遅延回路と、ＰＯＮＳ信号発生回路２の入力端と遅延
回路の出力端を入力端に接続した２入力ＮＡＮＤ論理ゲ
ートＧ１と、を備えて構成されている。
【０００５】図５（ａ）において、ノードＮ１は、ＰＭ
ＯＳトランジスタＱ１のドレインとＮＭＯＳトランジス
タＱ２のドレインの接続点、ＰＯＮＢは、ＰＯＮＳ信号
発生回路２の入力端、Ｎ３は、最終段の遅延回路手段４
の出力端とＮＡＮＤゲートＧ１の入力端の接続点、ＰＯ
ＮＳはＮＡＮＤゲートＧ１の出力端である。
ＯＳトランジスタＱ１のドレインとＮＭＯＳトランジス
タＱ２のドレインの接続点、ＰＯＮＢは、ＰＯＮＳ信号
発生回路２の入力端、Ｎ３は、最終段の遅延回路手段４
の出力端とＮＡＮＤゲートＧ１の入力端の接続点、ＰＯ
ＮＳはＮＡＮＤゲートＧ１の出力端である。
【０００６】また図５（ｂ）を参照すると、遅延回路手
段４は、ソースが電源端子に接続されたＰＭＯＳトラン
ジスタＱ１０と、ソースが接地端子に接続され、ゲート
がＰＭＯＳトランジスタＱ１０のゲートとともにインバ
ータ入力端に接続され、ドレインがＰＭＯＳトランジス
タＱ１０のドレインとともにインバータ出力端に接続さ
れたＮＭＯＳトランジスタＱ１１よりなるＣＭＯＳイン
バータから構成されている。
段４は、ソースが電源端子に接続されたＰＭＯＳトラン
ジスタＱ１０と、ソースが接地端子に接続され、ゲート
がＰＭＯＳトランジスタＱ１０のゲートとともにインバ
ータ入力端に接続され、ドレインがＰＭＯＳトランジス
タＱ１０のドレインとともにインバータ出力端に接続さ
れたＮＭＯＳトランジスタＱ１１よりなるＣＭＯＳイン
バータから構成されている。
【０００７】図５に示した電源投入回路の動作について
概説しておく。電源投入時、電源電圧ＶＣＣの上昇によ
って節点Ｎ１の電位レベルと電源電圧ＶＣＣのレベルと
の差電位が、ＰＭＯＳトランジスタＱ１のスレッショル
ド電圧ＶＴＰを超える電圧レベルになると、ＰＭＯＳト
ランジスタＱ１がオン状態となり、節点Ｎ１の電位は、
[電源電圧ＶＣＣレベル−ＶＴＰレベル]のレベルまで上
昇する。
概説しておく。電源投入時、電源電圧ＶＣＣの上昇によ
って節点Ｎ１の電位レベルと電源電圧ＶＣＣのレベルと
の差電位が、ＰＭＯＳトランジスタＱ１のスレッショル
ド電圧ＶＴＰを超える電圧レベルになると、ＰＭＯＳト
ランジスタＱ１がオン状態となり、節点Ｎ１の電位は、
[電源電圧ＶＣＣレベル−ＶＴＰレベル]のレベルまで上
昇する。
【０００８】節点Ｎ１の電位が第１のインバータＩＮＶ
１のスレッショルドレベルを超えると、第１のインバー
タＩＮＶ１の出力端ノードであるＰＯＮの電位は、接地
電位レベルに低下し、これを受けて第２のインバータＩ
ＮＶ２の出力が反転し、第２のインバータＩＮＶ２の出
力端の信号電圧であるＰＯＮＢは、接地電位レベルから
電源電圧ＶＣＣレベルまで立ち上がる。
１のスレッショルドレベルを超えると、第１のインバー
タＩＮＶ１の出力端ノードであるＰＯＮの電位は、接地
電位レベルに低下し、これを受けて第２のインバータＩ
ＮＶ２の出力が反転し、第２のインバータＩＮＶ２の出
力端の信号電圧であるＰＯＮＢは、接地電位レベルから
電源電圧ＶＣＣレベルまで立ち上がる。
【０００９】ノードＮ３は、ＰＯＮＢ電位の電源電圧Ｖ
ＣＣへの立ち上がりから、遅延回路手段４の３段分の遅
延時間で決まる時間後に、電源電圧ＶＣＣレベルから接
地電位レベルにまで立ち下がる。
ＣＣへの立ち上がりから、遅延回路手段４の３段分の遅
延時間で決まる時間後に、電源電圧ＶＣＣレベルから接
地電位レベルにまで立ち下がる。
【００１０】ＮＡＮＤゲートＧ１の出力端ＰＯＮＳから
は、ＰＯＮＢがＬｏｗレベルからＨｉｇｈレベルへ遷移
した時点と、ＰＯＮＢを遅延回路で遅延反転した電位と
なるノードＮ３がＨｉｇｈレベルからＬｏｗレベルへ遷
移する時間、すなわち遅延回路手段４の３段分の遅延時
間で定められるパルス幅のワンショットパルスが出力さ
れる。
は、ＰＯＮＢがＬｏｗレベルからＨｉｇｈレベルへ遷移
した時点と、ＰＯＮＢを遅延回路で遅延反転した電位と
なるノードＮ３がＨｉｇｈレベルからＬｏｗレベルへ遷
移する時間、すなわち遅延回路手段４の３段分の遅延時
間で定められるパルス幅のワンショットパルスが出力さ
れる。
【００１１】
【発明が解決しようとする課題】ところで、ＰＯＮＢ信
号発生時の電源電圧ＶＣＣには、ＭＯＳトランジスタの
スレッショルド電圧ＶＴの依存性がある。このためＰＯ
ＮＳ信号のパルス幅がＭＯＳトランジスタのスレッショ
ルド電圧ＶＴのばらつき等によって変動する、という問
題点を有している。
号発生時の電源電圧ＶＣＣには、ＭＯＳトランジスタの
スレッショルド電圧ＶＴの依存性がある。このためＰＯ
ＮＳ信号のパルス幅がＭＯＳトランジスタのスレッショ
ルド電圧ＶＴのばらつき等によって変動する、という問
題点を有している。
【００１２】すなわちＮＭＯＳトランジスタのスレッシ
ョルド電圧ＶＴＮが低い時は、第１のインバータＩＮＶ
のスレッショルド電圧が低くなるため、ＰＯＮＢ信号発
生時（ＰＯＮＢ信号がＬｏｗレベルからＨｉｇｈレベル
へ遷移する時点）の電源電圧ＶＣＣの電位が低くなり、
一方、ＮＭＯＳトランジスタのスレッショルド電圧ＶＴ
Ｎが高い時は、第１のインバータＩＮＶのスレッショル
ド電圧が低くなるため、ＰＯＮＢ信号の発生時（すなわ
ちＰＯＮＢ信号がＬｏｗレベルからＨｉｇｈレベルへ遷
移する時点）の電源電圧ＶＣＣの電位が高くなる。
ョルド電圧ＶＴＮが低い時は、第１のインバータＩＮＶ
のスレッショルド電圧が低くなるため、ＰＯＮＢ信号発
生時（ＰＯＮＢ信号がＬｏｗレベルからＨｉｇｈレベル
へ遷移する時点）の電源電圧ＶＣＣの電位が低くなり、
一方、ＮＭＯＳトランジスタのスレッショルド電圧ＶＴ
Ｎが高い時は、第１のインバータＩＮＶのスレッショル
ド電圧が低くなるため、ＰＯＮＢ信号の発生時（すなわ
ちＰＯＮＢ信号がＬｏｗレベルからＨｉｇｈレベルへ遷
移する時点）の電源電圧ＶＣＣの電位が高くなる。
【００１３】そしてＰＯＮＢ信号発生時の電源電圧ＶＣ
Ｃの電位が低い時、電源電圧ＶＣＣが供給される遅延回
路手段４の動作速度は遅くなるため、遅延回路手段４の
信号伝搬遅延時間が増大し、この結果、ワンショットパ
ルス信号ＰＯＮＳのパルス幅が長くなり、一方、ＰＯＮ
Ｂ信号発生時の電源電圧ＶＣＣが高い時は遅延回路手段
４の動作が速くなるため、遅延回路手段４の信号伝搬遅
延時間が減少し、ワンショットパルス信号ＰＯＮＳのパ
ルス幅が短くなる。
Ｃの電位が低い時、電源電圧ＶＣＣが供給される遅延回
路手段４の動作速度は遅くなるため、遅延回路手段４の
信号伝搬遅延時間が増大し、この結果、ワンショットパ
ルス信号ＰＯＮＳのパルス幅が長くなり、一方、ＰＯＮ
Ｂ信号発生時の電源電圧ＶＣＣが高い時は遅延回路手段
４の動作が速くなるため、遅延回路手段４の信号伝搬遅
延時間が減少し、ワンショットパルス信号ＰＯＮＳのパ
ルス幅が短くなる。
【００１４】このように、パワーオン・リセット信号を
して機能するワンショットパルス信号ＰＯＮＳのパルス
幅には、トランジスタのスレッショルド電圧ＶＴ依存性
があるため、製造ばらつきによって、このパルス幅も変
動し、このためワンショットパルス信号ＰＯＮＳを入力
してリセット動作を実行する回路において、リセットが
できなかったり、あるいは、リセット期間が長すぎて、
消費電流が増大したりする。
して機能するワンショットパルス信号ＰＯＮＳのパルス
幅には、トランジスタのスレッショルド電圧ＶＴ依存性
があるため、製造ばらつきによって、このパルス幅も変
動し、このためワンショットパルス信号ＰＯＮＳを入力
してリセット動作を実行する回路において、リセットが
できなかったり、あるいは、リセット期間が長すぎて、
消費電流が増大したりする。
【００１５】パワーオン・リセット信号に使用するワン
ショットパルス信号は、そのパルス幅が長すぎると、こ
のパワーオン・リセット信号を受け取る後段の回路にＤ
Ｃ電流を流しつづけることになり、このため必要最小限
のパルス幅とすることが望ましい。逆に、パルス幅が短
すぎると、上記回路のリセットができなくなる。このよ
うに、ワンショットパルス信号ＰＯＮＳのパルス幅に
は、トランジスタのスレッショルド電圧ＶＴ依存性があ
るため、回路設計時に、マージンをもった設計をしなけ
ればならない。
ショットパルス信号は、そのパルス幅が長すぎると、こ
のパワーオン・リセット信号を受け取る後段の回路にＤ
Ｃ電流を流しつづけることになり、このため必要最小限
のパルス幅とすることが望ましい。逆に、パルス幅が短
すぎると、上記回路のリセットができなくなる。このよ
うに、ワンショットパルス信号ＰＯＮＳのパルス幅に
は、トランジスタのスレッショルド電圧ＶＴ依存性があ
るため、回路設計時に、マージンをもった設計をしなけ
ればならない。
【００１６】なお、例えば特開平５−２６８００９号公
報には、ＣＭＯＳインバータよりなる遅延回路として、
通常型ＣＭＯＳインバータのＰチャネルＭＯＳトランジ
スタと高電位電源との間に定電流駆動されるＰチャネル
ＭＯＳトランジスタを備え、通常型ＣＭＯＳインバータ
のＮチャネルＭＯＳトランジスタと低電位電源との間に
定電流駆動されるＮチャネルＭＯＳトランジスタを備え
た構成が開示されている。
報には、ＣＭＯＳインバータよりなる遅延回路として、
通常型ＣＭＯＳインバータのＰチャネルＭＯＳトランジ
スタと高電位電源との間に定電流駆動されるＰチャネル
ＭＯＳトランジスタを備え、通常型ＣＭＯＳインバータ
のＮチャネルＭＯＳトランジスタと低電位電源との間に
定電流駆動されるＮチャネルＭＯＳトランジスタを備え
た構成が開示されている。
【００１７】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、パワーオンリセッ
ト信号のパルス幅のトランジスタのスレッショルド電圧
ＶＴ依存性を低減することにより、大電流を流さないで
安定したリセットができる電源投入回路を提供すること
にある。
なされたものであって、その目的は、パワーオンリセッ
ト信号のパルス幅のトランジスタのスレッショルド電圧
ＶＴ依存性を低減することにより、大電流を流さないで
安定したリセットができる電源投入回路を提供すること
にある。
【００１８】
【課題を解決するための手段】前記目的を達成する本発
明は、電源投入時に電源端子電圧の上昇を検出して電源
投入信号を出力する回路からの前記電源投入信号を入力
とし、前記電源投入信号を遅延させる遅延回路と、前記
遅延回路の出力と前記電源投入信号とから前記遅延回路
の遅延時間で規定されるパルス幅のワンショットパルス
信号を出力する回路とを含む電源投入回路において、前
記遅延回路が、電源端子電圧からＮチャネルトランジス
タのしきい値電圧分差し引いた電圧が電源電圧として供
給されるＣＭＯＳインバータを遅延素子として含む、こ
とを特徴とする。
明は、電源投入時に電源端子電圧の上昇を検出して電源
投入信号を出力する回路からの前記電源投入信号を入力
とし、前記電源投入信号を遅延させる遅延回路と、前記
遅延回路の出力と前記電源投入信号とから前記遅延回路
の遅延時間で規定されるパルス幅のワンショットパルス
信号を出力する回路とを含む電源投入回路において、前
記遅延回路が、電源端子電圧からＮチャネルトランジス
タのしきい値電圧分差し引いた電圧が電源電圧として供
給されるＣＭＯＳインバータを遅延素子として含む、こ
とを特徴とする。
【００１９】本発明においては、前記遅延回路が、接地
端子電圧に対してＰチャネルトランジスタのしきい値電
圧分加えた電圧が接地電圧として供給されるＣＭＯＳイ
ンバータを遅延素子として含む構成としてもよい。
端子電圧に対してＰチャネルトランジスタのしきい値電
圧分加えた電圧が接地電圧として供給されるＣＭＯＳイ
ンバータを遅延素子として含む構成としてもよい。
【００２０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、パワーオンリセット時に、回路をリセ
ットするためのワンショットパルスＰＯＮＳ発生回路
が、その遅延回路素子として、[電源電圧レベルＶＣＣ
−Ｎチャネルトランジスタのしきい値電圧ＶＴＮ]を電
源電圧として使ったＣＭＯＳインバータ素子（図１
（ｂ）参照）、もしくはＰチャネルトランジスタのしき
い値電圧ＶＴＰを接地電圧として用いたＣＭＯＳインバ
ータ素子（図３（ｂ）参照）を備えた構成とされてい
る。
する。本発明は、パワーオンリセット時に、回路をリセ
ットするためのワンショットパルスＰＯＮＳ発生回路
が、その遅延回路素子として、[電源電圧レベルＶＣＣ
−Ｎチャネルトランジスタのしきい値電圧ＶＴＮ]を電
源電圧として使ったＣＭＯＳインバータ素子（図１
（ｂ）参照）、もしくはＰチャネルトランジスタのしき
い値電圧ＶＴＰを接地電圧として用いたＣＭＯＳインバ
ータ素子（図３（ｂ）参照）を備えた構成とされてい
る。
【００２１】トランジスタのスレッショルド値電圧ＶＴ
が典型値よりも低い場合、図１を参照すると、電源投入
信号ＰＯＮＢがＬｏｗレベルからＨｉｇｈレベルに遷移
する時点の電源電圧ＶＣＣレベルは、トランジスタのス
レッショルド電圧ＦＶＴが典型値の場合よりも低いレベ
ルとなるが、遅延回路素子をなすＣＭＯＳインバータの
動作電源電圧は、トランジスタのスレッショルド値電圧
ＶＴが典型値である場合よりも、相対的に高く（広く）
なり、遅延回路素子一段あたりの遅延時間の増大を抑止
させるように働き、ワンショットパルス信号ＰＯＮＳの
パルス幅は一定に保たれる。一方、トランジスタのスレ
ッショルド値電圧ＶＴが典型値よりも高い場合には、電
源投入信号ＰＯＮＢがＬｏｗレベルからＨｉｇｈレベル
に遷移する時点の電源電圧ＶＣＣレベルが典型値の場合
よりも高くなるが、逆に、遅延回路素子をなすＣＭＯＳ
インバータの動作電源電圧は、典型値である場合より
も、相対的に低く（狭く）なり、遅延回路素子一段あた
りの遅延時間の減少を抑止させるように働き、ワンショ
ットパルス信号ＰＯＮＳのパルス幅は一定に保たれる。
が典型値よりも低い場合、図１を参照すると、電源投入
信号ＰＯＮＢがＬｏｗレベルからＨｉｇｈレベルに遷移
する時点の電源電圧ＶＣＣレベルは、トランジスタのス
レッショルド電圧ＦＶＴが典型値の場合よりも低いレベ
ルとなるが、遅延回路素子をなすＣＭＯＳインバータの
動作電源電圧は、トランジスタのスレッショルド値電圧
ＶＴが典型値である場合よりも、相対的に高く（広く）
なり、遅延回路素子一段あたりの遅延時間の増大を抑止
させるように働き、ワンショットパルス信号ＰＯＮＳの
パルス幅は一定に保たれる。一方、トランジスタのスレ
ッショルド値電圧ＶＴが典型値よりも高い場合には、電
源投入信号ＰＯＮＢがＬｏｗレベルからＨｉｇｈレベル
に遷移する時点の電源電圧ＶＣＣレベルが典型値の場合
よりも高くなるが、逆に、遅延回路素子をなすＣＭＯＳ
インバータの動作電源電圧は、典型値である場合より
も、相対的に低く（狭く）なり、遅延回路素子一段あた
りの遅延時間の減少を抑止させるように働き、ワンショ
ットパルス信号ＰＯＮＳのパルス幅は一定に保たれる。
【００２２】かかる構成のＣＭＯＳ遅延回路素子を備え
たワンショットパルス発生回路により、ワンショットパ
ルス信号ＰＯＮＳの幅のトランジスタのしきい値電圧Ｖ
Ｔ依存性が抑止低減され、ＰＯＮＳのパルス幅増大によ
る後段回路のＤＣ電流量を抑えるとともに、ＰＯＮＳの
パルス幅が一定に保持されるため、安定したリセット動
作を行うことができる。
たワンショットパルス発生回路により、ワンショットパ
ルス信号ＰＯＮＳの幅のトランジスタのしきい値電圧Ｖ
Ｔ依存性が抑止低減され、ＰＯＮＳのパルス幅増大によ
る後段回路のＤＣ電流量を抑えるとともに、ＰＯＮＳの
パルス幅が一定に保持されるため、安定したリセット動
作を行うことができる。
【００２３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の一実施例の電源投入回路を示す
回路構成を示す図である。図１（ａ）を参照すると、本
実施例は、電源投入信号ＰＯＮＢ信号発生回路１と、Ｐ
ＯＮＢのＬｏｗレベルからＨｉｇｈレベルへの遷移エッ
ジを検出し、ワンショットパルスを発生するＰＯＮＳ信
号発生回路２と、を備えて構成されている。
する。図１は、本発明の一実施例の電源投入回路を示す
回路構成を示す図である。図１（ａ）を参照すると、本
実施例は、電源投入信号ＰＯＮＢ信号発生回路１と、Ｐ
ＯＮＢのＬｏｗレベルからＨｉｇｈレベルへの遷移エッ
ジを検出し、ワンショットパルスを発生するＰＯＮＳ信
号発生回路２と、を備えて構成されている。
【００２４】本発明の一実施例において、ＰＯＮＢ信号
発生回路１は、図５を参照して説明した回路構成と同様
とされており、ソースが電源端子に接続され、ゲートと
ドレインが共通接続されるＰＭＯＳトランジスタＱ１
と、ドレインがＰＭＯＳトランジスタＱ１のドレインに
接続され、ゲートが電源端子に接続され、ソースが接地
電位に接続されるＮＭＯＳトランジスタＱ２と、入力端
がＰＭＯＳトランジスタＱ１のドレインに接続されてい
る第１のインバータＩＮＶ１と、入力端が第１のインバ
ータＩＮＶ１の出力端に接続され、出力端よりＰＯＮＢ
を出力する第２のインバータＩＮＶ２とを備えている。
第１のインバータＩＮＶ１は、ソースが電源端子に接続
されたＰＭＯＳトランジスタＱ３と、ソースが接地端子
に接続されゲートがＰＭＯＳトランジスタＱ３のゲート
とともにインバータ入力端に接続されドレインがＰＭＯ
ＳトランジスタＱ３のドレインとともにインバータ出力
端に接続されたＮＭＯＳトランジスタＱ４よりなるＣＭ
ＯＳインバータから構成され、第２のインバータＩＮＶ
２も、第１のインバータＩＮＶ１と同様、ＰＭＯＳトラ
ンジスタＱ５とＮＭＯＳトランジスタＱ６よりなるＣＭ
ＯＳインバータから構成されている。
発生回路１は、図５を参照して説明した回路構成と同様
とされており、ソースが電源端子に接続され、ゲートと
ドレインが共通接続されるＰＭＯＳトランジスタＱ１
と、ドレインがＰＭＯＳトランジスタＱ１のドレインに
接続され、ゲートが電源端子に接続され、ソースが接地
電位に接続されるＮＭＯＳトランジスタＱ２と、入力端
がＰＭＯＳトランジスタＱ１のドレインに接続されてい
る第１のインバータＩＮＶ１と、入力端が第１のインバ
ータＩＮＶ１の出力端に接続され、出力端よりＰＯＮＢ
を出力する第２のインバータＩＮＶ２とを備えている。
第１のインバータＩＮＶ１は、ソースが電源端子に接続
されたＰＭＯＳトランジスタＱ３と、ソースが接地端子
に接続されゲートがＰＭＯＳトランジスタＱ３のゲート
とともにインバータ入力端に接続されドレインがＰＭＯ
ＳトランジスタＱ３のドレインとともにインバータ出力
端に接続されたＮＭＯＳトランジスタＱ４よりなるＣＭ
ＯＳインバータから構成され、第２のインバータＩＮＶ
２も、第１のインバータＩＮＶ１と同様、ＰＭＯＳトラ
ンジスタＱ５とＮＭＯＳトランジスタＱ６よりなるＣＭ
ＯＳインバータから構成されている。
【００２５】ＰＯＮＳ信号発生回路２は、遅延回路手段
３と遅延回路手段４を合わせせ奇数段縦続接続して構成
されている遅延回路と、ＰＯＮＳ信号発生回路２の入力
端と遅延回路の出力端を入力端に接続した２入力ＮＡＮ
Ｄ論理ゲートＧ１と、を備えて構成されている。
３と遅延回路手段４を合わせせ奇数段縦続接続して構成
されている遅延回路と、ＰＯＮＳ信号発生回路２の入力
端と遅延回路の出力端を入力端に接続した２入力ＮＡＮ
Ｄ論理ゲートＧ１と、を備えて構成されている。
【００２６】図１（ｂ）は、遅延回路手段３、図１
（ｃ）は、遅延回路手段４の構成の一例をそれぞれ示す
図である。
（ｃ）は、遅延回路手段４の構成の一例をそれぞれ示す
図である。
【００２７】図１（ｂ）を参照すると、遅延回路手段３
は、ゲートとドレインが電源端子に接続されたＮＭＯＳ
トランジスタＱ７と、ソースがＮＭＯＳトランジスタＱ
７のソースに接続されたＰＭＯＳトランジスタＱ８と、
ソースが接地端子に接続され、ゲートがＰＭＯＳトラン
ジスタＱ８のゲートとともに入力端に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ８のドレインに接続される
とともに出力端に接続されたＮＭＯＳトランジスタＱ９
と、を備えて構成されている。
は、ゲートとドレインが電源端子に接続されたＮＭＯＳ
トランジスタＱ７と、ソースがＮＭＯＳトランジスタＱ
７のソースに接続されたＰＭＯＳトランジスタＱ８と、
ソースが接地端子に接続され、ゲートがＰＭＯＳトラン
ジスタＱ８のゲートとともに入力端に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ８のドレインに接続される
とともに出力端に接続されたＮＭＯＳトランジスタＱ９
と、を備えて構成されている。
【００２８】また図１（ｃ）を参照すると、遅延回路手
段４は、通常のＣＭＯＳインバータよりなり、ソースが
電源端子に接続されたＰＭＯＳトランジスタＱ１０と、
ソースが接地端子に接続され、ゲートがＰＭＯＳトラン
ジスタＱ１０のゲートとともに入力端に接続され、ドレ
インがＰＭＯＳトランジスタＱ１０のドレインとともに
出力端に接続されたＮＭＯＳトランジスタＱ１１より構
成されている。
段４は、通常のＣＭＯＳインバータよりなり、ソースが
電源端子に接続されたＰＭＯＳトランジスタＱ１０と、
ソースが接地端子に接続され、ゲートがＰＭＯＳトラン
ジスタＱ１０のゲートとともに入力端に接続され、ドレ
インがＰＭＯＳトランジスタＱ１０のドレインとともに
出力端に接続されたＮＭＯＳトランジスタＱ１１より構
成されている。
【００２９】図１（ａ）において、ノードＮ１は、ＰＭ
ＯＳトランジスタＱ１のドレインとＮＭＯＳトランジス
タＱ２のドレインの接続点、ＰＯＮは、第１のインバー
タＩＮＶ１の出力端、ＰＯＮＢは、ＰＯＮＳ信号発生回
路２の入力端、Ｎ３は、遅延回路手段４とＮＡＮＤゲー
トＧ１の入力端の接続点、ＰＯＮＳはＮＡＮＤゲートＧ
１の出力端である。またＮ２は、トランジスタＱ７のソ
ースとトランジスタＱ８のソースの接続点である。
ＯＳトランジスタＱ１のドレインとＮＭＯＳトランジス
タＱ２のドレインの接続点、ＰＯＮは、第１のインバー
タＩＮＶ１の出力端、ＰＯＮＢは、ＰＯＮＳ信号発生回
路２の入力端、Ｎ３は、遅延回路手段４とＮＡＮＤゲー
トＧ１の入力端の接続点、ＰＯＮＳはＮＡＮＤゲートＧ
１の出力端である。またＮ２は、トランジスタＱ７のソ
ースとトランジスタＱ８のソースの接続点である。
【００３０】本発明の一実施例の動作について説明す
る。図２は、図１に示した本発明の一実施例の動作タイ
ミング波形を示すタイミング図である。
る。図２は、図１に示した本発明の一実施例の動作タイ
ミング波形を示すタイミング図である。
【００３１】図２において、ＶＣＣは電源電圧、Ｎ１
は、ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳト
ランジスタＱ２のドレインの接続点、ＰＯＮは、第１の
インバータＩＮＶ１の出力端、ＰＯＮＢは第２のインバ
ータＩＮＶ２の出力端（ＰＯＮＳ信号発生回路２の入力
端）、Ｎ３は、遅延回路手段４とＮＡＮＤゲートＧ１の
入力端の接続点、ＰＯＮＳはＮＡＮＤゲートＧ１の出力
端、Ｎ２はトランジスタＱ７のソースとトランジスタＱ
８のソースの接続点の各電圧波形を示している。なお、
図２（ａ）は、電源電圧ＶＣＣ、図２（ｂ）はノードＮ
１の信号波形をそれぞれ示しており、図２（ｃ）は、Ｎ
ＭＯＳトランジスタのスレッショルド電圧ＶＴＮとＰＭ
ＯＳトランジスタのスレッショルド電圧ＶＴＰがともに
典型値（Typical値）の場合、図２（ｄ）は、ＶＴＮが
典型値よりも低く、ＶＴＰが典型値である場合、図２
（ｅ）は、ＶＴＮが典型値よりも高く、ＶＴＰが典型値
である場合における、ＰＯＮ、ＰＯＮＢ、ＰＯＮＳの信
号波形をそれぞれ示している。
は、ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳト
ランジスタＱ２のドレインの接続点、ＰＯＮは、第１の
インバータＩＮＶ１の出力端、ＰＯＮＢは第２のインバ
ータＩＮＶ２の出力端（ＰＯＮＳ信号発生回路２の入力
端）、Ｎ３は、遅延回路手段４とＮＡＮＤゲートＧ１の
入力端の接続点、ＰＯＮＳはＮＡＮＤゲートＧ１の出力
端、Ｎ２はトランジスタＱ７のソースとトランジスタＱ
８のソースの接続点の各電圧波形を示している。なお、
図２（ａ）は、電源電圧ＶＣＣ、図２（ｂ）はノードＮ
１の信号波形をそれぞれ示しており、図２（ｃ）は、Ｎ
ＭＯＳトランジスタのスレッショルド電圧ＶＴＮとＰＭ
ＯＳトランジスタのスレッショルド電圧ＶＴＰがともに
典型値（Typical値）の場合、図２（ｄ）は、ＶＴＮが
典型値よりも低く、ＶＴＰが典型値である場合、図２
（ｅ）は、ＶＴＮが典型値よりも高く、ＶＴＰが典型値
である場合における、ＰＯＮ、ＰＯＮＢ、ＰＯＮＳの信
号波形をそれぞれ示している。
【００３２】図１及び図２を参照して、本発明の一実施
例の動作について説明する。
例の動作について説明する。
【００３３】電源が投入されて、電源電圧ＶＣＣレベル
が０Ｖよりゆっくりと立ち上がってゆく時点において
は、ノードＮ１の電位は、トランジスタＱ２を介して接
地電位に保たれている。
が０Ｖよりゆっくりと立ち上がってゆく時点において
は、ノードＮ１の電位は、トランジスタＱ２を介して接
地電位に保たれている。
【００３４】電源電圧ＶＣＣの上昇によって節点Ｎ１の
電位レベルと電源電圧ＶＣＣのレベルとの差電位が、Ｐ
ＭＯＳトランジスタＱ１のスレッショルド電圧ＶＴＰを
超える電圧レベルになると、トランジスタＱ１がオンの
状態となり、節点Ｎ１の電位は、[電源電圧ＶＣＣレベ
ル−ＶＴＰレベル]のレベルまで上昇する。
電位レベルと電源電圧ＶＣＣのレベルとの差電位が、Ｐ
ＭＯＳトランジスタＱ１のスレッショルド電圧ＶＴＰを
超える電圧レベルになると、トランジスタＱ１がオンの
状態となり、節点Ｎ１の電位は、[電源電圧ＶＣＣレベ
ル−ＶＴＰレベル]のレベルまで上昇する。
【００３５】節点Ｎ１の電位が第１のインバータＩＮＶ
１のスレッショルドレベルを超えると、第１のインバー
タＩＮＶ１の出力端ノードであるＰＯＮの電位は、接地
電位レベルに低下し、これを受けて第２のインバータＩ
ＮＶ２の出力が反転し、第２のインバータＩＮＶ２の出
力端ノードであるＰＯＮＢは、接地電位レベルから電源
電圧ＶＣＣレベルまで立ち上がる。
１のスレッショルドレベルを超えると、第１のインバー
タＩＮＶ１の出力端ノードであるＰＯＮの電位は、接地
電位レベルに低下し、これを受けて第２のインバータＩ
ＮＶ２の出力が反転し、第２のインバータＩＮＶ２の出
力端ノードであるＰＯＮＢは、接地電位レベルから電源
電圧ＶＣＣレベルまで立ち上がる。
【００３６】ノードＮ３は、ＰＯＮＢ電位の電源電位Ｖ
ＣＣへの立ち上がりから遅延回路手段３、４の遅延時間
で決まる時間後に、電源電圧ＶＣＣレベルから接地電位
レベルにまで立ち下がる。
ＣＣへの立ち上がりから遅延回路手段３、４の遅延時間
で決まる時間後に、電源電圧ＶＣＣレベルから接地電位
レベルにまで立ち下がる。
【００３７】ＮＡＮＤゲートＧ１の出力端ＰＯＮＳから
は、ノードＮ３とＰＯＮＢで決まる論理により、遅延回
路手段３、４よりなる遅延回路の遅延時間で定められる
パルス幅のワンショットパルスが出力される。すなわ
ち、ＮＡＮＤゲートＧ１の出力端ＰＯＮＳからは、ＰＯ
ＮＢがＬｏｗレベルからＨｉｇｈレベルへ遷移した時点
と、ＰＯＮＢを遅延回路で遅延反転した電位となるノー
ドＮ３がＨｉｇｈレベルからＬｏｗレベルへ遷移する時
間、すなわち２個の遅延回路手段３と遅延回路手段４の
総遅延時間で定められるパルス幅のワンショットパルス
が出力される。
は、ノードＮ３とＰＯＮＢで決まる論理により、遅延回
路手段３、４よりなる遅延回路の遅延時間で定められる
パルス幅のワンショットパルスが出力される。すなわ
ち、ＮＡＮＤゲートＧ１の出力端ＰＯＮＳからは、ＰＯ
ＮＢがＬｏｗレベルからＨｉｇｈレベルへ遷移した時点
と、ＰＯＮＢを遅延回路で遅延反転した電位となるノー
ドＮ３がＨｉｇｈレベルからＬｏｗレベルへ遷移する時
間、すなわち２個の遅延回路手段３と遅延回路手段４の
総遅延時間で定められるパルス幅のワンショットパルス
が出力される。
【００３８】ところで、Ｎチャネルトランジスタのスレ
ッショルド電圧ＶＴＮが低い時は、第１のＩＮＶ１のス
レッショルド電圧（論理スレッショルド電圧）が低くな
るため、ＰＯＮＢ信号発生時の電源電圧VＣＣの電位が
低くなる。
ッショルド電圧ＶＴＮが低い時は、第１のＩＮＶ１のス
レッショルド電圧（論理スレッショルド電圧）が低くな
るため、ＰＯＮＢ信号発生時の電源電圧VＣＣの電位が
低くなる。
【００３９】図５に示した従来の回路では、遅延回路
は、ＣＭＯＳインバータよりなる遅延回路手段４のみが
用いられていたため、ＰＯＮ発生時の電源電圧ＶＣＣの
電位が低いと、遅延回路の遅延値が大きくなり、ワンシ
ョットパルスＰＯＮＳのパルス幅が大きくなってしま
う。
は、ＣＭＯＳインバータよりなる遅延回路手段４のみが
用いられていたため、ＰＯＮ発生時の電源電圧ＶＣＣの
電位が低いと、遅延回路の遅延値が大きくなり、ワンシ
ョットパルスＰＯＮＳのパルス幅が大きくなってしま
う。
【００４０】これに対して、本発明の一実施例では、遅
延回路手段３が用いられており、遅延回路手段３の節点
Ｎ２の電位は、[電源電圧ＶＣＣ−ＮＭＯＳトランジス
タのスレッショルド電圧ＶＴＮ]で決まるレベルになっ
ており、この電位はトランジスタＱ８とＱ９からなるイ
ンバータの電源レベルである。
延回路手段３が用いられており、遅延回路手段３の節点
Ｎ２の電位は、[電源電圧ＶＣＣ−ＮＭＯＳトランジス
タのスレッショルド電圧ＶＴＮ]で決まるレベルになっ
ており、この電位はトランジスタＱ８とＱ９からなるイ
ンバータの電源レベルである。
【００４１】このためＮＭＯＳトランジスタのスレッシ
ョルド電圧ＶＴＮが小さい時には、トランジスタＱ８と
Ｑ９からなるインバータの動作電圧が、ＶＴＮが典型値
の場合よりも高くなり、このため遅延回路手段３の遅延
時間は、ＶＴＮが典型値の場合よりも小さくなるため
に、遅延時間の増大は相殺される。この結果、図２
（ｄ）に示すように、ワンショットパルスＰＯＮＳのパ
ルス幅は、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのシュレッショルド電圧ＶＴＮ、ＶＴＰがともに典型
値（ティピカル値）の場合の図２（ｃ）のＰＯＮＳのパ
ルス幅と変わらず、一定とされる。
ョルド電圧ＶＴＮが小さい時には、トランジスタＱ８と
Ｑ９からなるインバータの動作電圧が、ＶＴＮが典型値
の場合よりも高くなり、このため遅延回路手段３の遅延
時間は、ＶＴＮが典型値の場合よりも小さくなるため
に、遅延時間の増大は相殺される。この結果、図２
（ｄ）に示すように、ワンショットパルスＰＯＮＳのパ
ルス幅は、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのシュレッショルド電圧ＶＴＮ、ＶＴＰがともに典型
値（ティピカル値）の場合の図２（ｃ）のＰＯＮＳのパ
ルス幅と変わらず、一定とされる。
【００４２】ＮＭＯＳトランジスタのスレッショルド電
圧ＶＴＮが高い時は、第１のインバータＩＮＶ１のスレ
ッショルド電圧が高くなるため、ＰＯＮＢ発生時の電源
電圧ＶＣＣが高くなる。
圧ＶＴＮが高い時は、第１のインバータＩＮＶ１のスレ
ッショルド電圧が高くなるため、ＰＯＮＢ発生時の電源
電圧ＶＣＣが高くなる。
【００４３】従来の回路では、ＰＯＮ発生時の電源電圧
ＶＣＣの電位が高いために、遅延回路の遅延値が小さく
なり、ワンショットパルスＰＯＮＳの幅が小さくなる。
ＶＣＣの電位が高いために、遅延回路の遅延値が小さく
なり、ワンショットパルスＰＯＮＳの幅が小さくなる。
【００４４】本発明の一実施例では、ＮＭＯＳトランジ
スタのスレッショルド電圧ＶＴＮが大きい時には、遅延
回路手段３の節点Ｎ２の電位は低くなるため、トランジ
スタＱ８とＱ９からなるインバータの動作電圧が、ＶＴ
Ｎが典型値の場合よりも低くなり、遅延回路手段３の遅
延時間は、ＶＴＮが典型値の場合よりも大きくなるため
に、遅延時間の減少は相殺され、この結果、図２（ｅ）
に示すように、ワンショットパルスＰＯＮＳのパルス幅
は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのシ
ュレッショルド電圧ＶＴＮ、ＶＴＰがともに典型値（テ
ィピカル値）の場合の図２（ｃ）のＰＯＮＳのパルス幅
と変わらず、一定とされる。
スタのスレッショルド電圧ＶＴＮが大きい時には、遅延
回路手段３の節点Ｎ２の電位は低くなるため、トランジ
スタＱ８とＱ９からなるインバータの動作電圧が、ＶＴ
Ｎが典型値の場合よりも低くなり、遅延回路手段３の遅
延時間は、ＶＴＮが典型値の場合よりも大きくなるため
に、遅延時間の減少は相殺され、この結果、図２（ｅ）
に示すように、ワンショットパルスＰＯＮＳのパルス幅
は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのシ
ュレッショルド電圧ＶＴＮ、ＶＴＰがともに典型値（テ
ィピカル値）の場合の図２（ｃ）のＰＯＮＳのパルス幅
と変わらず、一定とされる。
【００４５】本実施例では、遅延時間の調整をより自在
に行うために、遅延回路手段３の他に遅延回路手段４も
組み合わせて用いているが、ＣＭＯＳインバータよりな
る遅延回路手段４を用いないでもよいことは明らかであ
る。この場合、遅延回路手段３を奇数段縦続接続するこ
とで遅延回路が構成される。
に行うために、遅延回路手段３の他に遅延回路手段４も
組み合わせて用いているが、ＣＭＯＳインバータよりな
る遅延回路手段４を用いないでもよいことは明らかであ
る。この場合、遅延回路手段３を奇数段縦続接続するこ
とで遅延回路が構成される。
【００４６】次に本発明の第２の実施例について説明す
る。図３は、本発明の第２の実施例の構成を示す図であ
る。図３（ａ）を参照すると、本実施例において、電源
投入信号ＰＯＮＢ信号発生回路１は前記実施例と同一の
構成とされており、ＰＯＮＳ信号発生回路２が、前記実
施例の遅延回路手段３から遅延回路手段６に変更されて
いる点が相違している。
る。図３は、本発明の第２の実施例の構成を示す図であ
る。図３（ａ）を参照すると、本実施例において、電源
投入信号ＰＯＮＢ信号発生回路１は前記実施例と同一の
構成とされており、ＰＯＮＳ信号発生回路２が、前記実
施例の遅延回路手段３から遅延回路手段６に変更されて
いる点が相違している。
【００４７】図３（ｂ）を参照すると、この遅延回路手
段６は、ゲートとドレインが接地端子に共通接続された
ＰＭＯＳトランジスタＱ９と、ソースがＰＭＯＳトラン
ジスタＱ９のソースに接続されたＮＭＯＳトランジスタ
Ｑ８と、ソースが電源端子に接続され、ドレインがＮＭ
ＯＳトランジスタＱ８のドレインに接続されたＰＭＯＳ
トランジスタＱ７とを備え、ＰＭＯＳトランジスタＱ７
とＮＭＯＳトランジスタＱ８とは、ゲートが入力端に共
通接続され、ドレインが出力端に共通接続されている。
段６は、ゲートとドレインが接地端子に共通接続された
ＰＭＯＳトランジスタＱ９と、ソースがＰＭＯＳトラン
ジスタＱ９のソースに接続されたＮＭＯＳトランジスタ
Ｑ８と、ソースが電源端子に接続され、ドレインがＮＭ
ＯＳトランジスタＱ８のドレインに接続されたＰＭＯＳ
トランジスタＱ７とを備え、ＰＭＯＳトランジスタＱ７
とＮＭＯＳトランジスタＱ８とは、ゲートが入力端に共
通接続され、ドレインが出力端に共通接続されている。
【００４８】図４は、本発明の第２の実施例の動作を示
すタイミング図である。図４において、ＶＣＣは電源電
圧、Ｎ１は、ＰＭＯＳトランジスタＱ１のドレインとＮ
ＭＯＳトランジスタＱ２のドレインの接続点、ＰＯＮ
は、第１のインバータＩＮＶ１の出力端、ＰＯＮＢは第
２のインバータＩＮＶ２の出力端（ＰＯＮＳ信号発生回
路２の入力端）、Ｎ３は、遅延回路手段４とＮＡＮＤゲ
ートＧ１の入力端の接続点、ＰＯＮＳはＮＡＮＤゲート
Ｇ１の出力端、Ｎ２はトランジスタＱ７のソースとトラ
ンジスタＱ８のソースの接続点の各電圧波形を示してい
る。なお、図４（ａ）は、電源電圧ＶＣＣ、図４（ｂ）
はノードＮ１の信号波形をそれぞれ示しており、図４
（ｃ）は、ＮＭＯＳトランジスタのスレッショルド電圧
ＶＴＮとＰＭＯＳトランジスタのスレッショルド電圧Ｖ
ＴＰがともに典型値（ティピカル値）の場合、図４
（ｄ）は、ＶＴＰが典型値よりも低く、ＶＴＮが典型値
である場合、図２（ｅ）は、ＶＴＰが典型値よりも高
く、ＶＴＮが典型値である場合における、ＰＯＮ、ＰＯ
ＮＢ、ＰＯＮＳの信号波形をそれぞれ示している。
すタイミング図である。図４において、ＶＣＣは電源電
圧、Ｎ１は、ＰＭＯＳトランジスタＱ１のドレインとＮ
ＭＯＳトランジスタＱ２のドレインの接続点、ＰＯＮ
は、第１のインバータＩＮＶ１の出力端、ＰＯＮＢは第
２のインバータＩＮＶ２の出力端（ＰＯＮＳ信号発生回
路２の入力端）、Ｎ３は、遅延回路手段４とＮＡＮＤゲ
ートＧ１の入力端の接続点、ＰＯＮＳはＮＡＮＤゲート
Ｇ１の出力端、Ｎ２はトランジスタＱ７のソースとトラ
ンジスタＱ８のソースの接続点の各電圧波形を示してい
る。なお、図４（ａ）は、電源電圧ＶＣＣ、図４（ｂ）
はノードＮ１の信号波形をそれぞれ示しており、図４
（ｃ）は、ＮＭＯＳトランジスタのスレッショルド電圧
ＶＴＮとＰＭＯＳトランジスタのスレッショルド電圧Ｖ
ＴＰがともに典型値（ティピカル値）の場合、図４
（ｄ）は、ＶＴＰが典型値よりも低く、ＶＴＮが典型値
である場合、図２（ｅ）は、ＶＴＰが典型値よりも高
く、ＶＴＮが典型値である場合における、ＰＯＮ、ＰＯ
ＮＢ、ＰＯＮＳの信号波形をそれぞれ示している。
【００４９】図３及び図４を参照して、本発明の第２の
実施例の動作について説明する。ＰＭＯＳトランジスタ
のスレッショルド電圧ＶＴＰが低い時は、図４（ｃ）に
示したＶＴＰがティピカル（典型）値の時と比べて、ノ
ードＮ１が高い電位になるためＰＯＮＢ発生時の電源電
圧ＶＣＣが低くなる。
実施例の動作について説明する。ＰＭＯＳトランジスタ
のスレッショルド電圧ＶＴＰが低い時は、図４（ｃ）に
示したＶＴＰがティピカル（典型）値の時と比べて、ノ
ードＮ１が高い電位になるためＰＯＮＢ発生時の電源電
圧ＶＣＣが低くなる。
【００５０】従来の回路では、遅延回路は遅延回路手段
４のみが用いられていたため、ＰＯＮ発生時のＶＣＣが
低いと遅延値が大きくなり、ワンショットパルスＰＯＮ
Ｓの幅が大きくなった。
４のみが用いられていたため、ＰＯＮ発生時のＶＣＣが
低いと遅延値が大きくなり、ワンショットパルスＰＯＮ
Ｓの幅が大きくなった。
【００５１】本発明の第２の実施例では、遅延回路手段
６が用いられているが、節点Ｎ２の電位はトランジスタ
Ｑ５のスレッショルド電圧ＶＴＰで決まっており、この
電位はトランジスタＱ３とＱ４からなるＣＭＯＳインバ
ータの接地レベルとされる。このため、ＰＭＯＳトラン
ジスタのスレッショルド電圧ＶＴＰが小さい時には、ト
ランジスタＱ３とＱ４からなるＣＭＯＳインバータの動
作電圧が、ＶＴＰが典型値の場合よりも高くなり、遅延
回路手段６の遅延時間は小さくなるために、遅延値の増
大は相殺され、この結果、図４（ｄ）に示すように、ワ
ンショットパルスＰＯＮＳのパルス幅は、ＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタのシュレッショルド電
圧ＶＴＮ、ＶＴＰがともに典型値（ティピカル値）の場
合の図４（ｃ）のＰＯＮＳのパルス幅と変わらず、一定
とされる。
６が用いられているが、節点Ｎ２の電位はトランジスタ
Ｑ５のスレッショルド電圧ＶＴＰで決まっており、この
電位はトランジスタＱ３とＱ４からなるＣＭＯＳインバ
ータの接地レベルとされる。このため、ＰＭＯＳトラン
ジスタのスレッショルド電圧ＶＴＰが小さい時には、ト
ランジスタＱ３とＱ４からなるＣＭＯＳインバータの動
作電圧が、ＶＴＰが典型値の場合よりも高くなり、遅延
回路手段６の遅延時間は小さくなるために、遅延値の増
大は相殺され、この結果、図４（ｄ）に示すように、ワ
ンショットパルスＰＯＮＳのパルス幅は、ＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタのシュレッショルド電
圧ＶＴＮ、ＶＴＰがともに典型値（ティピカル値）の場
合の図４（ｃ）のＰＯＮＳのパルス幅と変わらず、一定
とされる。
【００５２】ＰＭＯＳトランジスタのスレッショルド電
圧ＶＴＰが高い時は、ＶＴＰが典型値の時と比べてノー
ドＮ１が低い電位になるため、ＰＯＮ発生時の電源電圧
ＶＣＣの電位が高くなる。
圧ＶＴＰが高い時は、ＶＴＰが典型値の時と比べてノー
ドＮ１が低い電位になるため、ＰＯＮ発生時の電源電圧
ＶＣＣの電位が高くなる。
【００５３】このためよって従来例では、ＰＯＮ発生時
のＶＣＣが高いために遅延回路手段４の遅延値が小さく
なり、ワンショットパルスＰＯＮＳの幅が小さくなっ
た。
のＶＣＣが高いために遅延回路手段４の遅延値が小さく
なり、ワンショットパルスＰＯＮＳの幅が小さくなっ
た。
【００５４】これに対して、本発明の第２の実施例で
は、ＰＭＯＳトランジスタのスレッショルド電圧ＶＴＰ
が大きい時には、トランジスタＱ３とＱ４からなるイン
バータの動作電圧がＶＴＰの典型値の場合よりも低くな
り、遅延回路手段６の遅延は、ＶＴＰが典型値の場合よ
りも大きくなるために、遅延値の減少は相殺され、この
結果、図４（ｅ）に示すように、ワンショットパルスＰ
ＯＮＳのパルス幅は、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのシュレッショルド電圧ＶＴＮ、ＶＴＰが
ともに典型値（ティピカル値）の場合の図４（ｃ）のＰ
ＯＮＳのパルス幅と変わらず、一定とされる。
は、ＰＭＯＳトランジスタのスレッショルド電圧ＶＴＰ
が大きい時には、トランジスタＱ３とＱ４からなるイン
バータの動作電圧がＶＴＰの典型値の場合よりも低くな
り、遅延回路手段６の遅延は、ＶＴＰが典型値の場合よ
りも大きくなるために、遅延値の減少は相殺され、この
結果、図４（ｅ）に示すように、ワンショットパルスＰ
ＯＮＳのパルス幅は、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのシュレッショルド電圧ＶＴＮ、ＶＴＰが
ともに典型値（ティピカル値）の場合の図４（ｃ）のＰ
ＯＮＳのパルス幅と変わらず、一定とされる。
【００５５】本実施例では、遅延時間の調整をより自由
に行うために遅延回路手段６の他に遅延回路手段４も用
いているが、遅延回路手段４を用いないでもよい。この
場合、遅延回路手段６を奇数段接続することで遅延回路
が構成される。
に行うために遅延回路手段６の他に遅延回路手段４も用
いているが、遅延回路手段４を用いないでもよい。この
場合、遅延回路手段６を奇数段接続することで遅延回路
が構成される。
【００５６】なお、電源投入信号ＰＯＮＢ信号発生回路
は、電源電圧ＶＣＣの上昇を検出して、ＰＯＮＢ信号を
発生するものであれば任意の回路構成であってよく、図
１等に示した構成に限定されるものでないことは勿論で
ある。また、ワンショットパルス信号ＰＯＮＳの発生回
路として２つの信号のＨｉｇｈレベル期間の重なりから
Ｌｏｗアクティブ信号を検出するＮＡＮＤゲート回路を
用いた例を説明したが、本発明は、ＮＡＮＤゲート回路
に限定されるものでなく、ＰＯＮＢ信号の論理、ワンシ
ョットパルス信号ＰＯＮＳの論理に適合したゲート回路
が用いられることは勿論である。
は、電源電圧ＶＣＣの上昇を検出して、ＰＯＮＢ信号を
発生するものであれば任意の回路構成であってよく、図
１等に示した構成に限定されるものでないことは勿論で
ある。また、ワンショットパルス信号ＰＯＮＳの発生回
路として２つの信号のＨｉｇｈレベル期間の重なりから
Ｌｏｗアクティブ信号を検出するＮＡＮＤゲート回路を
用いた例を説明したが、本発明は、ＮＡＮＤゲート回路
に限定されるものでなく、ＰＯＮＢ信号の論理、ワンシ
ョットパルス信号ＰＯＮＳの論理に適合したゲート回路
が用いられることは勿論である。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
パワーオンリセット信号のパルス幅のトランジスタのス
レッショルド電圧ＶＴ依存性を、ワンショットパルス発
生回路の遅延回路内で相殺することにより、パワーオン
リセット信号のパルス幅を一定とし、このため、大電流
を流さないで安定したリセットを実行することができ
る、という効果を奏する。
パワーオンリセット信号のパルス幅のトランジスタのス
レッショルド電圧ＶＴ依存性を、ワンショットパルス発
生回路の遅延回路内で相殺することにより、パワーオン
リセット信号のパルス幅を一定とし、このため、大電流
を流さないで安定したリセットを実行することができ
る、という効果を奏する。
【００５８】また、本発明によれば、パワーオンリセッ
トのパルス幅がトランジスタのスレッショルド電圧に依
らずに一定とされるため、後段の回路の設計自由度を増
大させ設計容易化するとともにリセット時に回路動作を
安定化させる、という効果を奏する。
トのパルス幅がトランジスタのスレッショルド電圧に依
らずに一定とされるため、後段の回路の設計自由度を増
大させ設計容易化するとともにリセット時に回路動作を
安定化させる、という効果を奏する。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作タイミング波形を示す
図である。
図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施例の動作タイミング波形を
示す図である。
示す図である。
【図５】従来の回路の構成を示す図である。
１ 電源投入信号ＰＯＮＢ信号発生回路 ２ ＰＯＮＳ信号発生回路 ３、４、６ 遅延回路手段
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX11 AX12 AX37 AX57 AX65 BX41 CX00 CX27 DX01 DX22 DX56 EX21 EX23 EY23 EZ07 EZ25 EZ27 EZ50 FX05 FX31 FX35 GX01 GX04 GX05
Claims (11)
- 【請求項１】電源投入時に電源端子電圧が所定値以上に
なったことを検出して電源投入信号を出力する回路から
の前記電源投入信号を入力とし前記電源投入信号を遅延
させて出力する遅延回路と、前記遅延回路の出力信号と
前記電源投入信号とから前記遅延回路の遅延時間で規定
されるパルス幅のワンショットパルス信号を出力する回
路と、を含む電源投入回路において、 前記遅延回路が、電源端子電圧からＮチャネルＭＯＳト
ランジスタのしきい値電圧分差し引いた電圧が電源電圧
として供給されるインバータを遅延素子として含む、こ
とを特徴とする電源投入回路。 - 【請求項２】電源投入時に電源端子電圧が所定値以上に
なったことを検出して電源投入信号を出力する回路から
の前記電源投入信号を入力とし前記電源投入信号を遅延
させて出力する遅延回路と、前記遅延回路の出力信号と
前記電源投入信号とから前記遅延回路の遅延時間で規定
されるパルス幅のワンショットパルス信号を出力する回
路と、を含む電源投入回路において、 前記遅延回路が、接地端子電圧に対してＰチャネルＭＯ
Ｓトランジスタのしきい値電圧分加えた電圧が接地電圧
として供給されるインバータを遅延素子として含む、こ
とを特徴とする電源投入回路。 - 【請求項３】前記遅延回路が、電源端子にドレインとゲ
ートが接続されたＮチャネルＭＯＳトランジスタと、前
記ＮチャネルＭＯＳトランジスタのソースと接地端子と
の間に接続されているＣＭＯＳインバータとを備えてな
る遅延回路素子を少なくとも１つ含むことを特徴とする
請求項１記載の電源投入回路。 - 【請求項４】前記遅延回路が、接地端子にドレインとゲ
ートが接続されたＰチャネルＭＯＳトランジスタと、前
記ＰチャネルＭＯＳトランジスタのソースと電源端子と
の間に接続されているＣＭＯＳインバータとを備えてな
る遅延回路素子を少なくとも１つ含むことを特徴とする
請求項１記載の電源投入回路。 - 【請求項５】第１の入力信号と、前記第１の入力信号を
遅延回路で遅延させた第２の信号とから前記遅延回路の
遅延時間で定まる遅延時間のパルス幅のワンショットパ
ルスを発生する回路において、 前記遅延回路が、高電位側の電源端子の電圧レベルから
ＮチャネルＭＯＳトランジスタのスレッショルド電圧
（ＶＴＮ）を差し引いた電圧を高電位電源電圧として用
いるＣＭＯＳ遅延素子を含むことを特徴とするワンショ
ットパルス発生回路。 - 【請求項６】第１の入力信号と、前記第１の入力信号を
遅延回路で遅延させた第２の信号とから前記遅延回路の
遅延時間で定まる遅延時間のパルス幅のワンショットパ
ルスを発生する回路において、 前記遅延回路が、ＰチャネルＭＯＳトランジスタのスレ
ッショルド電圧（ＶＴＰ）レベルを、低電位側電源電圧
として用いるＣＭＯＳ遅延素子を含むことを特徴とする
ワンショットパルス発生回路。 - 【請求項７】第１の入力信号と、前記第１の入力信号を
遅延回路で遅延させた第２の信号とから前記遅延回路の
遅延時間で定まる遅延時間のパルス幅のワンショットパ
ルスを発生する回路において、 前記遅延回路が、高電位側電源端子の電圧レベルからＮ
チャネルＭＯＳトランジスタのスレッショルド電圧（Ｖ
ＴＮ）を差し引いた電圧を高電位電源電圧として用いる
第１のＣＭＯＳ遅延素子を１又は複数備え、Ｐチャネル
ＭＯＳトランジスタのスレッショルド電圧（ＶＴＰ）レ
ベルを低電位側電源電圧として用いる第２のＣＭＯＳ遅
延素子とを１又は複数備えたことを特徴とするワンショ
ットパルス発生回路。 - 【請求項８】電源投入時に電源端子電圧が所定値以上に
なったことを検出して電源投入信号を出力する回路と、 請求項５乃至７のいずれか一に記載のワンショットパル
ス発生回路と、 を備え、前記ワンショットパルス発生回路における前記
第１の入力信号を前記電源投入信号とした電源投入回
路。 - 【請求項９】ソースが電源端子に接続されゲートとドレ
インが共通接続される第１のＰチャネルＭＯＳトランジ
スタと、ドレインが第１のＰチャネルＭＯＳトランジス
タのドレインに接続されゲートが前記電源端子に接続さ
れソースが接地端子に接続される第１のＮチャネルＭＯ
Ｓトランジスタと、入力端が前記第１のＰチャネルＭＯ
Ｓトランジスタのドレインに接続されているＣＭＯＳイ
ンバータと、を少なくとも含み、電源投入信号を出力す
る電源投入信号発生回路と、 前記電源投入信号発生回路からの前記電源投入信号を入
力とし、前記電源投入信号を遅延させる遅延回路と、前
記遅延回路からの出力信号と前記電源投入信号とから前
記遅延回路の遅延時間で規定されるパルス幅のワンショ
ットパルス信号を出力するゲート回路とを備えたワンシ
ョットパルス発生回路と、を備えた電源投入回路におい
て、 前記ワンショットパルス発生回路の前記遅延回路が、前
記電源端子にドレインとゲートが接続された第２のＮチ
ャネルＭＯＳトランジスタと、ソースが前記第２のＮチ
ャネルＭＯＳトランジスタのソースに接続された第２の
ＰチャネルＭＯＳトランジスタと、ソースが接地端子に
接続されゲートが前記第２のＰチャネルＭＯＳトランジ
スタのゲートと共通接続されて入力端をなしドレインが
前記第２のＰチャネルＭＯＳトランジスタのドレインと
共通接続されて出力端をなす第３のＮチャネルＭＯＳト
ランジスタと、を備えてなる遅延素子を少なくとも１つ
含むことを特徴とする電源投入回路。 - 【請求項１０】ソースが電源端子に接続され、ゲートと
ドレインが共通接続される第１のＰチャネルＭＯＳトラ
ンジスタと、ドレインが第１のＰチャネルＭＯＳトラン
ジスタのドレインに接続され、ゲートが前記電源端子に
接続され、ソースが接地端子に接続される第１のＮチャ
ネルＭＯＳトランジスタと、入力端が前記第１のＰチャ
ネルＭＯＳトランジスタのドレインに接続されているＣ
ＭＯＳインバータと、を少なくとも含み、電源投入信号
を出力する電源投入信号発生回路と、 前記電源投入信号発生回路からの前記電源投入信号を入
力とし、前記電源投入信号を遅延させる遅延回路と、前
記遅延回路の出力と前記電源投入信号とから前記遅延回
路の遅延時間で規定されるパルス幅のワンショットパル
ス信号を出力するゲート回路とを備えたワンショットパ
ルス発生回路と、を備えた電源投入回路において、 前記遅延回路が、接地端子にドレインとゲートが接続さ
れた第２のＰチャネルＭＯＳトランジスタと、ソースが
前記第２のＰチャネルＭＯＳトランジスタのソースに接
続された第２のＮチャネルＭＯＳトランジスタと、ソー
スが電源端子に接続されゲートが前記第２のＮチャネル
ＭＯＳトランジスタのゲートと共通接続されて入力端を
なしドレインが前記第２のＮチャネルＭＯＳトランジス
タのドレインと共通接続されて出力端をなす第３のＰチ
ャネルＭＯＳトランジスタと、を備えてなる遅延素子を
少なくとも１つ含むことを特徴とする電源投入回路。 - 【請求項１１】請求項１乃至４、請求項９、１０のいず
れか一に記載の電源投入回路を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04179899A JP3228260B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04179899A JP3228260B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000244296A true JP2000244296A (ja) | 2000-09-08 |
| JP3228260B2 JP3228260B2 (ja) | 2001-11-12 |
Family
ID=12618367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04179899A Expired - Fee Related JP3228260B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228260B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129049A (ja) * | 2004-10-28 | 2006-05-18 | Oki Electric Ind Co Ltd | リセット回路 |
-
1999
- 1999-02-19 JP JP04179899A patent/JP3228260B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129049A (ja) * | 2004-10-28 | 2006-05-18 | Oki Electric Ind Co Ltd | リセット回路 |
| JP4660160B2 (ja) * | 2004-10-28 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | リセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3228260B2 (ja) | 2001-11-12 |
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