JP2000243775A - 半導体素子におけるはんだ接合部の疲労寿命を延長させる方法および装置 - Google Patents

半導体素子におけるはんだ接合部の疲労寿命を延長させる方法および装置

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Abstract

(57)【要約】 【課題】 はんだ接合部の熱疲労寿命が延長可能なＢＧ
Ａ半導体素子およびその形成方法を提供する。 【解決手段】 ＢＧＡまたはＣＳＰ集積回路（ＩＣ）
（２０）を製造する際に、まずＩＣ内で最も信頼性が低
いはんだボール接合部を識別する。これら最悪の接合
部、またはその近傍にある接合部のパッド寸法を変更
し、堅牢な他の接合部（１４）よりも多くのボール／バ
ンプ導電性材料に露出させ、通常サイズのボールよりも
大きなボール（２４）を、大きな方のパッド（２２）上
に形成する。大きなボールを形成するには、単一のパッ
ド上に多数の小さいボールを一緒に配置し、リフロー処
理の間に１つの大きなボールを形成する。ボールの増大
によって、ＩＣ設計内で最も弱い接合部の信頼性を向上
させ、ＩＣ全体の信頼性向上を図る。加えて、大小双方
のボールは、スタンドオフがほぼ等しくなるように設計
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子に関し、更に特定すれば、半導体素子の疲労寿命を
延長させる方法および装置に関するものである。
【０００２】
【従来の技術】集積回路（ＩＣ）業界では、ボール・グ
リッド・アレイ（ＢＧＡ： ball gridarray），チップ
・スケール・パッケージ（ＣＳＰ: chip scale packagi
ng），およびフリップ・チップ・パッケージ技術が、幅
広く受け入れられ適用され始めている。ＢＧＡまたはＣ
ＳＰ技術の一般的な例を、ここで図１および図２に示
す。即ち、図１は、集積回路ダイ１０を示し、ボンド・
パッド１２がＩＣの上面全体にわたって二次元レイアウ
トに配列されている。これらのボンド・パッド１２は、
露出された導電性領域であり、ＩＣ１０上で下側に位置
する電気構成部品に結合される。この結合によって、ボ
ンド・パッド１２は、プリント回路ボード（ＰＣ）また
はその他の基板の導電性トレース上にある、他の外部素
子，他の周辺素子，または他のＩＣに、ＩＣ１０上の回
路を電気的に接続することを可能とし、これによって、
より大きな電気システムを製作することができる（例え
ば、コンピュータ，セル・フォーン，テレビジョン
等）。図１の従来技術では、ダイ１０上の回路に電気的
に接続するボンド・パッド１２は全て、同じサイズで作
られている。通常、この同一即ち均一なボンド・パッド
のサイズを最小サイズに設定し、ＩＣのダイ面積を最適
に縮小することにより、ＩＣの収益性および性能を向上
させる。また、ボンド・パッドのサイズを均一化するこ
とにより、パッドの設計やＩＣのバック・エンド処理(b
ack-end processing)を簡略化し、製造コストの削減を
図っている。
【０００３】図２は、図１からの各導電性ボンド・パッ
ド１２上に、導電性ボールまたは導電性バンプ１４を１
つだけ形成した状態を示す。図２では、ボールまたはバ
ンプ１４の各々は均一サイズである（即ち、均一な体積
の材料を用いて図２の各バンプを形成する）。かかる均
一なバンプ・サイズは、当業界において利用され、簡素
で低コスト、しかも高歩留まりのプロセスを保証しつ
つ、ＩＣ１０上の全てのバンプが同じスタンドオフ高さ
(standoff height)となることを保証する。スタンドオ
フ高さとは、バンプ１４がダイ１０の上面に取り付けら
れたときに、バンプ１４が上面から突出する距離のこと
である。図２におけるバンプ１４全てが、同じ垂直距離
だけ基板１０から突出することが望ましい。バンプ１４
がダイ１０上で異なる高さを有するように形成された場
合、高いバンプ１４は平坦なプリント回路ボード（Ｐ
Ｃ）に電気的に接触する場合もあり、一方低いバンプ１
４はＰＣＢに十分に電気的に接触せず、容認できない電
気的に開放した回路となってしまう。適正かつ均一なス
タンドオフ高さを確保するために、ＢＧＡまたはＣＳＰ
設計を形成する簡素で均一な手法が広く用いられてい
る。加えて、この簡素化した均一のパッド設計を用いる
と、製造コストが削減されることにより、利益は最大化
する。
【０００４】しかしながら、全て均一なサイズとしたバ
ンプおよび均一なサイズとしたボンド・パッドを用いる
バンプ技術では、フィールド信頼性低下を招いている。
その主な理由は、はんだボールが小型化し、その結果と
してＩＣ基板およびＰＣＢ間のはんだ接合部が小さくな
ることである。ＣＳＰ素子に対する小型化要件を満たす
ために、殆どの設計において、はんだボールの小型化が
求められているが、小型化の結果、脆弱なはんだ接合が
形成される場所が生じ、種々のフィールド信頼性障害に
至る可能性がある。ＩＣ素子は、その全体が、最も脆弱
なはんだ接合部、即ち、最も応力がかかるはんだ接合部
と同様となってしまう。簡単な例として、ＧＢＡまたは
ＣＳＰ素子が５つのはんだ接合部即ち端子を有し、これ
らの接合部の信頼性（信頼性値は１が最高であり、９が
最低とする）をそれぞれ１，２，２，４，９と仮定す
る。この設計では、９という最悪の接合部が、最悪の接
合部となる。信頼性値９を有する接合部を信頼性値７、
または９よりも高いいずれかの信頼性値に改善可能であ
れば、この例の素子は、ロバスト性が格段に向上するで
あろう。信頼性値９の接合部が信頼性値２に上昇した場
合、新たな最悪の接合部は、信頼性値４の接合部とな
る。これは、以前の設計に対して著しい改善である。
【０００５】
【発明が解決しようとする課題】したがって、当業界で
は、ＩＣ設計において１つ以上の最悪の接合部を選択的
に識別し改善することによって、製品全体の信頼性を大
幅に改善しつつ、ＣＳＰおよびＢＧＡ素子のコンパクト
性には実質的に悪影響を及ぼすことのない方法が求めら
れている。
【０００６】
【発明の実施の形態】概して言えば、本発明は、ボール
・グリッド・アレイ（ＢＧＡ）半導体素子，および熱疲
労寿命を延長したはんだ接合部を有するＢＧＡ半導体素
子を形成する方法を提供する。疲労寿命の延長は、半導
体素子の選択したパッドの面積，および当該パッド上の
はんだ量即ち体積を増大させることによって達成する。
面積を拡張したパッドは、パッケージの種類に応じて、
ボール・グリッド・アレイ全域にわたって最適な位置(s
trategic location)に配置し、はんだ接合部の全体的な
疲労寿命に所望の改善を得る。体積を増大させたはんだ
ボールを形成するには、同じ拡大パッド(increased are
a pad)上に多数のはんだボールを互いに密接させて含ま
せる。拡大パッド上の多数のはんだボールは、リフロー
・プロセス工程の間に熱的に１つのはんだボールに融合
する。本発明は、あらゆる種類のパッケージ技術にも有
用であり、それには、はんだボール、または、例えば、
ＢＧＡ，ＣＳＰ（チップ・スケール・パッケージ）およ
びフリップ・チップのような、はんだバンプが含まれ
る。また、本発明は、例えば、Ｃ４(Controlled Collap
se Chip Connection)バンプ・プロセス，またはＥ３(Ex
tended Eutectic Evaporative)バンプ・プロセスのよう
な、異なる種類のバンプ形成技術にも有用である。図３
ないし図８を参照しながら、本発明について更に説明す
る。
【０００７】図３は、本発明の一実施例による、はんだ
ボールを取り付ける前のボール・グリッド・アレイ・パ
ッケージの平面図である。図３において、金属パッド１
２，２２を半導体素子２０上に形成する。通常、金属パ
ッドは、いずれかの数の導電性コンタクト領域であり、
素子２０の上面に露出され、素子２０上に形成される電
気回路に対する電気的接触を可能にする。半導体素子２
０は、プリント回路ボードに素子２０を物理的および電
気的に接続するためにはんだボールおよび／またはバン
プを必要とする素子であれば、いずれでもよい。例え
ば、半導体素子２０は、ＢＧＡパッケージの基板部分で
もよく、あるいは、フリップ・チップ技術のように、Ｐ
ＣＢに直接接続する金属パッドを有する半導体材料でも
よい。素子２０は、マルチ・チップ・モジュール（ＭＣ
Ｍ），ウエハ・スケール集積生産物，または同様の集積
回路素子とすることができる。金属パッド１２，２２
は、アルミニウムまたは銅のような導電性金属で形成
し、半導体素子２０の外部接続のための端子として機能
することができる。半導体材料即ちダイは、シリコン，
またはガリウム砒素，ゲルマニウム・シリコン，絶縁物
上シリコン（ＳＯＩ），シリコン・カーバイド等のよう
な、それ以外の何らかの半導体材料で構成することがで
きる。従来の半導体製造プロセスを用いて、半導体材料
の表面に電子回路を製作する。
【０００８】金属パッド２２は、金属パッド１２よりも
比較的大きな表面積を有するものとして示されている。
金属パッド２２は、比較的低いはんだ接合部疲労寿命を
有するものとして識別した、半導体材料２０のエリアに
配置されている。図３において、金属パッド２２は、図
示の目的のためにのみ、角に配置されている。大きな方
の金属パッド２２の実際の位置は、コンポーネント基板
の種類，ボール・グリッド・アレイ・フォーマット，お
よび重要なコンポーネント不良モードのようなファクタ
によって決定され、素子毎にかなり変化する可能性があ
る。実際の実施態様では、大きな方の金属パッド２２を
パッケージの角，またはボール・グリッド・アレイの中
心に配置することが望ましい場合もある。
【０００９】製造プロセスの間、所定の体積を有するは
んだボールまたはバンプを、金属パッド１２，２２に取
り付ける。はんだボールは、例えば、Ｃ４およびＥ３の
ような従来からの技法を用いて、金属パッド１２，２２
上に、ステンシル印刷(stencil printed)，電気めっ
き，堆積，または蒸着のいずれかによって取り付けられ
る。図示の実施例では、はんだボールは従来からの組成
のものであり、通常錫および鉛で構成されている。しか
しながら、他の実施形態では、はんだは、導電性のある
１つ以上の他の材料で構成することも可能である。半導
体素子とプリント回路ボード（ＰＣＢ）との間のスタン
ドオフ高さは、通常、金属パッドのサイズおよびはんだ
ボールの体積によって決定される。したがって、信頼性
の高いはんだ接合部を確保するためには、大きな方の金
属パッド２２上に含まれるはんだの体積は、金属パッド
１２上に形成されるはんだボールのスタンドオフ高さと
ほぼ同一の高さが得られるようにしなければならない。
【００１０】図４は、本発明の一実施例による、はんだ
ボールを取り付けたボール・グリッド・アレイ・パッケ
ージの平面図を示す。図４において、従来からの方法を
用いて、金属パッド１２，２２にはんだボール１４を取
り付ける。サイズが小さい方の金属パッド１２の各々に
は、単一のはんだボール１４が取り付けられている。図
示の実施例において、大きな方の金属パッド２２上に、
体積が大きいはんだボールを形成するために、多数の標
準的なサイズのはんだボール１４を、同一の大きな方の
金属パッド上に、同一平面内で互いに平行に、かつ互い
に密接させて取り付ける。図４において配置したボール
またはバンプは、互いに接触しても、あるいは物理的に
互いに離間していてもよい。リフローの間、多数のはん
だボール１４は、結合または融合し、より大きな単一の
はんだボールを形成する。多数のはんだボールを用いて
はんだの体積を増大させるので、製造者が所有する、均
一サイズのボールを取り付けるための既存のプロセスを
変更する必要はなく、製造コストは不変であり、しかも
はんだ接合部が大きくなったために、はんだ接合部全体
としての信頼性が高まる結果となる。尚、図示の実施形
態では、導電性コンタクト領域の形状は、全体的に円形
であることに気が付かれよう。しかしながら、他の実施
例では、導電性コンタクト領域は、例えば、正方形また
は矩形のような他の形状を有することも可能である。
【００１１】他の実施例では、追加のはんだを用い、こ
れを大きな方の金属パッド２２上に分与するかあるいは
スクリーン・プリントすることによって、より大きなは
んだボール２４を得ることができる。また、大きな方の
金属パッド２２に、より大きなはんだボールを配置する
ことも可能である。加えて、大きな方の金属パッド２２
に対応する、図示しない、ＰＣＢ金属パッド上に、より
大きなはんだボールをスクリーン・プリントまたは分与
することも可能である。しかしながら、これらの代替実
施例の使用に伴う問題として、これらは、はんだボール
をＢＧＡ型パッケージに取り付けるための既存の方法に
変更が必要となる場合があることがあげられる。また、
異なるサイズのボールを含ませるには、新たな機器が必
要となる場合もある。
【００１２】図５は、本発明の他の実施例における、は
んだリフロー前および後の、図４のボール・グリッド・
アレイ・パッケージの一部分を拡大図で示す。リフロー
前では、４つのはんだボール１４はパッド２２上で個々
に識別することができる。リフロー後では、４つの金属
ボールは、パッド２２上で１つのより大きなはんだボー
ル２４に融合している。尚、パッドのサイズ、所望のは
んだ体積，および要求スタンドオフ高さにしたがって、
大きな方のパッド２２上には、あらゆる数のはんだボー
ル（即ち、２つ以上）を含ませ得ることを注記してお
く。大きな方のパッドの上に同じサイズのはんだボール
を多数用いることによって、リフロー後の大きくなった
はんだボールの体積は、堆積したはんだボールの体積の
整数倍となる。
【００１３】図６は、はんだリフロー後における図４の
ボール・グリッド・アレイ・パッケージの断面図を示
す。金属パッド２２のサイズおよび金属パッド２２に取
り付けたはんだの体積が、スタンドオフ高さ２７を決定
する。信頼性および組み立ての容易性のためには、スタ
ンドオフ高さ２７は、はんだボール全てに対してほぼ同
一とすべきであり、ここでほぼ同一とはおおまかに高さ
の１０％の偏差以内のことである。
【００１４】図７は、プリント回路ボード２６上に実装
した図６のボール・グリッド・アレイ・パッケージの断
面図を示す。半導体素子２０をプリント回路ボード２６
に信頼性高く取り付けるためには、実装後のスタンドオ
フ高さ２８も、はんだボールをリフローした後のはんだ
ボール全てに対してほぼ同一とすべきである。
【００１５】図８は、本発明の一実施例にしたがって、
ボール・グリッド・アレイ・パッケージを設計する方法
のフロー・チャートを示す。ステップ３０において、半
導体ＢＧＡ設計を分析し、どれが「最悪の」はんだ接合
部であるか、即ち、設計のどのはんだ接合部が最も短い
疲労寿命を有するかについて判定を行う。ステップ３２
において、ステップ３０で判定したＮ個の最悪はんだ接
合部に関連するはんだボールを、増量したはんだ体積と
交換する。ここで、Ｎは、半導体素子上におけるパッド
総数のいずれかのサイズの部分集合である。尚、Ｎ個の
最悪接合部のはんだ体積を増大するか、あるいはＮ個の
最悪接合部の近傍にある接合部のはんだ体積を増大して
も、同一の効果が得られることを注記しておく。ステッ
プ３４において、体積を増大させたはんだを有するパッ
ドのパッド・サイズを、はんだ接合部のスタンドオフ高
さに対して調節または最適化する。ステップ３６におい
て、変更したボール・グリッド・アレイ・パッケージを
検査し、はんだ接合部の疲労寿命を判定する。図示の実
施形態では、Ａｎｓｙｓ有限要素分析を用いて、設計を
モデル化した。したしながら、他の実施例では、他の有
限要素分析ソフトウエアも使用可能である。容認可能な
量だけ疲労寿命が改善した場合、ステップ３８における
ように、製品を製造することができる。しかしながら、
要求量だけ疲労寿命が改善されなかった場合、要求疲労
寿命が示されるまで、ステップ３０ないしステップ３６
を繰り返す。
【００１６】本発明は、小さなはんだボール形状を維持
しつつ、比較的大きなはんだボールを有するボール・グ
リッド・アレイ・パッケージにおけるはんだ接合部の疲
労寿命および信頼性の改善を図るものである。また、多
数のはんだボールを用い、これらを単一の拡大パッド上
に密接して配置し、融合により体積が増大した大きなは
んだボールを形成することによって、製造業者が所有す
る、ほぼ均一なはんだボールを配置するための現プロセ
スを用いることができる。このため、本発明の半導体素
子は、全体的に均一サイズのはんだボールを有するボー
ル・グリッド・アレイ・パッケージとほぼ同じコストで
得られることになる。
【００１７】以上、好適実施例に関連して本発明につい
て説明したが、本発明は多くの方法で変更可能であり、
これまでに具体的に明記し説明した実施例以外にも多く
の実施例が想定可能であることは、当業者には明らかで
あろう。したがって、特許請求の範囲は、本発明の真の
範囲に該当する本発明の変更全てを包含することを意図
するものである。
【００１８】尚、添付図面は、一例として本発明を図示
したのであり、限定ではない。同様の参照符号は同様の
エレメントを示すものとした。
【図面の簡単な説明】
【図１】はんだボールを取り付けていない従来技術のボ
ール・グリッド・アレイの平面図。
【図２】はんだボールを有する従来技術のボール・グリ
ッド・アレイ・パッケージの平面図。
【図３】本発明の一実施例による、はんだボールのない
ボール・グリッド・アレイ・パッケージの平面図。
【図４】本発明の一実施例による、はんだボールを有す
るボール・グリッド・アレイ・パッケージの平面図。
【図５】はんだリフロー前および後における図４のボー
ル・グリッド・アレイ・パッケージの一部分の拡大図。
【図６】はんだリフロー後における図４のボール・グリ
ッド・アレイ・パッケージの断面図。
【図７】プリント回路ボード上に実装した図６のボール
・グリッド・アレイ・パッケージの断面図。
【図８】本発明の一実施例にしたがってボール・グリッ
ド・アレイ・パッケージを設計する方法のフロー・チャ
ート。
【符号の説明】
１０ 集積回路ダイ １２，２２ 金属パッド １４ はんだボール ２０ 半導体素子 ２７ スタンドオフ高さ ２６ プリント回路ボード ２８ 実装後のスタンドオフ高さ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・ガイ・ギレット アメリカ合衆国フロリダ州マーゲート、グ リーンビュー・テラス・ウエスト3421 (72)発明者 ジェス・イー・ギャロウェイ アメリカ合衆国フロリダ州ハイアリー、ノ ース・ウエスト・18ス・テラス9043 (72)発明者 ゼーン・エリック・ジョンソン アメリカ合衆国テキサス州オースチン、ナ ンバー1414、リッジポイント・ドライブ 2250 (72)発明者 プラディープ・ラル アメリカ合衆国イリノイ州シカゴ、スイー ト・ナンバー808、ノース・シェリダン・ ロード2933

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】素子（２０）の製造方法であって：電気回
    路を含む基板を用意する段階であって、前記電気回路
    を、前記基板の表面上にある複数の導電性コンタクト領
    域（１２，２２）に結合する段階；前記複数の導電性コ
    ンタクト領域（１２，２２）内の第１導電性コンタクト
    領域（１２）上に、体積Ｘを有する導電性材料の第１の
    ボール（１４）を用意し、前記複数の導電性コンタクト
    領域（１２，２２）内の第２導電性コンタクト領域（２
    ２）上に、体積Ｙを有する導電性材料の第２のボール
    （２４）を形成する段階であって、Ｙが実質的にＸより
    も大きい、段階；から成ることを特徴とする方法。
  2. 【請求項２】集積回路（２０）であって：導電性ボンド
    ・パッド（１２，２２）を有する基板であって、第１導
    電性ボンド・パッド（１２）が第１のサイズを有し、第
    ２導電性ボンド・パッド（２２）が第２のサイズを有
    し、前記第１および第２のサイズが異なる、基板；前記
    基板上に形成された電気構成部品であって、前記基板上
    に形成された導電性部材によって、前記導電性ボンド・
    パッド（１２，２２）に結合された、電気構成部品；前
    記第１導電性ボンド・パッド（１２）上に形成された第
    １導電性ボール（１４）であって、第１の体積の導電性
    材料から成る、第１導電性ボール（１４）；および前記
    第２導電性ボンド・パッド（２２）上に形成された第２
    導電性ボール（２４）であって、前記第１の体積とは異
    なる、第２の体積の導電性材料から成る、第２導電性ボ
    ール（２４）；から成ることを特徴とする集積回路（２
    ０）。
  3. 【請求項３】素子の製造方法であって：集積回路（２
    ０）を用意する段階であって、該集積回路（２０）が、
    少なくとも第１ボンド・パッド（１２）および第２ボン
    ド・パッド（２２）に導出される電気回路を含み、前記
    第１ボンド・パッド（１２）が第１表面積を有し、前記
    第２ボンド・パッド（２２）が第２表面積を有し、前記
    第１表面積が前記第２表面積よりも小さい、段階；およ
    び前記第１および第２ボンド・パッド（１２，２２）の
    表面上に導電性ボール（１４，２４）を形成する段階で
    あって、前記第１ボンド・パッド（１２）上に１つのボ
    ール（１４）を形成し、前記第２ボンド・パッド（２
    ２）全体に、横方向に互いに分離された複数の第１ボー
    ル（１４）を形成する段階；から成ることを特徴とする
    方法。
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