JP2000235981A - 二重波形模様、波形模様、および相互接続の形成方法 - Google Patents

二重波形模様、波形模様、および相互接続の形成方法

Info

Publication number
JP2000235981A
JP2000235981A JP11039255A JP3925599A JP2000235981A JP 2000235981 A JP2000235981 A JP 2000235981A JP 11039255 A JP11039255 A JP 11039255A JP 3925599 A JP3925599 A JP 3925599A JP 2000235981 A JP2000235981 A JP 2000235981A
Authority
JP
Japan
Prior art keywords
layer
substrate
metal layer
seed
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11039255A
Other languages
English (en)
Other versions
JP3672760B2 (ja
Inventor
昭 元 ▲黄▼
Shogen Ko
俊 元 ▲呉▼
Shungen Go
Katetsu Ro
火 鐵 盧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to JP03925599A priority Critical patent/JP3672760B2/ja
Publication of JP2000235981A publication Critical patent/JP2000235981A/ja
Application granted granted Critical
Publication of JP3672760B2 publication Critical patent/JP3672760B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 コンタクトまたは導電性ワイヤを形成するた
めの波形模様の形成方法を提供すること。 【解決手段】 二重波形模様、波形模様または相互接続
を形成するために開口部を持つ基板200が使用され
る。基板200上に同じ形状のバリヤ層206が形成さ
れ、その後で、開口部にシード層208が形成される。
金属層210が、開口部を充填するために選択的に形成
される。基板200が露出するまで、化学的機械研磨ス
テップが行われる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、波形模様、または
二重波形模様の形成方法に係り、特に金属層の化学的機
械研磨方法に関する。
【0002】
【従来の技術】化学的機械研磨は、現在、超LSI(V
LSI)はもちろん、超大規模集積回路(ULSI)で
も使用される大域平坦化を行うことができる唯一の技術
である。それ故、化学的機械研磨は、接点(コンタク
ト)を形成する際の形成プロセスとして非常に広く使用
されている。現在行われている技術の場合には、わん状
変形と侵食が、形成プロセスの安定性および装置の信頼
性に重大な影響を与える二つの大きな問題である。
【0003】図3及び図4は、コンタクトまたは導電性
ワイヤを形成するための二重波形模様の形成方法を示す
図である。図3(A)に示すように、バイアホール10
2および溝104を持つ基板100が使用される。つい
で、図3(B)に示すように、バリヤ層106およびシ
ード層108が基板100の上に形成される。
【0004】さらに、図3(C)に示すように、シード
層108を使用して銅(Cu)層110が電気メッキさ
れる。この図に示すように、シード層108は銅層11
0の一部になる。シード層108の幾何学的形状は平ら
ではないので、銅層110の表面のプロファイルも凹凸
状態になる。
【0005】
【発明が解決しようとする課題】ついで、図3(D)に
示すように、化学的機械研磨法により基板100が露出
するまで銅層110の研磨が行われる。この図に示すよ
うに、銅層110と基板100の材質の硬度が異なるの
で、銅層110上に凹部が形成され、大きな表面積を持
つバイアホールができる。これが、いわゆる「わん状変
形」である。
【0006】さらに、図3(E)に示すように、銅層1
10と基板100との上に、キャップ層112が形成さ
れる。上記わん状変形の他に、基板100(通常、誘電
体層)の、バイアホールが高い密度で存在する領域は、
化学的機械研磨プロセス中にスラリーにより金属層が除
去されると共に、容易に侵食を受ける。
【0007】従って、本発明は、コンタクトまたは導電
性ワイヤを形成するための波形模様の形成方法を提供す
る。
【0008】
【課題を解決するための手段】バイアホールを持つ金属
上には、同じ形状のバリヤ層が形成される。シード層
は、バリヤ層の上に形成される。バリヤ層が露出するま
で、シード層に対して化学的機械研磨ステップが行われ
る。その結果、バイアホールの表面上にシード層が残
り、一方、基板上のシード層は除去されバリヤ層が露出
する。その後、シード層上に金属層の電気メッキが行わ
れる。基板の頂部の表面は、シード層により覆われてい
ないので、その上には金属層は形成されない。金属層
は、バイアホールを充填する程度に形成されるだけであ
る。基板に達するまで金属層およびバリヤ層の化学的機
械研磨ステップがもう一度行われる。キャップ層は、金
属層および基板上に形成される。上記方法によりシード
層が選択的に除去される。すなわち、金属層はシード層
が残っている領域上だけに形成される。それ故、金属層
の研磨レベルを制御するのが一層容易になる。従って、
わん状変形および侵食を最小限度にとどめることができ
る。
【0009】さらに、金属層に対する研磨ステップ中
に、金属層の表面のスラリーによる酸化がひんぱんに起
こる。水素プラズマが、脱酸素化機能を持っていること
は周知である。それ故、水素[H]プラズマ処理を追加
することにより、酸化を起こさないで金属層を研磨する
ことができる。上記の一般的な説明および下記の詳細な
説明は、例示および説明のためのものであって、本発明
を制限するものでないことを理解されたい。本発明は、
特許請求の範囲によってのみ制限される。
【0010】
【発明の実施の形態】図1及び図2は、化学的機械研磨
プロセスが行われる二重波形模様の形成方法を示す図で
ある。本発明の技術の使用は、二重波形模様だけに制限
されるものでないことを理解されたい。波形模様または
導電性ワイヤ、金属ラインまたは金属相互接続の形成の
ような方法またはプロセスにも使用することができる。
【0011】図1(A)に示すように、基板200が使
用される。基板200は、バイアホール202および相
互接続溝204のような開口部を含む。ついで、図1
(B)に示すように、基板200の表面プロファイルに
沿って、例えば、窒化タンタル層(TaN)、タンタル
層(Ta)、窒化チタン層(TiN)、チタン層(T
i)、または他の高融点金属またはその化合物の組成物
のような、同じ形状のバリヤ層206が形成される。そ
の後、好適には、金属層の種類により、銅層またはタン
グステン層(W)のような金属層であることが好ましい
シード層208が、バイアホール202および相互接続
溝204を充填するために形成される。好適には、物理
的蒸着法(PVD)により、厚さ約1kű350Åの
シード層208を形成することが好ましい。
【0012】さらに、図1(C)に示すように、研磨阻
止層としてのバリヤ層206を持つシード層208に対
して、化学的機械研磨ステップが行われる。それ故、基
板200上のシード層208が除去されバリヤ層206
が露出する。一方、バイアホール202および相互接続
溝204の表面を覆っているシード層208は除去され
ずに残る。それ故、金属層を電気メッキする領域は、バ
イアホール202および相互接続溝204だけに限定さ
れる。すなわち、金属層が、電気メッキにより選択的に
形成される。
【0013】そうしたい場合には、もう一回水素プラズ
マ処理が行われる。水素プラズマは、脱酸素化機能を持
っているので、化学的機械研磨ステップ中の、シード層
208上でのスラリーの反応により形成された自然酸化
層が除去される。ついで、図2(D)に示すように、例
えば、銅層、タングステン層または他の金属層のような
金属層210が、バイアホール202および相互接続溝
204を充填するために選択的に形成される。シード層
208により覆われていないので、基板200上のバリ
ヤ層206は金属層210で覆われていない。この図に
示すように、バイアホール202および相互接続溝20
4は、中央が若干隆起している金属層210で充填され
る。
【0014】さらに、図2(E)に示すように、基板2
00上の金属層210およびバリヤ層206が、化学的
機械研磨ステップにより除去される。それにより、この
図に示すように、金属層210の表面が平らになる。従
来技術の場合には、バイアホールおよび相互接続溝を充
填するために、過度の量の金属層が形成される。それ
故、過度の量の金属層を除去するのに長い時間が掛か
り、研磨ステップの安定性を制御するのが難しい。本発
明を使用すれば、基板上に過度の量の金属を使用する必
要がない研磨ステップを簡単に実行することができる。
その後、図2(F)に示すように、例えば、金属層21
0および基板200を覆うために窒化層のようなキャッ
プ層212が形成される。
【0015】
【発明の効果】それ故、本発明は少なくとも下記の利点
を持つ。
【0016】1)化学的機械研磨の第一のステップは、
単なる浅い研磨ステップである。何故なら、除去される
シード層の厚さが非常に薄いからである。それ故、従来
技術と比較すると非常に容易に制御を行うことができ
る。
【0017】2)基板上のある領域上にシード層の一部
を除去しないで残すことによって、特定の領域に金属層
を電気メッキすることができる。それ故、研磨が行われ
る基板上に過度の金属が形成されることがない。それ
故、研磨ステップが簡単になり、研磨時間が短縮する。
【0018】3)水素プラズマ処理の追加ステップによ
り、化学的機械研磨の第一のステップ中にシード層上に
形成された酸化物の層が、水素プラズマの脱酸素化機能
により除去される。
【0019】4)また、金属層が選択的に形成されるの
で、金属層の表面を非常に短時間の間に平らにすること
ができる。化学的機械研磨の第二のステップにおいて
は、非常に厚さの薄いバリヤ層、すなわち、厚さの変動
の小さいウエファの研磨が行われる。それ故、わん状変
形および侵食を最小限度に抑えることができる。当業者
であれば、本明細書に開示した仕様および実行を考慮す
れば、本発明の他の実施形態を思い付くことができるだ
ろう。考慮の対象になる上記仕様および実施形態は、単
に例示としてのものに過ぎず、本発明の範囲および精神
は特許請求の範囲に記載してある。
【図面の簡単な説明】
【図1】本発明の好適な実施形態の二重波形模様の形成
方法を示す図(その1)。
【図2】本発明の好適な実施形態の二重波形模様の形成
方法を示す図(その2)。
【図3】波形模様の従来の形成方法を示す図(その
1)。
【図4】波形模様の従来の形成方法を示す図(その
2)。
【符号の説明】
200 基板 202 バイアホ−ル 204 相互接続溝 206 バリヤ層 208 シ−ド層 210 金属層 212 キャップ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲呉▼ 俊 元 台湾新竹市振興路48巷15弄24號3樓之1 (72)発明者 盧 火 鐵 台湾台北市復興北路513號3樓 Fターム(参考) 5F033 HH11 HH18 HH19 HH21 HH32 HH33 JJ01 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 MM01 MM02 MM12 MM13 NN06 NN07 PP14 PP27 PP33 QQ48 QQ49 QQ92 QQ94 XX33

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 バイアホールと相互接続溝とを有する基
    板を用意する工程と、 前記基板上に同じ形状のバリヤ層を形成する工程と、 前記バリヤ層上にシード層を形成する工程と、 研磨阻止層として前記バリヤ層を用い前記シード層上に
    第一の化学的機械研磨を実行する工程と、 前記バイアホールと前記相互接続溝とを金属層によって
    充填する工程と、 前記基板が露出するまで前記金属層および前記バリヤ層
    に対して第二の化学的機械研磨を実行する工程とを含む
    ことを特徴とする二重波形模様の形式方法。
  2. 【請求項2】 請求項1に記載の方法において、 前記バリヤ層が、タンタル、窒化タンタル、チタン、窒
    化チタンおよび他の高融点金属からなるグループから選
    択した材料でできていることを特徴とする方法。
  3. 【請求項3】 請求項1に記載の方法において、 前記シード層が、銅層からなることを特徴とする方法。
  4. 【請求項4】 請求項3に記載の方法において、 前記金属層が、銅層からなることを特徴とする方法。
  5. 【請求項5】 請求項1に記載の方法において、 前記シード層が、タングステン層からなることを特徴と
    する方法。
  6. 【請求項6】 請求項5に記載の方法において、 前記金属層が、タングステン層からなることを特徴とす
    る方法。
  7. 【請求項7】 請求項1に記載の方法において、 前記第一の化学的機械研磨ステップの後で、さらに、水
    素プラズマ処理ステップを含むことを特徴とする方法。
  8. 【請求項8】 その内部に開口部を持つ基板を用意する
    工程と、 前記基板の表面プロファイルに沿って同じ形状のバリヤ
    層を形成する工程と、 前記開口部内の前記バリヤ層を覆うようにシ−ド層を形
    成する工程と、 前記シード層上に形成された自然酸化物層を脱酸素化す
    る工程と、 前記シード層上の金属層を選択的に電気メッキする工程
    と、 研磨阻止層として前記基板を用い化学的機械研磨を実行
    する工程とを含むことを特徴とするコンタクト形成方
    法。
  9. 【請求項9】 請求項8に記載の方法において、 前記バリヤ層が、タンタル、窒化タンタル、チタン、窒
    化チタンおよび他の高融点金属からなるグループから選
    択した材料でできていることを特徴とする方法。
  10. 【請求項10】 請求項8に記載の方法において、 前記シード層が、銅層からなることを特徴とする方法。
  11. 【請求項11】 請求項10に記載の方法において、 前記金属層が、銅層からなることを特徴とする方法。
  12. 【請求項12】 請求項8に記載の方法において、 前記シード層が、タングステン層からなることを特徴と
    する方法。
  13. 【請求項13】 請求項12に記載の方法において、 前記金属層が、タングステン層からなることを特徴とす
    る方法。
  14. 【請求項14】 請求項1に記載の方法において、 前記自然酸化物層の脱酸素化ステップが、水素プラズマ
    処理ステップを含むことを特徴とする方法。
JP03925599A 1999-02-17 1999-02-17 デュアルダマシンおよび相互接続の形成方法 Expired - Fee Related JP3672760B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03925599A JP3672760B2 (ja) 1999-02-17 1999-02-17 デュアルダマシンおよび相互接続の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03925599A JP3672760B2 (ja) 1999-02-17 1999-02-17 デュアルダマシンおよび相互接続の形成方法

Publications (2)

Publication Number Publication Date
JP2000235981A true JP2000235981A (ja) 2000-08-29
JP3672760B2 JP3672760B2 (ja) 2005-07-20

Family

ID=12548043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03925599A Expired - Fee Related JP3672760B2 (ja) 1999-02-17 1999-02-17 デュアルダマシンおよび相互接続の形成方法

Country Status (1)

Country Link
JP (1) JP3672760B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113006A (ja) * 2002-07-18 2008-05-15 Micron Technology Inc キャパシタ構造体の形成方法
JP2012235134A (ja) * 2003-09-23 2012-11-29 Micron Technology Inc 導電性構成部品、貫通ビア及び導電性貫通ウェーハ・ビアを含む半導体構成部品を製造するためのプロセス及び集積化スキーム
JPWO2020255772A1 (ja) * 2019-06-18 2020-12-24

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113006A (ja) * 2002-07-18 2008-05-15 Micron Technology Inc キャパシタ構造体の形成方法
JP2012235134A (ja) * 2003-09-23 2012-11-29 Micron Technology Inc 導電性構成部品、貫通ビア及び導電性貫通ウェーハ・ビアを含む半導体構成部品を製造するためのプロセス及び集積化スキーム
US9287207B2 (en) 2003-09-23 2016-03-15 Micron Technology, Inc. Methods for forming conductive vias in semiconductor device components
JPWO2020255772A1 (ja) * 2019-06-18 2020-12-24
WO2020255772A1 (ja) * 2019-06-18 2020-12-24 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP7254178B2 (ja) 2019-06-18 2023-04-07 東京エレクトロン株式会社 基板処理方法および基板処理装置
US11781215B2 (en) 2019-06-18 2023-10-10 Tokyo Electron Limited Substrate processing method of forming a plating film in a recess

Also Published As

Publication number Publication date
JP3672760B2 (ja) 2005-07-20

Similar Documents

Publication Publication Date Title
TWI284944B (en) Method for manufacturing a multi-level interconnect structure
US6358832B1 (en) Method of forming barrier layers for damascene interconnects
TW490800B (en) Bi-layer etch stop for inter-level via
US6417094B1 (en) Dual-damascene interconnect structures and methods of fabricating same
JP4049978B2 (ja) メッキを用いた金属配線形成方法
US6083835A (en) Self-passivation of copper damascene
JP5528027B2 (ja) 配線構造の製造方法
US6383935B1 (en) Method of reducing dishing and erosion using a sacrificial layer
WO2000019524A9 (en) Ic interconnect structures and methods for making same
JPH10178096A (ja) アルミニウム接点の製造法
US7589021B2 (en) Copper metal interconnection with a local barrier metal layer
US20040121583A1 (en) Method for forming capping barrier layer over copper feature
US6503828B1 (en) Process for selective polishing of metal-filled trenches of integrated circuit structures
TWI251898B (en) Damascene process for fabricating interconnect layers in an integrated circuit
US20080258303A1 (en) Novel structure for reducing low-k dielectric damage and improving copper EM performance
TWI274629B (en) Method of reducing pattern effect in CMP process, method of eliminating dishing phenomena after CMP process, and method of CMP rework
KR100559041B1 (ko) 반도체 소자의 구리 배선 형성 방법
JP2000156406A (ja) 半導体装置およびその製造方法
US20040253810A1 (en) Dummy structures to reduce metal recess in electropolishing process
CN107481995A (zh) 被金属覆盖层覆盖的钴互连
JP2000235981A (ja) 二重波形模様、波形模様、および相互接続の形成方法
US20070148967A1 (en) Method for Manufacturing Semiconductor Device
JP2002299343A (ja) 半導体装置の製造方法
US20030109133A1 (en) Process for fabricating an electronic component incorporating an inductive microcomponent
JP2002526926A (ja) バリア層形成のための改善した方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040720

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040902

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050420

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080428

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees