JP2000223721A - 高耐圧半導体素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】コンタクト下方領域での電界緩和に加え、コン
タクト不純物領域の角部における電界集中を防止し、更
なる高耐圧化を図る。 【解決手段】基板２の一主面側に埋込誘電体層３を介し
て形成された第１導電型の半導体活性層４に、第２導電
型の不純物領域７と、第１導電型のコンタクト不純物領
域６とが互いに離れて形成され、第２導電型の不純物領
域７およびコンタクト不純物領域６上に、それぞれ素子
電極１０，９を有する。本発明では、半導体活性層４の
表面に凸部４ａを設け、凸部４ａの上面から半導体活性
層４内部に向けてコンタクト不純物領域６が形成されて
いる。このため、電圧印加時にコンタクト下方領域に形
成される空乏層４ｅ内で電界が緩和されるとともに、コ
ンタクト不純物領域６に角部が形成されないことから電
界集中が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばＳＯＩな
どの誘電体分離構造を有する高耐圧半導体素子およびそ
の製造方法に関する。特定的に、本発明は、いわゆるＲ
ＥＳＵＲＦ(Reducde Surface Field) 効果により高耐圧
を達成した高耐圧半導体素子の改良、即ち更なる高耐圧
化に関する。

【０００２】

【従来の技術】近年、オーディオアンプ用またはディス
プレイドライバ用のＩＣの分野では、高耐圧化と同時
に、高集積化および高速化が要求されている。これらの
要求を同時に満たすために、いわゆるＳＯＩなど、基板
と誘電体分離された半導体活性層に形成した高耐圧ＩＣ
が知られている。

【０００３】図８は、高耐圧ＩＣの構成要素として、Ｓ
ＯＩ基板上に形成された高耐圧ダイオードの要部断面図
である。この高耐圧ダイオード１００において、たとえ
ば、ｎ型シリコンウエハからなる基板１０１上に、埋込
誘電体層１０２を介してｎ型シリコンからなる半導体活
性層１０３が形成されている。半導体活性層１０３内の
表面側に、ｎ型不純物が高濃度に添加されてコンタクト
不純物領域１０４が形成されている。図８では片側しか
示さないが、コンタクト不純物領域１０４から離れて平
面パターン上で囲むように、ｐ型不純物を高濃度に含む
ｐ⁺ 不純物領域１０５が形成されている。また、ｐ⁺ 不
純物領域１０５の更に外側を囲んで、素子分離絶縁層１
０６が形成されている。半導体活性層１０３上は絶縁膜
１０７で覆われ、そのコンタクト不純物領域１０４上部
分、および、ｐ⁺ 不純物領域１０５上部分に、それぞれ
開口部１０７ａおよび１０７ｂが形成されている。絶縁
膜１０７上に、開口部１０７ａを介してコンタクト不純
物領域１０４に接続するカソード電極１０８、および、
開口部１０７ｂを介してｐ⁺ 不純物領域１０５に接続す
るアノード電極１０９が形成されている。

【０００４】このような構成の高耐圧ダイオード１００
に対し、たとえば、基板１０１およびアノード電極１０
９を接地電位で保持した状態で、カソード電極１０８に
電圧を印加し、その電圧値を漸増する。半導体活性層１
０３内では、ｐ⁺ 不純物領域１０５とのｐｎ接合面から
空乏層１０３ａがカソード側に向かって伸びる。このと
き同時に、接地電位に固定され誘電体分離された基板１
０１がプレート電極として作用することから、埋込誘電
体層１０２との界面から空乏層１０３ｂが半導体活性層
１０３内を表面に向かって伸びる。この基板側からの空
乏層１０３ｂの伸びによって、空乏層１０３ａが半導体
活性層１０３内の表面側を横方向に伸びようとする非空
乏化領域が次第に浅くなっていく。このため、表面空乏
層１０３ａが伸びやすくなり、半導体活性層１０３の全
域が容易に空乏化され、結果として、当該ダイオードの
ｐｎ接合間での電界が緩和されるという効果（ＲＥＳＵ
Ｆ効果）が得られる。

【０００５】この高耐圧化の原理をトランジスタに適用
すると、ＳＯＩ基板を用いたＬＤＭＯＳＦＥＴ(Lateral
Double Diffused MOSFET)やＩＧＢＴ(Insulated Gate
Bipolar Transistor) など、種々の高耐圧トランジスタ
が実現できる。

【０００６】これらの高耐圧半導体素子は、誘電体分離
により、寄生容量が小さく高速動作が達成でき、低電圧
化，低消費電力化が可能となる。加えて、埋込誘電体層
の存在により、半導体活性層内に形成する素子間分離層
を余り深くしなくてもよいことから、素子分離領域の面
積を小さくして素子集積度を高めることが可能となると
いった種々の利点がある。

【０００７】この高耐圧半導体素子を更に高耐圧化する
には、電界集中箇所を出来るだけなくすことが重要であ
る。このような観点から、たとえば、特開平１０−１３
５４６６号公報に、ｐｎ接合付近での電界集中緩和策と
して、表面空乏層が伸びる半導体領域（ドリフト領域）
にコンタクト不純物領域に向けて厚くなるように厚み分
布をもたせることにより、ｐｎ接合付近での表面空乏層
の伸びを良くする技術が開示されている。

【０００８】一方、高耐圧化のためドリフト領域を完全
空乏化するには、ドリフト領域より先に低い印加電圧で
アバランシェ降伏する箇所をなくさなくてはならない。
たとえば、図８に示す構造の高耐圧ダイオードにおい
て、カソードにおけるコンタクト不純物領域１０４下の
半導体活性層領域（以下、コンタクト下方領域）は、コ
ンタクト不純物領域１０４の存在により薄くなっている
ために、周囲のドリフト領域に比べ降伏電圧が低い。

【０００９】そこで、特開平６−１８８４３８号公報に
おいて、コンタクト下方領域で部分的に埋込誘電体層厚
（および／または誘電率）を変えて、この領域で空乏層
の伸びを抑え、アバランシェ降伏が起こりにくくする技
術が開示されている。一般に、埋込誘電体層を一様に厚
くしたり、その誘電率を一様に低下させると、コンタク
ト下方領域での空乏層の伸びは抑えられるが、このこと
がドリフト領域ではＲＥＳＵＦ効果を低減させてしまう
結果をもたらす。そこで、上記公報に記載された技術で
は、コンタクト下方領域を中心とした限られた部分で、
埋込誘電体層の厚みを基板側に増やしたり、埋込誘電体
層に誘電率を小さくする帯状部分（たとえば、空気もし
くは真空の空洞）を形成することで、降伏電圧の増加と
ＲＥＳＵＲＦ効果の維持を両立させている。

【００１０】

【発明が解決しようとする課題】しかし、この特開平６
−１８８４３８号公報に記載された高耐圧ダイオードで
は、コンタクト下方領域での降伏電圧の増大によって高
耐圧化されるが、さらに高耐圧化しようとしたときに、
コンタクト不純物領域の角部（曲率を有する部分）にお
ける電界集中が問題となる可能性が高い。

【００１１】本発明の目的は、コンタクト下方領域での
電界緩和に加え、コンタクト不純物領域の角部における
電界集中を防止でき、そのぶん更なる高耐圧化が可能な
高耐圧半導体素子およびその製造方法を提供することに
ある。

【００１２】

【課題を解決するための手段】本発明に係る高耐圧半導
体素子は、基板の一主面側に埋込誘電体層を介して形成
された第１導電型の半導体活性層に、第２導電型の不純
物領域と、第１導電型のコンタクト不純物領域とが互い
に離れて形成され、上記第２導電型の不純物領域および
上記コンタクト不純物領域上に、それぞれ素子電極を有
する高耐圧半導体素子であって、上記半導体活性層は、
その表面に凸部を有し、上記凸部の上面から半導体活性
層内部に向けて上記コンタクト不純物領域が形成され、
上記凸部上に素子電極が形成されている。

【００１３】好適には、上記コンタクト不純物領域は、
その深さが上記凸部の高さと同じか小さい。

【００１４】上記半導体活性層および上記コンタクト不
純物領域の導電型がｎ型の場合、好適には、上記基板と
上記第２導電型の不純物領域を同電位とし、コンタクト
不純物領域上の素子電極に基板電位より高い電位を付与
したときに、コンタクト不純物領域下方での降伏電圧
が、上記第２導電型の不純物領域と半導体活性層との間
のｐｎ接合の降伏電圧以上となるように、上記埋込絶縁
膜、半導体活性層、凸部および各不純物領域の寸法と距
離、ならびに、半導体活性層と各不純物領域の不純物濃
度が設定されている。また、上記半導体活性層および上
記コンタクト不純物領域の導電型がｐ型の場合、好適に
は、上記基板と上記第２導電型の不純物領域を同電位と
し、コンタクト不純物領域上の素子電極に基板電位より
低い電位を付与したときに、コンタクト不純物領域下方
での降伏電圧が、上記第２導電型の不純物領域と半導体
活性層との間のｐｎ接合の降伏電圧以上となるように、
上記埋込絶縁膜、半導体活性層、凸部および各不純物領
域の寸法と距離、ならびに、半導体活性層と各不純物領
域の不純物濃度が設定されている。

【００１５】このような構成の高耐圧半導体素子では、
コンタクト不純物領域が半導体活性層の凸部内に設けら
れていることから、コンタクト不純物領域直下の半導体
活性層領域（コンタクト下方領域）において活性層厚
を、周囲の活性層領域（ドリフト領域）と同じか厚くで
きる。その結果、コンタクト下方領域でアバランシェ降
伏が起きにくくなる。周囲のドリフト領域においては、
活性層厚は変わらないことから、ＲＥＳＵＲＦ効果が低
減することがない。また、コンタクト不純物領域が凸部
内に設けられていることから、コンタクト不純物領域に
曲率を有する角部が生じない。したがって、従来のよう
に角部に電界が集中するようなことがなく、そのぶん、
高耐圧にすることができる。

【００１６】本発明に係る高耐圧半導体素子の製造方法
は、基板の一主面側に埋込誘電体層を介して第１導電型
の半導体活性層を形成する工程と、上記半導体活性層の
表面に凸部を形成する工程と、第１導電型のコンタクト
不純物領域を、上記凸部の上面から半導体活性層内部に
向けて形成する工程と、上記凸部から離れた半導体活性
層部分に、第２導電型の不純物領域を形成する工程と、
上記コンタクト不純物領域および上記第２導電型の不純
物領域上に、素子電極を形成する工程とを含む。

【００１７】上記凸部の形成工程では、凸部形成箇所に
マスク層を形成して周囲の半導体活性層の表面部分をエ
ッチングにより除去してもよいし、また、凸部形成箇所
で開口するマスク層を半導体活性層上に形成し、上記マ
スク層の開口部から半導体活性層の一部を結晶成長させ
てもよい。

【００１８】この高耐圧半導体素子の製造方法では、エ
ッチングまたは選択エピタキシャル成長など、一般的な
方法で、半導体活性層の凸部形成が可能である。

【００１９】

【発明の実施の形態】以下、本発明に係る高耐圧半導体
素子の実施形態を、高耐圧ダイオードを例として説明す
る。図１は、本発明の実施形態に係る高耐圧ダイオード
の要部断面図である。

【００２０】図１に示す高耐圧ダイオード１において、
たとえば、ｐ型あるいはｎ型のシリコンまたは他の導電
性材料からなる基板２上に、酸化シリコンからなる埋込
誘電体層３が形成され、埋込誘電体層３上にｎ型シリコ
ンからなる半導体活性層４が形成されている。導電性の
基板２は、電位を印加して所定電位で保持可能に、たと
えば、その裏面に図示しないメタル層が形成されてい
る。

【００２１】半導体活性層４は、その表面から埋込誘電
体層３に達する素子分離絶縁層５により仕切られてい
る。素子分離絶縁層５は、たとえば、ＬＯＣＯＳまたは
トレンチ絶縁層からなり、円環状パターンにて形成さ
れ、そのパターン内の半導体活性層部分を、周囲の活性
層部分と電気的、空間的に分離する。

【００２２】本発明の実施形態における半導体活性層４
は、たとえば、素子分離された活性層中心位置の表面に
凸部４ａを有している。凸部４ａの上面から半導体活性
層４の内部に向けて、ｎ型不純物が半導体活性層４より
高い濃度で導入され、これにより、コンタクト不純物領
域６が形成されている。半導体活性層４は、コンタクト
不純物領域６直下のコンタクト下方領域４ｂと、コンタ
クト下方領域４ｂ周囲のドリフト領域４ｃとに区分され
る。

【００２３】コンタクト不純物領域６の深さは、凸部４
ａの高さと同じか小さい。つまり、コンタクト不純物領
域６の底面が、凸部４ａ周囲の半導体活性層４表面と同
じ高さか、より高い位置に形成されている。このため、
コンタクト下方領域４ｂの厚さは、ドリフト領域４ｃの
厚さ以上に設定されている。

【００２４】一方、凸部４ａから最も離れた半導体活性
層４内位置には、素子分離絶縁層５に沿い、活性層表面
から埋込誘電体層３に達してｐ型不純物が導入され、こ
れにより、ｐ⁺ 不純物領域７が形成されている。ｐ⁺ 不
純物領域７とｎ型の半導体活性層４との界面が、当該高
耐圧ダイオードのｐｎ接合面となる。

【００２５】凸部４ａ上を含む半導体活性層４上に、た
とえば、酸化シリコンまたは窒化シリコンからなる絶縁
膜８が成膜されている。絶縁膜８は、そのコンタクト不
純物領域６上に開口部８ａを有し、また、ｐ⁺ 不純物領
域７上に開口部８ｂを有する。カソード電極９が、絶縁
膜の開口部８ａを介してコンタクト不純物領域６上に接
して形成されている。また、アノード電極１０が、絶縁
膜の開口部８ｂを介してｐ⁺ 不純物領域７上に接して形
成されている。

【００２６】このような構成の高耐圧ダイオード１に対
し、たとえば、基板２およびアノード電極１０を接地電
位で保持した状態で、カソード電極９に正の電圧を印加
し、その電圧値を漸増する。この電圧値増加にともなっ
て、半導体活性層４において、ｐｎ接合面から空乏層４
ｄがドリフト領域４ｃ内をカソード側に向かって伸び
る。このとき同時に、接地電位に固定され誘電体分離さ
れた基板２がプレート電極として作用することから、埋
込誘電体層３との界面から空乏層４ｅが半導体活性層４
内を表面側に向かって伸びる。この基板側からの空乏層
４ｅの伸びによって、空乏層４ｄが活性層表面側を横方
向に伸びようとするドリフト領域４ｄの非空乏化部分が
次第に浅くなっていく。このため、この表面空乏層４ｄ
が益々伸びやすくなり、ドリフト領域４ｃの全域が容易
に空乏化され、結果として、当該ダイオードのｐｎ接合
間での電界が緩和されるという効果（ＲＥＳＵＲＦ効
果）が得られる。

【００２７】一方、半導体活性層４のコンタクト下方領
域４ｂにおいては、ほとんど基板側からの空乏層４ｅの
伸びによって空乏化が行われる。

【００２８】図２に、上記した電圧印加時における、半
導体活性層４の表面から基板２までの電界強度分布をグ
ラフで示す。横軸は半導体活性層４の表面から深さ方向
の距離、縦軸は電界強度を表す。また、このグラフにお
いて、実線はドリフト領域４ｃ（またはコンタクト下方
領域４ｂ）が部分的に空乏化した状態、破線は完全に空
乏化して降伏した状態を示す。カソード電極９と、アノ
ード電極１０および基板２との間に印加された電圧は、
図２に示すように、埋込誘電体層３（厚さ：ｔ_box ）
と、ドリフト領域４ｃ（またはコンタクト下方領域４
ｂ）に形成された空乏層（厚さ：ｔ_d ）で分担される。
そして、埋込誘電体層３の空乏層側端面が臨界電圧Ｅ_cr
に達したときに、当該ダイオードがアバランシェ降伏す
る。

【００２９】図８に示した従来構造の高耐圧ダイオード
では、均一な厚さを有する半導体活性層１０３内の表面
にコンタクト不純物領域１０４が形成され、その接合深
さのぶんだけ空乏化領域が薄くなっていた。したがっ
て、図２内に併せて示すように、コンタクト下方領域に
おける空乏層内の電界がドリフト領域における空乏層内
の電界より強く（電界強度の傾きが急峻に）なってい
た。その結果、従来構造の高耐圧ダイオードでは、ドリ
フト領域が完全空乏化されるまえに、先にコンタクト下
方領域が完全空乏化されてアバランシェ降伏が起きやす
く、これが降伏が起きる印加電圧（降伏電圧）を低下さ
せ、当該ダイオードの高耐圧化を阻害する要因となって
いた。

【００３０】ところで、図１に示す高耐圧ダイオード１
において、コンタクト下方領域４ｂにおける降伏電圧Ｖ
_B は、以下の式で表される。

【００３１】

【数１】

【００３２】ここで、Ｅ_crはアバランシェ降伏を起こす
臨界電界、ｔ_SOI とε_SOI は半導体活性層４の厚さと誘
電率、ｔ_box とε_box は埋込誘電体層３の厚さと誘電
率、Ｘ_j はコンタクト不純物領域６の接合深さを示す。

【００３３】この式（１）から、コンタクト下方領域４
ｂにおける降伏電圧Ｖ_B を高くするには、半導体活性層
４を厚くするか、埋込誘電体層３を厚くすればよいこと
がわかる。このうち埋込誘電体層３を一律に厚くする
と、ドリフト領域４ｃにおける電界緩和効果（ＲＥＳＵ
ＲＦ効果）が減少し、高耐圧化に不利となる。そこで、
本発明では、半導体活性層４を局所的に厚くするために
凸部４ａを設け、深さＸ_j のコンタクト不純物領域６の
存在による降伏電圧Ｖ_B の低下を防止している。

【００３４】図３は、本発明適用後のコンタクト下方領
域における電界強度分布を従来の場合と比較して示すグ
ラフである。実線で示す本発明の場合は、凸部４ａの存
在により、見かけ上、埋込絶縁層が基板深部側におおよ
そ凸部４ａの高さだけ移動した効果がある。したがっ
て、破線で示す従来の場合に比べ、空乏層での電界強度
の傾きが緩やかとなっていることが、このグラフから読
み取れる。

【００３５】一方、前記した特開平６−１８８４３８号
公報に記載の従来構造の高耐圧ダイオードでは、上記式
（１）において、埋込誘電体層の厚さｔ_box および／ま
たは誘電率ε_box を変えることによって、本発明と同様
な効果を得ている。しかし、コンタクト不純物領域に曲
率を有する角部を有し、角部に電界が集中しやすいた
め、そのことが更なる高耐圧化を進めるうえで障害とな
っていた。これに対し、本発明の実施形態では、図１に
示すように、コンタクト不純物領域６を半導体活性層４
の凸部４ａ内に設けることによって角部が形成されない
ようにしている。

【００３６】以上より、本発明の実施形態に係る高耐圧
ダイオード１では、空乏層内の電界緩和と、コンタクト
不純物領域における電界の局部集中防止との２つの対策
を施すことによって、従来構成に比べ、さらに高耐圧化
を図っている。

【００３７】つぎに、このような構造の高耐圧ダイオー
ドの製造方法を、凸部の形成を中心に述べる。図４〜図
７は、本発明の実施形態に係る高耐圧ダイオードの製造
途中における要部断面図である。

【００３８】図４において、基板２として、たとえばｎ
型またはｐ型のシリコンウエハを用意し、その一方面側
に埋込誘電体層３および半導体活性層４を形成する。こ
の形成は、一般的に良く知られている、たとえばＳＩＭ
ＯＸ(Separation by Implanted Oxygen)法またはウエハ
張り合わせ法を用いて行う。

【００３９】ＳＩＭＯＸ法では、単結晶シリコンウエハ
に比較的に高いエネルギーで所定濃度の酸素イオンをイ
オン注入し、その後アニールすることによって単結晶シ
リコンウエハ中の表面から深い位置に埋込誘電体層３を
形成する。このイオン注入では、埋込誘電体層３より上
の表面側に酸素イオンが導入されないことにより、その
表面領域が半導体活性層４となる。

【００４０】ウエハ張り合わせ法では、用意した２枚の
単結晶シリコンウエハの一方、または双方の一主面に埋
込誘電体層３となる酸化シリコンの層を形成した後、そ
の酸化シリコンの層を挟むように２枚のウエハを張り合
わせて、熱圧着し、その一方のウエハ裏面からウエハの
厚み途中まで研磨を行う。この研磨後に残された一方の
ウエハ部分が半導体活性層４となる。

【００４１】図５において、半導体活性層４にｎ型不純
物を導入した後、半導体活性層４上に、たとえば、酸化
シリコンまたは窒化シリコンからなる保護膜１１を成膜
する。保護膜１１上に、凸部形成箇所で開口する図示し
ないレジストパターンを形成し、これをマスクとして保
護膜１１をエッチングして開口部１１ａを形成する。こ
の状態でエピタキシャル成長を行うと、開口部１１ａに
より開口した半導体活性層４部分から単結晶シリコンが
成長し、図５に示すように、凸部４ａが選択的に形成さ
れる。

【００４２】図６において、少なくとも形成した凸部４
ａ全域を半導体活性層４と同じ程度の不純物濃度となる
ようにｎ型不純物を導入した後、さらに、比較的に低い
エネルギーで高濃度にｎ型不純物をイオン注入する。こ
のイオン注入では、保護膜１１がイオン種の阻止膜とし
て機能し、凸部４ａ内のみ、この高濃度イオン注入がな
される。その後、活性化アニーリングを行うと、凸部４
ａ内にコンタクト不純物領域６が形成される。

【００４３】図７において、保護膜１１を除去した後、
図示しないレジストパターンを用いた選択イオン注入お
よび活性化アニーリングによって、ｐ⁺ 不純物領域７を
形成する。また、たとえば、トレンチ素子分離法によっ
て、ｐ⁺ 不純物領域７に沿った半導体活性層４部分に素
子分離絶縁層５を形成する。なお、素子分離絶縁層５
は、前記したＳＯＩ構造をウエハ張り合わせ法により形
成する場合に、ウエハ張り合わせ前に、一方ウエハに凹
部を形成し当該凹部を絶縁膜で埋め込んでおくことによ
って予め形成可能である。

【００４４】その後は、図１に示すように、凸部４ａを
含む半導体活性層４上および素子分離絶縁層５上に絶縁
膜８を成膜し、これに開口部８ａ，８ｂをリソグラフィ
およびエッチングにより形成する。また、開口部８ａ，
８ｂ内を含む絶縁膜８上に、所定の導電膜を成膜し、こ
れをパターンニングすることにより、カソード電極９お
よびアノード電極１０を形成する。さらに、基板２の裏
面に金属膜などを成膜して、当該高耐圧ダイオード１の
基本構造を完成させる。

【００４５】本発明の実施形態では、凸部４ａの形成
を、何ら特別な方法を用いずに、既存の方法で行える。
なお、本実施形態における凸部４ａの形成は、図示の選
択エピタキシャル成長法に限らず、たとえば、凸部形成
箇所を覆う保護パターンを形成した後、周囲の半導体活
性層４部分をエッチングにより所定深さまで掘り下げる
方法によっても形成可能である。

【００４６】以上では、高耐圧半導体素子としてダイオ
ードを例示したが、このダイオードの基本構造を、電界
効果トランジスタ（ＦＥＴ）のドレインまたはバイポー
ラトランジスタのコレクタなど、高耐圧が要求される端
子側のダイオード構造に適用してもよい。たとえば、本
発明をＦＥＴに適用した場合、図１に示すｐ⁺ 不純物領
域７の濃度を調整してチャネル形成領域とし、その上に
絶縁膜を介してゲート電極を形成する。また、このチャ
ネル形成領域と素子分離絶縁層５との間に、ｎ型不純物
を高濃度に導入したソース不純物領域を形成し、その上
にソース電極を形成する。このＦＥＴでは、上記したダ
イオードの高耐圧化の原理によって、ソース・ドレイン
間の耐圧が向上する。また、誘電体分離構造としたこと
により、寄生容量が小さく高速動作が可能で、低電圧、
低消費電力が達成される。さらに、埋込誘電体層３に達
する素子分離絶縁層５の形成は容易で占有面積を小さく
できることから、高集積化に適する。

【００４７】

【発明の効果】本発明に係る高耐圧半導体素子およびそ
の製造方法によれば、コンタクト不純物領域下方の半導
体活性層部分での電界緩和に加え、コンタクト不純物領
域の形状に起因した電界集中を防止することができ、そ
の結果、高耐圧半導体素子の耐圧が向上する。本発明に
より、この耐圧向上に加え、誘電体分離構造が採用され
て高速性、低電圧、低消費電力などに優れ、半導体活性
層内での素子間分離が容易で素子分離絶縁層の占有面積
を小さくして高集積化に適した高耐圧半導体素子を提供
することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る高耐圧ダイオードの要
部断面図である。

【図２】電圧印加時における、半導体活性層の表面から
基板までの電界強度分布を示すグラフである。

【図３】本発明適用後のコンタクト下方領域における電
界強度分布を従来の場合と比較して示すグラフである。

【図４】本発明の実施形態に係る高耐圧ダイオードの製
造における半導体活性層形成後の断面図である。

【図５】図４に続く、凸部形成後の断面図である。

【図６】図５に続く、コンタクト不純物領域形成後の断
面図である。

【図７】図６に続く、ｐ⁺ 不純物領域および素子分離絶
縁層の形成後の断面図である。

【図８】従来の高耐圧ダイオードの要部断面図である。

【符号の説明】

１…高耐圧ダイオード（高耐圧半導体素子）、２…基
板、３…埋込誘電体層、４…半導体活性層、４ａ…凹
部、４ｂ…コンタクト下方領域、４ｃ…ドリフト領域、
４ｄ，４ｅ…空乏層、５…素子分離絶縁層、６…コンタ
クト不純物領域、７…ｐ⁺ 不純物領域（第２導電型の不
純物領域）、８…絶縁膜、８ａ，８ｂ…開口部、９…カ
ソード電極、１０…アノード電極、１１…保護膜、１１
ａ…開口部。

Claims (10)

【特許請求の範囲】
1. 【請求項１】基板の一主面側に埋込誘電体層を介して形
   成された第１導電型の半導体活性層に、第２導電型の不
   純物領域と、第１導電型のコンタクト不純物領域とが互
   いに離れて形成され、上記第２導電型の不純物領域およ
   び上記コンタクト不純物領域上に、それぞれ素子電極を
   有する高耐圧半導体素子であって、 上記半導体活性層は、その表面に凸部を有し、 上記凸部の上面から半導体活性層内部に向けて上記コン
   タクト不純物領域が形成され、 上記凸部上に素子電極が形成されている高耐圧半導体素
   子。
2. 【請求項２】上記コンタクト不純物領域は、その深さが
   上記凸部の高さと同じか小さい請求項１に記載の高耐圧
   半導体素子。
3. 【請求項３】上記半導体活性層および上記コンタクト不
   純物領域の導電型がｎ型であり、 上記基板と上記第２導電型の不純物領域を同電位とし、
   コンタクト不純物領域上の素子電極に基板電位より高い
   電位を付与したときに、コンタクト不純物領域下方での
   降伏電圧が、上記第２導電型の不純物領域と半導体活性
   層との間のｐｎ接合の降伏電圧以上となるように、上記
   埋込絶縁膜、半導体活性層、凸部および各不純物領域の
   寸法と距離、ならびに、半導体活性層と各不純物領域の
   不純物濃度が設定されている請求項１に記載の高耐圧半
   導体素子。
4. 【請求項４】上記半導体活性層および上記コンタクト不
   純物領域の導電型がｐ型であり、 上記基板と上記第２導電型の不純物領域を同電位とし、
   コンタクト不純物領域上の素子電極に基板電位より低い
   電位を付与したときに、コンタクト不純物領域下方での
   降伏電圧が、上記第２導電型の不純物領域と半導体活性
   層との間のｐｎ接合の降伏電圧以上となるように、上記
   埋込絶縁膜、半導体活性層、凸部および各不純物領域の
   寸法と距離、ならびに、半導体活性層と各不純物領域の
   不純物濃度が設定されている請求項１に記載の高耐圧半
   導体素子。
5. 【請求項５】上記半導体活性層は上記凸部以外の部分が
   ほぼ均一な厚さを有し、 上記半導体活性層の周囲に、素子分離絶縁層が上記埋込
   誘電体層上に接して形成されている請求項１に記載の高
   耐圧半導体素子。
6. 【請求項６】上記高耐圧半導体素子は、上記コンタクト
   不純物領域上の素子電極をカソード電極とし、上記第２
   導電型の不純物領域上の素子電極をアノード電極とする
   高耐圧ダイオードである請求項１に記載の高耐圧半導体
   素子。
7. 【請求項７】上記第２導電型の不純物領域を挟んで上記
   コンタクト不純物領域と反対の側に、第１導電型の他の
   コンタクト不純物領域、および、その上の第３の素子電
   極が形成され、 上記高耐圧半導体素子は、当該他のコンタクト不純物領
   域をソース不純物領域とし、上記第２導電型の不純物領
   域をチャネル形成不純物領域とし、上記コンタクト不純
   物領域をドレイン不純物領域とする高耐圧電界効果トラ
   ンジスタである請求項１に記載の高耐圧半導体素子。
8. 【請求項８】基板の一主面側に埋込誘電体層を介して第
   １導電型の半導体活性層を形成する工程と、 上記半導体活性層の表面に凸部を形成する工程と、 第１導電型のコンタクト不純物領域を、上記凸部の上面
   から半導体活性層内部に向けて形成する工程と、 上記凸部から離れた半導体活性層部分に、第２導電型の
   不純物領域を形成する工程と、 上記コンタクト不純物領域および上記第２導電型の不純
   物領域上に、素子電極を形成する工程とを含む高耐圧半
   導体素子の製造方法。
9. 【請求項９】上記凸部の形成工程では、凸部形成箇所に
   マスク層を形成して、周囲の半導体活性層の表面部分を
   エッチングにより除去する請求項８に記載の高耐圧半導
   体素子の製造方法。
10. 【請求項１０】上記凸部の形成工程では、凸部形成箇所
    で開口するマスク層を半導体活性層上に形成し、上記マ
    スク層の開口部から半導体活性層の一部を結晶成長させ
    る請求項８に記載の高耐圧半導体素子の製造方法。