JP2000209458A - ビデオインタフェ―ス回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力される映像信号の種類にかかわらず、各
フレームのサンプル点を確実にサンプリングすることが
可能なビデオインタフェース回路を提供する。 【解決手段】 デコード処理手段１１１によって入力ア
ナログビデオ信号をサンプリングし、表示領域の画素に
対応するサンプリング結果を蓄積手段１１２を介して後
段の符号化処理に供するビデオインタフェース回路にお
いて、各種類のアナログビデオ信号に対応するクロック
信号を生成する複数の位相同期発振回路１１３と、入力
アナログビデオ信号の種類を判別する判別手段１１４
と、この判別結果に応じて、該当する位相同期発振回路
１１３の出力を読出クロック信号として選択する選択手
段１１５と、読出クロック信号に同期して、蓄積手段１
１２から変換結果を読み出す読出手段１１６と、読出ク
ロック信号から出力側同期信号を生成して、読出手段１
１６の処理に供する同期信号生成手段１１７とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、テレビ会
議システムやケーブルテレビシステムのように、圧縮さ
れた画像情報を伝送する動画像伝送システムに用いられ
るディジタル画像符号化復号化装置に、アナログ画像を
入力するためのビデオインタフェース回路に関するもの
である。ディジタル画像符号化装置によって、入力され
るアナログ画像をディジタル化してフレーム相関を用い
て符号化するためには、映像を構成する各フレームにつ
いて一定のサンプル数を維持し、各フレームにおける各
画素に対応するサンプリングポイントの空間的な位置を
一定とする必要がある。

【０００２】

【従来の技術】図１２に、従来のビデオインタフェース
回路を適用したディジタル画像符号化復号化装置の構成
例を示す。図１２に示したディジタル画像符号化復号化
装置において、符号化処理部４１１は、ビデオインタフ
ェース回路４１２を介して受け取った画像情報を符号化
し、回線制御部４１３を介して送出する構成となってい
る。

【０００３】また、復号化処理部４１４は、この回線制
御部４１３を介して符号化された情報を受け取って復号
化処理を行い、復元した画像情報をエンコード処理部４
１５の処理に供する構成となっている。図１２に示した
ビデオインタフェース回路４１２において、デコード処
理部４２１は、アナログ−ディジタル（Ａ／Ｄ）変換部
４２２によってディジタル化されたビデオ信号を受け取
り、このビデオ信号をディジタルコンポーネント信号に
変換し、後述する有効領域分の変換結果を上述した符号
化処理部４１１に送出する構成となっている。

【０００４】このビデオインタフェース回路４１２にお
いて、位相同期発振回路（ＰＬＬ）４２３は、同期信号
検出部４２４によってコンポジットビデオ信号から抽出
された同期信号に基づいてサンプリングクロック（CLK)
を生成し、このサンプリングクロックをＡ／Ｄ変換部４
２２とデコード処理部４２１の処理クロックとして供給
する構成となっている。

【０００５】図１２に示した構成のビデオインタフェー
ス回路に用いられる位相同期発振回路４２３は、図１３
に示すように、水平同期信号（HSYNC）に基づいて、電
圧制御発振器４３１による発振動作を制御することによ
り、水平同期信号に位相同期したクロック信号を生成す
る構成となっており、ラインロックＰＬＬと呼ばれてい
る。

【０００６】この場合は、電圧制御発振器４３１の出力
は、分周器４３２によって水平同期信号と同等の周波数
に分周された後に位相比較器４３３に入力され、波形変
換器４３４を介して入力される水平同期信号との位相比
較に供され、この位相比較器４３３による比較結果を積
分器４３５によって積分したものが、電圧制御発振器４
３１の制御入力となっている。

【０００７】このようにして生成されたクロック信号
を、図１２に示したビデオインタフェース回路において
サンプリングクロックとして利用することにより、例え
ば、テレビカメラからのビデオ信号のように、水平同期
信号の周期、すなわちライン周期がほぼ一定に保たれて
いるＮＴＳＣスタンダード信号を正常にサンプリング
し、後段の符号化処理部４１１に各画素に対応するディ
ジタルコンポーネント信号を順次に渡すことができる。

【０００８】この場合は、各フレームの各画素に対応す
るサンプリングポイントは、空間的に一定に保たれてお
り、MPEG-2のようなフレーム相関を用いる符号化処理を
適用するための条件を満たしている。ところで、ディジ
タル画像符号化復号化装置には、セレクタスイッチ（ス
イッチ）４１６が備えられており、テレビカメラ（図示
せず）やビデオ再生装置（図示せず）からのアナログビ
デオ信号を選択的にビデオインタフェース回路に入力す
る構成となっており、入力されるビデオ信号は、上述し
たようなＮＴＳＣスタンダード信号ばかりとは限らな
い。

【０００９】例えば、ビデオテープを再生した際に得ら
れるビデオ信号では、図１４(ａ)に示すように、フィー
ルドの境界において、ヘッドの切り替えを行うためにラ
イン周期が急激に変動する特徴を有しており、ＮＴＳＣ
ノンスタンダード信号と呼ばれている。このようなＮＴ
ＳＣノンスタンダード信号に対応するための技法とし
て、図１５に示すように、サンプリング結果をバッファ
メモリに保持しておき、ビデオ信号の同期信号とは全く
独立のクロック信号に同期して読み出して、符号化処理
に供する構成のビデオインタフェース回路が提案されて
いる。

【００１０】図１５に示したビデオインタフェース回路
において、アナログ−ディジタル変換部４２２およびデ
コード処理部４２１によって得られたディジタルコンポ
ーネントビデオ信号は、バッファメモリ４２５を介して
後段の符号化処理に送出される。また、図１５におい
て、同期信号生成部４２６は、ビデオ信号とは全く独立
の発振器４２７を備えており、この発振器４２７の出力
に基づいて生成したクロック信号および同期信号をタイ
ミング制御部４２８の処理に供する構成となっている。

【００１１】このタイミング制御部４２８は、位相同期
発振回路４２３から受け取ったクロック信号および同期
信号検出部４２４によって検出された同期信号に従って
バッファメモリ４２５に対する書込動作を制御し、ま
た、同期信号生成部４２６から受け取ったクロック信号
および同期信号に従ってバッファメモリ４２５からの読
出動作を制御する構成となっている。

【００１２】ここで、ビデオ信号においてライン周期が
大きく変動するのは垂直帰線区間であり、表示領域内に
おけるライン周期はＮＴＳＣスタンダード信号と同様に
十分に安定している。したがって、位相同期発振回路４
２３によって生成されたクロック信号に従って、アナロ
グ−ディジタル変換部４２２およびデコード処理部４２
１が動作することにより、各フレームの表示領域につい
ては、空間的に同一の位置についてサンプリングするこ
とができる。

【００１３】このとき、図１５に示すように、タイミン
グ制御部４２７により、各フレームの表示領域について
のみ、バッファメモリ４２５への書き込み動作を許可す
る構成とすれば、ライン周期が乱れる区間では、バッフ
ァメモリ４２５への書き込みを禁止して、バッファメモ
リ４２５の内容を保護することができる。この場合に、
上述した同期信号生成部４２６により、適切な周期の読
出クロック信号を生成すれば、１フレームに相当する時
間内に、表示領域内の各画素に対応するディジタルコン
ポーネントビデオ信号を読み出して、ＮＴＳＣスタンダ
ード信号から得られたディジタルコンポーネントビデオ
信号と同様に、符号化処理部４１１の処理に供すること
ができる。

【００１４】

【発明が解決しようとする課題】上述したラインロック
ＰＬＬを用いた第１のビデオインタフェース回路は、回
路構成を単純にすることができる反面、サンプリング処
理の同期信号が、入力映像信号の同期信号に完全に依存
しているので、ＮＴＳＣノンスタンダード信号が入力さ
れた場合に正常な動作を保証することができない。

【００１５】これに対して、サンプリング結果をバッフ
ァメモリに蓄積し、入力信号とは独立のクロック信号に
同期して、このバッファメモリからの読出処理を行う構
成の第２のビデオインタフェース回路は、ＮＴＳＣノン
スタンダード信号にも対応することができる。しかしな
がら、第２のビデオインタフェース回路では、バッファ
メモリからの読出クロック信号が入力映像信号と独立で
あることがまさに原因となって、バッファメモリの破綻
が発生する可能性がある。

【００１６】なぜなら、読出クロック信号は、入力映像
信号とは完全に独立であるから、入力映像信号をサンプ
リングして得られたディジタルコンポーネントビデオ信
号がバッファメモリ４２５に書き込まれたか否かにかか
わらずバッファメモリ４２５からの読出動作が行われ、
また、バッファメモリ４２５に書き込まれたディジタル
コンポーネントビデオ信号が読み出されたか否かにかか
わらず、バッファメモリ４２５への書き込み処理が行わ
れるからである。

【００１７】その一方、例えば、テレビ会議システムを
利用して、遠隔地間を結んでプレゼンテーションなどを
行う場合のように、テレビカメラで捉えられた映像とビ
デオテープを再生して得られる映像とを頻繁に切り替え
る用途も考えられるので、ディジタル画像符号化復号化
装置側でも、このような多様な映像情報に柔軟に対応す
ることが必要である。

【００１８】本発明は、入力される映像信号の種類にか
かわらず、各フレームのサンプル点を確実にサンプリン
グすることが可能なビデオインタフェース回路を提供す
ることを目的とする。

【００１９】

【課題を解決するための手段】図１に、請求項１および
請求項６のビデオインタフェース回路の原理ブロック図
を示す。

【００２０】請求項１の発明は、入力されるアナログビ
デオ信号に伴う同期信号に位相同期した書込クロック信
号に基づいて、デコード処理手段１１１によってサンプ
リング処理を行い、表示領域に含まれる有効な画素に対
応して得られたサンプリング結果を蓄積手段１１２を介
して後段の符号化処理に供するビデオインタフェース回
路において、対応する種類のアナログビデオ信号の特徴
に合わせた特性を有し、該当する種類のアナログビデオ
信号に対応するクロック信号を生成する複数の位相同期
発振回路１１３と、デコード処理手段１１１に入力され
るアナログビデオ信号の種類を判別する判別手段１１４
と、判別手段１１４による判別結果に応じて、該当する
位相同期発振回路１１３によって生成されたクロック信
号を読出クロック信号として選択する選択手段１１５
と、入力される読出クロック信号に同期して、蓄積手段
１１２から蓄積データを読み出して符号化処理に供する
読出手段１１６と、入力される読出クロック信号に基づ
いて、ライン周期およびフィールド周期を示す出力側同
期信号を生成して、読出手段１１６の処理に供する同期
信号生成手段１１７とを備えたことを特徴とする。

【００２１】請求項１の発明は、判別手段１１４による
判別結果に応じて選択手段１１５が動作することによ
り、入力ビデオ信号に対応する位相同期発振回路１１３
によって、そのビデオ信号の特徴を考慮して生成された
読出クロック信号と、この読出クロック信号に基づいて
同期信号生成手段１１７によって生成された同期信号と
を読出手段１１６に供給することができる。

【００２２】図２に、請求項２乃至請求項５のビデオイ
ンタフェース回路の原理ブロック図を示す。請求項２の
発明は、入力されるアナログビデオ信号に伴う同期信号
に位相同期した書込クロック信号に基づいて、デコード
処理手段１１１によってサンプリング処理を行い、表示
領域に含まれる有効な画素に対応して得られたサンプリ
ング結果を蓄積手段１１２を介して後段の符号化処理に
供するビデオインタフェース回路において、対応する種
類のアナログビデオ信号の特徴に合わせた特性を有し、
該当する種類のアナログビデオ信号に対応するクロック
信号を生成する複数の位相同期発振回路１１３と、デコ
ード処理手段１１１に入力されるアナログビデオ信号の
種類を判別する判別手段１１４と、判別手段１１４によ
る判別結果に応じて、該当する位相同期発振回路１１３
によって生成されたクロック信号を読出クロック信号と
して選択する選択手段１１５と、入力される読出クロッ
ク信号に同期して、蓄積手段１１２から蓄積データを読
み出して符号化処理に供する読出手段１１６と、入力さ
れる読出クロック信号に基づいて、ライン周期およびフ
ィールド周期を示す出力側同期信号を生成して、読出手
段１１６の処理に供する同期信号生成手段１１７と、調
整指示の入力に応じて、読出クロックの周期を調整し、
この調整結果の読出クロック信号を読出手段１１６およ
び同期信号生成手段１１７の処理に供するクロック調整
手段１１８と、入力側同期信号に対する出力側同期信号
の遅延を測定し、この測定結果に応じて調整指示を生成
してクロック調整手段１１８の処理に供する遅延測定手
段１１９とを備えたことを特徴とする。

【００２３】請求項２の発明は、請求項１で述べた判別
手段１１４および選択手段１１５の動作によって選択さ
れた読出クロック信号をクロック調整手段１１８の処理
に供し、このクロック調整手段１１８による調整結果と
して得られる読出クロックに基づいて、同期信号生成手
段１１７により、入力ビデオ信号に伴う同期信号と半ば
独立した同期信号を生成して、この同期信号に基づい
て、遅延測定手段１１９がクロック調整手段１１８の動
作を制御することができる。

【００２４】これにより、入力ビデオ信号に伴う同期信
号と蓄積手段１１２からの読出動作に伴う同期信号との
遅延量に応じて、読出クロック信号の周期を制御するこ
とが可能であるから、蓄積手段１１２への書込動作と読
出動作との遅延を一定値に維持することができる。請求
項３の発明は、請求項１または請求項２に記載のビデオ
インタフェース回路において、複数の位相同期発振回路
１１３の１つは、フィールド周期で位相比較を行う第１
位相比較手段１２１と、ライン周期で位相比較を行う第
２位相比較手段１２２と、第１位相比較手段１２１およ
び第２位相比較手段１２２による位相比較結果を合成し
て制御量を決定する合成手段１２３と、合成手段１２３
によって得られた制御量に応じて、発振周期を変動する
発振手段１２４とを備えた構成であることを特徴とす
る。

【００２５】請求項３の発明は、合成手段１２３の動作
により、第１位相比較手段１２１と第２位相比較手段１
２２との双方による比較結果を考慮して、発振手段１２
４の発振動作を制御することができる。

【００２６】請求項４の発明は、請求項３に記載のビデ
オインタフェース回路において、合成手段１２３は、第
１位相比較手段１２１による比較結果と所定の閾値とを
比較する比較手段１２５と、比較手段１２５による比較
結果に応じて、第２位相比較手段１２２による位相比較
結果が制御量に与えるべき寄与分を算出する第１寄与分
算出手段１２６と、第２位相比較手段１２２による位相
比較結果に対応する寄与分と第１位相比較手段１２１に
よる比較結果とに基づいて、制御量を決定する制御量決
定手段１２７とを備えた構成であることを特徴とする。

【００２７】請求項４の発明は、第１寄与分算出手段１
２６が比較手段１２５による比較結果に応じて動作し、
得られた寄与分に応じて制御量決定手段１２７が動作す
ることにより、第１位相比較手段１２１による比較結果
の大小に応じて、第２位相比較手段１２２による比較結
果が制御量に及ぼす寄与分を制御することができる。請
求項５の発明は、請求項３に記載のビデオインタフェー
ス回路において、合成手段１２３は、入力される同期信
号に基づいて、各フィールド周期に含まれる特定の区間
を検出する区間検出手段１２８と、区間検出手段１２８
による検出結果に応じて、第２位相比較手段１２２によ
る位相比較結果が制御量に与えるべき寄与分を算出する
第２寄与分算出手段１２９と、第２位相比較手段１２２
による位相比較結果に対応する寄与分と第１位相比較手
段１２１による比較結果とに基づいて、制御量を決定す
る制御量決定手段１２７とを備えた構成であることを特
徴とする。

【００２８】請求項５の発明は、第２寄与分算出手段１
２９が区間検出手段１２８による検出結果に応じて動作
し、得られた寄与分に応じて制御量決定手段１２７が動
作することにより、フィールド内の特定の区間に対応す
る第２位相比較手段１２２による比較結果が制御量に及
ぼす寄与分を制御することができる。請求項６の発明
は、図１に示すように、請求項１または請求項２に記載
のビデオインタフェース回路において、読出手段１１６
は、蓄積手段１１２から読み出した１フィールド分の蓄
積データを保持する保持手段１３１と、選択指示の入力
に応じて、蓄積手段１１２から読み出した蓄積データあ
るいは保持手段１３１に保持された蓄積データを選択
し、後段の符号化処理に供するデータ選択手段１３２
と、入力側同期信号の入力間隔の変化に基づいて、入力
アナログビデオ信号の種類の切り替えを検出する切替検
出手段１３３と、切替検出手段１３３による検出結果に
応じて、切り替えが発生したフィールドと所定の関係に
あるフィールドについて、保持手段１３１に保持された
蓄積データを選択する旨の選択指示を生成する選択制御
手段１３４と、切替検出手段１３３による検出結果に応
じて、蓄積手段１１２からの読出動作を停止する停止手
段１３５とを備えた構成であり、判別手段１１４は、入
力アナログビデオ信号の垂直帰線区間における特徴に基
づいて、その種類を判別する構成であることを特徴とす
る。

【００２９】請求項６の発明は、切替検出手段１３３に
よる検出結果に応じて、停止手段１３５が蓄積手段１１
２からの読出動作を停止し、代わりに、選択制御手段１
３４およびデータ選択手段１３２が動作することによ
り、保持手段１３１によって１フィールド分だけ遅延さ
せたデータを選択し、符号化処理に供することができ
る。これにより、入力ビデオ信号の切り替えによる同期
信号の乱れから後段の符号化処理を保護することができ
る。

【００３０】

【発明の実施の形態】以下、図面に基づいて、本発明の
実施形態について詳細に説明する。図３に、請求項１の
ビデオインタフェース回路の実施形態を示す。図３に示
したビデオインタフェース回路において、サンプリング
処理部２１１は、図１２に示したデコード処理部４２１
に相当する変換処理部２０１およびアナログ−ディジタ
ル変換部４２２をＬＳＩ化したものであり、入力された
コンポジットビデオ信号をディジタルコンポーネントビ
デオ信号に変換し、バッファメモリ２１２に蓄積する構
成となっている。

【００３１】このサンプリング処理部２１１のＬＳＩに
おいて、バーストクロックＰＬＬ２０２は、入力された
ビデオ信号に基づいてクロック信号を生成し、アナログ
−ディジタル変換部４２２および変換処理部２０１に供
給するとともに、バッファメモリ２１２への書込処理に
供する構成となっている。また、上述した変換処理部２
０１は、後述するライトストローブ信号を生成する機能
を備えており、このライトストローブ信号によってバッ
ファメモリ２１２への書込動作を制御する構成となって
いる。

【００３２】この変換処理部２０１は、ライトストロー
ブ信号として、例えば、垂直帰線区間を除いた各ライン
について、水平帰線区間を除く有効な画素に対応する区
間に渡って論理「１」を維持し、他の区間は論理「０」
となる信号を生成すればよい。これにより、表示領域に
対応する有効な画素について選択的にバッファメモリ２
１２への書込を有効とすることができる。

【００３３】また、上述したバーストクロックＰＬＬ２
０２によって得られるクロック信号は、フィールド境界
付近で不安定となるが、入力されるビデオ信号の種類に
かかわらず、表示領域内での安定性は確認されている。
したがって、このクロック信号に同期してサンプリング
処理を行うとともに、このサンプリング処理結果をバッ
ファメモリ２１２に書き込む動作を上述したライトスト
ローブ信号によって制御することにより、各フィールド
におけるサンプリングポイントの空間的同一性を確保し
つつ、表示領域内の有効な画素に対応するディジタルコ
ンポーネントビデオ信号のみをバッファメモリ２１２に
選択的に蓄積することが可能である。

【００３４】このようにしてバッファメモリ２１２に蓄
積されたディジタルコンポーネントビデオ信号は、読出
制御部２１３により、後述する読出クロック信号に同期
して読み出され、後段の符号化処理に供されている。次
に、読出クロック信号を生成する方法について説明す
る。図３に示したビデオインタフェース回路において、
標準ＰＬＬ２１４およびＶＴＲ用ＰＬＬ２１５は、同期
信号検出部４２４によってビデオ信号から分離された同
期信号に基づいて読出クロック信号を生成し、セレクタ
２１６を介して上述した読出制御部２１３および同期信
号生成部２１７に供給する構成となっている。

【００３５】このセレクタ２１６は、請求項１で述べた
選択手段１１５に相当するものであり、請求項１で述べ
た判別手段１１４に相当する判別回路２１８で生成され
た切り替え信号に応じて、上述した標準ＰＬＬ２１４あ
るいはＶＴＲ用ＰＬＬ２１５によって生成されたクロッ
ク信号を選択する構成となっている。また、同期信号生
成部２１７は、読出クロック信号に同期して動作するカ
ウンタを備えて構成されており、ライン周期を示す水平
同期信号およびフィールド周期を示す垂直同期信号を生
成し、後段の符号化処理に供する構成となっている。

【００３６】また、図３において、読出制御部２１３
は、上述した同期信号生成部２１７によって生成された
垂直同期信号とセレクタ２１６を介して受け取った読出
クロックとに基づいて、上述したライトストローブ信号
と同様に、表示領域内の有効な画素に対応するリードス
トローブ信号を生成し、読出クロック信号とともにバッ
ファメモリ２１２に供給する構成となっている。

【００３７】これにより、このリードストローブ信号に
よって読出が有効とされた期間に限って、読出クロック
信号に同期してバッファメモリ２１２からサンプリング
結果が読み出され、符号化処理部に送出される。図３に
おいて、標準ＰＬＬ２１４は、請求項１述べた位相同期
回路１１３の１つに相当するものであり、図１３に示し
たＰＬＬ４２３と同等の構成を有し、ＮＴＳＣスタンダ
ード信号に対応する読出クロック信号をセレクタ２１６
の入力端子の一方に入力する構成となっている。

【００３８】一方、図２に示したＶＴＲ用ＰＬＬ２１５
は、請求項１で述べた位相同期回路１１３の別の１つに
相当するものであり、後述するようにして、ビデオテー
プレコーダによって得られるＮＴＳＣノンスタンダード
信号（以下、ＶＴＲ信号と略称する）に対応する読出ク
ロック信号を生成し、セレクタ２１６の入力端子の他方
に入力する構成となっている。

【００３９】ここで、ＶＴＲ信号の水平同期信号の周期
は、図１４(ａ)に示したように、１フィールド内では単
調に変化していき、フィールドの境界付近で急激に変動
するため、水平同期信号周期の差分に注目すれば、図１
４(ｂ)に示すように、フィールドの境界にパルス状の特
有のパターンが現れる。その一方、このようなパターン
が現れるのは、非表示領域内のフィールドの境界であ
り、このパターンが現れる近傍のタイミングでディジタ
ルコンポーネントビデオ信号が上述したバッファメモリ
２１３に書き込まれることはない。したがって、読出ク
ロック信号が、上述したライン周期の変動に忠実に追従
する必要はない。

【００４０】むしろ、バッファメモリ２１２からの読出
動作を安定化するためには、ＶＴＲ用ＰＬＬ２１５を、
図１４(ｂ)に示したライン周期の変動がクロック信号の
周期に与える影響を排除する構成とすべきである。この
ため、図３に示したＶＴＲ用ＰＬＬ２１５は、水平同期
信号の代わりに垂直同期信号を位相比較部２２１に入力
し、電圧制御発振器２２２の出力を分周器２２３によっ
て垂直同期信号に相当する周波数にまで分周して得られ
る信号を対照信号として入力し、この対照信号と垂直同
期信号との位相誤差により、電圧制御発振器２２２の発
振動作を制御する構成となっている。

【００４１】ＶＴＲ信号においても、ＮＴＳＣスタンダ
ード信号と同様にフィールド周期は十分に安定している
から、上述したようにして、フィールド周期ごとに位相
同期制御を行うことにより、フィールド境界付近のライ
ン周期の変動にかかわらず、安定した読出クロック信号
を得ることが可能である。この場合は、位相同期が確立
するまで数フィールド分の時間が必要となる。しかし、
一旦位相同期が確立すれば、以降は、一定してＶＴＲ信
号を正常にサンプリングすることができる。

【００４２】したがって、判別回路２１８により、ＮＴ
ＳＣスタンダード信号とＶＴＲ信号とを正確に判別し、
セレクタ２１６により、２つの読出クロック信号を切り
替えれば、入力されるビデオ信号の種類にかかわらず、
バッファ２１２に保持されたサンプリング結果を安定し
て読み出して、後段の符号化処理に供することができ
る。

【００４３】次に、判別回路２１８により、ＮＴＳＣス
タンダード信号とＶＴＲ信号とを判別する方法について
説明する。図４に、判別回路２１８の詳細構成図を示
す。図４に示した判別回路２１８において、周期差分測
定部２２４は、水平同期信号を受け取ってその周期を測
定し、ライン周期の差分値を求めてＶＴＲパターン検出
部２２５の処理に供する構成となっている。

【００４４】また、ラインカウンタ２２６は、水平同期
信号と垂直同期信号とに基づいて、フィールドごとに現
在のライン番号を計数し、ＶＴＲパターン検出部２２５
の処理に供する構成となっている。このＶＴＲパターン
検出部２２５は、ヘッドの切り替えが発生するライン番
号付近に注目し、この区間に属する各ラインに対応する
差分値が、そのラインに対応して設定した範囲（図５参
照）に含まれているか否かを判定し、この判定結果を示
す第１ＶＴＲ検出信号を検出保護回路２２７を介してセ
レクタ２１６に送出する構成となっている。

【００４５】例えば、ＶＴＲパターン検出部２２５は、
ヘッド切り替えが発生するラインnpを中心とする前後２
ｎラインに注目し、ライン番号np-nからライン番号np-k
までの範囲およびライン番号np+nからライン番号np+kま
での範囲については、差分値が所定値m0から別の所定値
m1までの範囲に含まれる場合と、ライン番号np-kからラ
イン番号np-1までの範囲およびライン番号np+1からライ
ン番号np+kまでの範囲については、差分値が所定値m0以
上である場合と、ライン番号npにおいて、差分値が所定
値m2以上である場合に、ＶＴＲ特有のパターンを検出し
た旨の第１ＶＴＲ検出信号を出力すればよい。

【００４６】上述した第１ＶＴＲ検出信号によって、各
ラインに対応する差分値が閾値を超えている旨が示され
た場合は、受け取った差分値が上述したＶＴＲ特有のパ
ターン（図１４(ｂ)参照）の一部を構成している可能性
があることを示しているものの、ノイズの影響を受けて
いる場合があるので、検出保護回路２２７により、その
影響を除去する必要がある。

【００４７】図４に示した検出保護回路２２７におい
て、検出判定回路２２８は、連続した所定数のラインに
わたってＶＴＲパターンである可能性がある旨の検出結
果が得られた場合に、論理「１」を出力してセットリセ
ットフリップフロップ２３０のセット端子に入力する構
成となっている。一方、非検出判定回路２２９は、連続
した所定数のラインにわたってＶＴＲパターンである可
能性はない旨の検出結果が得られた場合に、論理「１」
を出力してセットリセットフリップフロップ２３０のリ
セット端子に入力する構成となっている。

【００４８】このようにして、ＶＴＲパターン検出部２
２５による検出結果の連続性を判定することにより、ノ
イズの有無にかかわらず、ＮＴＳＣスタンダードビデオ
信号とＶＴＲ信号とを正確に判別し、セレクタ２１６を
介して適切な読出クロック信号を読出制御部２１３に供
給することができる。これにより、入力されるビデオ信
号の種類にかかわらず、正常なサンプリング処理動作を
維持して、空間的な同一性を保ったサンプリング結果を
符号化処理に供することが可能となり、ビデオインタフ
ェース回路の信頼性を向上することができる。

【００４９】ところで、図３に示したようなＶＴＲ用Ｐ
ＬＬ２１５を採用した場合は、位相比較周期が長いため
に、クロック信号の位相同期が確立するまでに数フィー
ルドが必要であるので、この程度の期間についての読出
動作が不安定となることを無視できないような用途には
適用できない。

【００５０】次に、ＶＴＲ信号に適合する読出クロック
信号を迅速かつ安定に生成する方法について説明する。
図６に、請求項３乃至請求項５の発明を適用したＶＴＲ
用ＰＬＬの実施形態を示す。図６に示したＶＴＲ用ＰＬ
Ｌは、図３に示したＶＴＲ用ＰＬＬ２１５に、水平同期
信号を入力とする位相比較部２３１と加算器２３２とを
付加し、この位相比較部２３１による比較結果と、請求
項３で述べた第１位相比較手段１２１に相当する位相比
較部２２１による比較結果とを加算器２３２によって加
算し、電圧制御発振器２２２に制御入力として入力する
構成となっている。

【００５１】この位相比較部２３１は、請求項３で述べ
た第２位相比較手段１２２に相当するものであり、図６
において、分周器２３３は、クロック信号を分周して水
平同期信号に相当する対照信号を生成する構成となって
おり、位相比較器２３４は、この対照信号と入力される
水平同期信号との位相比較を行い、３ステートバッファ
２３５を介して、積分器２３６の処理に供する構成とな
っている。

【００５２】また、図６に示すマスク信号生成部２３７
において、フィールド境界検出回路２４１は、請求項５
で述べた区間検出手段１２８に相当するものであり、垂
直同期信号とクロック信号とに基づいて２つのカウンタ
およびデコーダが動作することにより、各フィールドの
境界を検出し、フィールド境界に対応するラインを含む
所定数のラインに相当する期間を示す第１マスク信号を
生成し、オアゲート２４２の入力端子の一方に入力する
構成となっている。

【００５３】一方、図６に示した比較器２４３は、請求
項４で述べた比較手段１２５に相当するものであり、位
相比較部２２１の出力と所定の閾値とを比較することに
よってフィールド周期ごとの位相同期の収束状態を判定
し、位相比較部２２１の出力が上述した閾値未満である
場合に、位相同期が確立している旨を示す第２マスク信
号をオアゲート２４２の入力端子の他方に入力する構成
となっている。

【００５４】また、このオアゲート２４２の出力は、上
述した３ステートバッファ２３５の制御端子に入力され
ており、第１マスク信号あるいは第２マスク信号として
論理「１」が入力されたときに、この３ステートバッフ
ァ２３５をハイインピーダンス状態として、位相比較部
２３１と電圧制御発振器２２２とを切り離す構成となっ
ている。

【００５５】この場合は、フィールド周期に基づく位相
同期が未収束状態であるときに、フィールド境界付近を
除く期間に限って、位相比較部２１８の出力と位相比較
部２３１の出力とが加算器２３２によって合成され、ラ
イン周期に基づく位相同期制御が有効となる。このよう
に、３ステートバッファ２３５が、オアゲート２４２の
出力に応じて動作することにより、請求項４および請求
項５で述べた第１寄与分算出手段１２６および第２寄与
分算出手段１２９の機能を実現し、積分器２３６および
加算器２３２によって形成される制御量決定手段１２７
を介して、ライン周期についての位相比較結果を読出ク
ロック信号に適切に反映させることができ、全体として
請求項２で述べた合成手段１２３の機能が実現されてい
る。

【００５６】上述したようにして、ライン周期に基づく
位相同期制御を限定的に利用することにより、ＶＴＲ信
号に現れるヘッド切替に伴うライン周期の変動パターン
による影響を排除しつつ、位相同期を確立するまでに要
する時間を短縮することが可能である。また、このよう
にして、入力ビデオ信号の同期信号に基づいて、安定し
た読出クロック信号を生成したことにより、バッファメ
モリ２１２の破綻をほぼ確実に防ぐことが可能である。

【００５７】次に、バッファメモリ２１２の破綻を更に
確実に防止するために、バッファメモリ２１２の占有量
を一定に保つ方法について説明する。図７に、請求項２
のビデオインタフェース回路の実施形態を示す。

【００５８】図７に示したビデオインタフェース回路
は、図２に示したビデオインタフェース回路に、第２段
の調整用ＰＬＬ２３８を付加し、セレクタ２１６によっ
て選択された読出クロック信号をこの調整用ＰＬＬ２３
８を介して読出制御部２１３および同期信号生成部２１
７に供給する構成となっている。図８に、調整用ＰＬＬ
の詳細構成を示す。

【００５９】図８に示した調整用ＰＬＬ２３８におい
て、第１分周回路２５１は、セレクタ２１６から受け取
った読出クロック信号を分周して、水平同期信号に相当
する第１対照信号を生成し、第１位相比較器２５２に入
力する構成となっている。この第１位相比較器２５２
は、第２分周回路２５３による分周結果と上述した第１
対照信号とについて位相比較を行い、比較結果を積分器
２５４を介して電圧制御発振器２５５に供する構成とな
っており、請求項２で述べたクロック調整手段１１８を
形成している。

【００６０】また、図８において、第２位相比較器２５
６は、遅延回路２５７を介して入力された読出側垂直同
期信号と書込側垂直同期信号とについて位相比較を行う
構成となっており、また、分周比制御部２５８は、この
比較結果に応じて、上述した第２分周回路２５３による
分周動作を制御する構成となっている。この分周比制御
部２５６は、第２位相比較器２５６によって位相が等し
い旨の比較結果が得られた場合に、第２分周回路２５３
の分周比と上述した第１分周回路２５１の分周比とを等
しくし、位相差がある場合は、その値に応じて分周比を
増減する構成とすればよい。

【００６１】このように、第２位相比較器２５６による
比較結果に応じて、分周比制御部２５８が動作すること
により、請求項２で述べた遅延測定手段１１８の機能を
実現し、書込側垂直同期信号に対する読出側垂直同期信
号の遅延に応じて、電圧制御発振器２５５によって生成
される読出クロック信号の周期を調整することができ
る。

【００６２】例えば、書込側垂直同期信号に対する読出
側垂直同期信号の遅延が大きくなったときに、分周比制
御部２５８による分周比を大きくして、読出クロック信
号の周期を縮める制御を行うことにより、読出側垂直同
期信号と書込側垂直同期信号との位相差を一定値に保つ
ことができる。これにより、バッファメモリ２１２に書
き込まれたサンプリング結果と読出済みのサンプリング
結果との差をほぼ一定に保つことが可能であるから、バ
ッファメモリ２１２の破綻をより確実に防ぐことができ
る。

【００６３】また、この場合は、図７に示す同期信号生
成部２１７において、上述した調整用ＰＬＬ２３８から
受け取った読出クロック信号に同期して計数動作を行う
ペルカウンタと、このペルカウンタによる計数値が１ラ
イン分の画素数に達するごとに計数値を加算するライン
カウンタとに対して、これらのカウンタの計数値からゲ
ート回路によって生成した読出側垂直同期信号に応じ
て、計数値の初期値をロードしてリセットする構成を採
用することができる。

【００６４】なぜなら、上述したように、調整用ＰＬＬ
２３８の動作により、書込側垂直同期信号に対する読出
側垂直同期信号の遅延を一定値に保つことができるか
ら、図７に示したように、同期信号生成部２１７内部で
生成した読出側垂直同期信号によって自身をリセットし
ても、回路内部における処理遅延時間を一定に保つこと
ができ、一般にこのような回路における問題点とされて
いる処理遅延時間の不定を避けることができるからであ
る。

【００６５】また、上述した同期信号生成回路２１７を
採用することにより、調整用ＰＬＬ２３８を介して入力
される読出クロック信号により、入力ビデオ信号の同期
信号との相関を持ちながら、入力ビデオ信号の同期信号
そのものが、読出側で用いる同期信号に及ぼす直接的な
影響を排除することができる。したがって、図８に示し
た調整用ＰＬＬ２３８および図７に示した構成の同期信
号生成回路２１７を採用した場合に得られる読出クロッ
ク信号および読出側の同期信号は、入力ビデオ信号に忠
実なクロック信号および同期信号と、入力ビデオ信号と
は全く独立のクロック信号および同期信号との中間の性
質を持ち、双方の特長を兼ね備えているから、このよう
な構成を採用することにより、ビデオインタフェース回
路の信頼性を大幅に向上することができる。

【００６６】ところで、図１２に示したように、複数の
ビデオ信号入力をセレクタを介してビデオインタフェー
ス回路に入力する構成の場合は、当然ながら、入力ビデ
オ信号が頻繁に切り替えられる場合があり、その際に
は、同期信号の乱れから映像の乱れが生じてしまう。次
に、入力ビデオ信号の切替に伴う映像の乱れを回避する
方法について説明する。

【００６７】図９に、請求項６のビデオインタフェース
回路の実施形態を示す。また、図１０に、請求項６のビ
デオインタフェース回路の主要部の詳細構成を示す。図
９に示したビデオインタフェース回路は、図７に示した
ビデオインタフェース回路に遅延用バッファ２６１、デ
ータセレクタ（図においては、単にセレクタとして示し
た）２６２および切替検出部２６３を付加し、データセ
レクタ２６２が、切替検出部２６３からの指示に応じ
て、バッファメモリ２１２から読み出されたデータある
いは遅延用バッファ２６１を介して入力されたデータを
選択し、後段の符号化処理に供する構成となっている。

【００６８】また、同期信号検出部４２４によって検出
された垂直同期信号は、後述する保護回路２６４を介し
て各部に供給されている。上述した遅延用バッファ２６
１は、請求項６で述べた保持手段１３１に相当するもの
であり、例えば、１フィールド分の容量を持つＦＩＦＯ
を備えて形成され、読出クロック信号に同期して、バッ
ファメモリ２１２から読み出されたサンプリング結果を
順次に格納するとともに、最も古いデータを出力するこ
とにより、サンプリング結果に１フィールド分の遅延を
与える構成となっている。

【００６９】また、図１０に示した切替検出部２６３に
おいて、セットリセットフリップフロップ（ＦＦ）２６
５は、セット端子に入力される書込側垂直同期信号とリ
セット端子に入力される読出側垂直同期信号とに応じて
動作し、このセットリセットフリップフロップ２６５の
出力をフリップフロップ２６６が読出側垂直同期信号に
同期して保持する構成となっており、このフリップフロ
ップ２６６の出力が読出許可信号として、読出制御部２
１３およびデータセレクタ２６２に入力されている。

【００７０】この場合に、読出制御部２１３は、図１０
に示すように、ペルカウンタ２７１およびデコーダ２７
２によって各ラインにおける有効画素の範囲を示す有効
画素信号を生成するとともに、ラインカウンタ２７３お
よびデコーダ２７４によって有効なラインの範囲を示す
有効ライン信号を生成し、得られた有効画素信号および
有効ライン信号と切り替え検出部２６３による検出結果
とを請求項６で述べた停止手段１３５に相当するアンド
ゲート２７５に入力して、その論理積をリードストロー
ブ信号としてバッファメモリ２１２に供給する構成とす
ればよい。

【００７１】例えば、ＮＴＳＣスタンダードビデオ信号
が継続的に入力されている状態では、上述した調整用Ｐ
ＬＬ２３８による位相同期が確立しており、図１１
(ａ)、(ｂ)に示すように、書込側垂直同期信号V-W と読
出側垂直同期信号V-R とは所定の遅延ｄを保っている。
この場合は、図１１(ｃ)、(ｄ)に示すように、対応する
垂直同期信号に従って、各フィールドのデータがバッフ
ァメモリ２１２に書き込まれ、各フィールドのデータが
読み出されている。

【００７２】このとき、セットリセットフリップフロッ
プ２６５は、書込側垂直同期信号に応じてセットされ、
読出側垂直同期信号に応じてリセットされるから、その
出力信号(SRFF-Q)は、図１１(ｅ)に示すように、上述し
た所定の遅延に相当する幅のパルスを有する信号とな
る。この場合は、読出側垂直同期信号の入力タイミング
では、常に、セットリセットフリップフロップ２６５の
出力(SRFF-Q)は論理「１」であるから、図１１(ｆ)に示
すように、フリップフロップ２６６の出力(FF-Q)もまた
論理「１」に保たれ、バッファメモリ２１２からの読み
出しを許可する旨の許可信号としてデータセレクタ２６
２に入力され、これに応じて、各フィールドのサンプリ
ングデータがそのまま読み出されて後段の符号化処理に
供される。

【００７３】ところで、例えば、ビデオインタフェース
回路の動作中に、入力ビデオ信号がテレビカメラ（図示
せず）から入力されるＮＴＳＣスタンダードビデオ信号
からビデオテープレコーダ（図示せず）から入力される
ＶＴＲ信号に切り替わった場合には、当然ながら、それ
までのフィールド周期にかかわらず、入力されるＶＴＲ
信号に対応する垂直同期信号が入力される。

【００７４】このような入力ビデオ信号の切り替えに伴
って、書込側垂直同期信号の間隔が通常のフィールド周
期よりも短くなってしまうことを防ぐために、保護回路
２５４が設けられている。図１０に示した周期保護回路
２６４において、マスク信号生成部２６７は、マスク信
号として、同期信号検出部４２４から受け取った垂直同
期信号に応じて論理「０」となり、フィールド周期より
も所定の時間だけ短い期間に渡って論理「０」を維持し
てから論理「１」に戻る信号を生成し、アンドゲート２
６８の入力端子の一方に入力する構成となっている。

【００７５】したがって、入力ビデオ信号の切り替えが
発生し、図１１(ａ)に点線で示すように、フィールドの
途中で新たな入力ビデオ信号に伴う垂直同期信号が入力
された場合は、この垂直同期信号は、上述したマスク信
号によってマスクされ、ビデオインタフェース回路内の
他の回路ブロックには供給されない。このため、入力ビ
デオ信号の切り替えが発生したタイミングにかかわら
ず、入力ビデオ信号の切り替えに伴って、書込側垂直同
期信号の間隔は、確実にフィールド周期よりも長くなる
（図１１(ａ)参照）。

【００７６】この場合は、先に到着した読出側垂直同期
信号によって、セットリセットフリップフロップ２６５
がリセットされた後に、次のフィールドの先頭を示す書
込側垂直同期信号が到着するため、フリップフロップ２
６６の出力は、読出側垂直同期信号に応じて論理「０」
となり（図１１(ｆ)参照）、バッファメモリ２１２から
の読み出しを禁止する旨の許可信号として、データセレ
クタ２６２に入力される。

【００７７】これに応じて、データセレクタ２６２が動
作し、図１１(ｄ)に示すように、入力ビデオ信号の切替
が発生したフィールドの次のフィールドａについては、
遅延用バッファ２６１に保持された直前のフィールド
（図１１において、符号LASTを付して示した）のサンプ
リングデータが、後段の符号化処理に供される。また、
このフィールドａと次のフィールドｂとの境界では、図
１１(ｆ)に示すように、読出側垂直同期信号の到着に応
じてフリップフロップ２６６の出力は再び論理「１」と
なり、以降は論理「１」が維持される。

【００７８】したがって、このフィールドｂ以降はデー
タセレクタ２６２によりバッファメモリ２１２からのサ
ンプリングデータが選択され、図１１(ｃ)、(ｄ)に示す
ように、各フィールドのサンプリングデータが後段の符
号化処理に供される。上述したように、入力ビデオ信号
の切替による読出側垂直同期信号と書込側垂直同期信号
との位相の逆転に応じて、遅延用バッファ２６１から１
フィールド遅延したデータを読み出すことにより、逆転
した位相を更に逆転し、バッファメモリ２１２の破綻を
確実に防ぐことができる。

【００７９】なお、このとき、書込側垂直同期信号に対
する読出側垂直同期信号の遅延は一時的に大きくなる
が、上述した調整用ＰＬＬ２３８が動作して読出クロッ
ク信号周期を調整することにより、この遅延を徐々に縮
小し、再び、元の一定値を回復してその後はこれを維持
することができる。これにより、入力ビデオ信号の切替
に伴う同期信号周期の急激な変動を排除することができ
るから、入力ビデオ信号の切替の有無にかかわらず、後
段の符号化処理部を正常に動作させることが可能とな
る。

【００８０】

【発明の効果】以上に説明したように、請求項１の発明
によれば、入力ビデオ信号の特徴を考慮した読出クロッ
ク信号を用いて蓄積手段からサンプリングデータを読み
出すことができるので、入力ビデオ信号の種類にかかわ
らず、各フレームについて空間的に一定なサンプル点を
確実にサンプリングすることができる。

【００８１】また、請求項２の発明によれば、入力側同
期信号に対する出力側同期信号の遅延量に応じて、読出
クロック信号を調整することにより、蓄積手段への書込
動作に対する読出動作の遅延量を一定値に保つことが可
能であるから、蓄積手段の破綻を確実に防止することが
できる。一方、請求項３乃至請求項５の発明によれば、
ライン周期についての位相比較結果とフィールド周期に
ついての位相比較結果とを適切に合成して、発振手段に
よる発振動作の制御量とすることにより、引き込みの迅
速化と読出クロック信号の安定性とを両立することが可
能である。

【００８２】また、請求項６の発明によれば、入力ビデ
オ信号の種類の切り替えに応じて、蓄積手段からの読出
動作を停止するとともに、代わりに、保持手段に保持さ
れた１フィールド分遅延したデータを送出することによ
り、入力ビデオ信号の切り替えに伴うサンプリング動作
の乱れの伝搬を阻止し、符号化処理の動作を保護するこ
とができる。

【図面の簡単な説明】

【図１】請求項１および請求項６のビデオインタフェー
ス回路の原理ブロック図である。

【図２】請求項２乃至請求項５のビデオインタフェース
回路の原理ブロック図である。

【図３】請求項１のビデオインタフェース回路の実施形
態を示す図である。

【図４】判別回路の詳細構成図である。

【図５】ＶＴＲパターンの検出方法を説明する図であ
る。

【図６】請求項３乃至請求項５の発明を適用したＶＴＲ
用ＰＬＬの構成を示す図である。

【図７】請求項２のビデオインタフェース回路の実施形
態を示す図である。

【図８】調整用ＰＬＬの詳細構成を示す図である。

【図９】請求項６のビデオインタフェース回路の実施形
態を示す図である。

【図１０】請求項６のビデオインタフェース回路の主要
部の構成を示す図である。

【図１１】ビデオインタフェース回路の動作を表すタイ
ミング図である。

【図１２】従来のビデオインタフェース回路を適用した
ディジタル画像符号化復号化装置の構成例を示す図であ
る。

【図１３】位相同期発振回路の構成例を示す図である。

【図１４】ＶＴＲ信号の特徴を説明する図である。

【図１５】ビデオインタフェース回路の別構成例を示す
図である。

【符号の説明】

１１１ デコード処理手段 １１２ 蓄積手段 １１３ 位相同期発振回路 １１４ 判別手段 １１５ 選択手段 １１６ 読出手段 １１７ 同期信号生成手段 １１８ クロック調整手段 １１９ 遅延測定手段 １２１ 第１位相比較手段 １２２ 第２位相比較手段 １２３ 合成手段 １２４ 発振手段 １２５ 比較手段 １２６ 第１寄与分算出手段 １２７ 制御量決定手段 １２８ 区間検出手段 １２９ 第２寄与分算出手段 １３１ 保持手段 １３２ データ選択手段 １３３ 切替検出手段 １３４ 選択制御手段 １３５ 停止手段 ２０１ 変換処理部 ２０２ バーストクロックＰＬＬ ２１１ サンプリング処理部 ２１２、４２５ バッファメモリ ２１３ 読出制御部 ２１４ 標準位相同期発振回路（標準ＰＬＬ） ２１５ ＶＴＲ用位相同期発振回路（ＶＴＲ用ＰＬＬ） ２１６、４１６ セレクタ ２１７、４２６ 同期信号生成部 ２１８ 判別回路 ２２１、２３１ 位相比較部 ２２２、２５５、４３１ 電圧制御発振器 ２２３、２３３、４３２ 分周器 ２２４ 周期差分測定部 ２２５ ＶＴＲパターン検出部 ２２６、２７３ ラインカウンタ ２２７ 検出保護回路 ２２８ 検出判定回路 ２２９ 非検出判定回路 ２３０、２６５ セットリセットフリップフロップ ２３２ 加算器 ２３４、４３３ 位相比較器 ２３５ ３ステートバッファ ２３６、２５４、４３４ 積分器 ２３７ マスク信号生成部 ２３８ 調整用ＰＬＬ ２４１ フィールド境界検出回路 ２４２ オアゲート ２４３ 比較器 ２５１ 第１分周回路 ２５２ 第１位相比較器 ２５３ 第２分周回路 ２５６ 第２位相比較部 ２５７ 遅延回路 ２５８ 分周比制御部 ２６１ 遅延用バッファ ２６２ データセレクタ（セレクタ） ２６３ 切替検出部 ２６４ 周期保護回路 ２６６ フリップフロップ ２６７ マスク信号発生部 ２６８、２７５ アンドゲート ２７１ ペルカウンタ ２７２、２７４ デコーダ ４１１ 符号化処理部 ４１２ ビデオインタフェース回路 ４１３ 回線制御部 ４１４ 復号化処理部 ４１５ エンコード処理部 ４１６ セレクタスイッチ（スイッチ） ４２１ デコード処理部 ４２２ アナログ−ディジタル（Ａ／Ｄ）変換部 ４２８ タイミング制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村雲 正志 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 吉田 要 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5C020 AA01 AA09 AA14 AA16 AA35 CA20 5C025 BA05 BA13 BA27 DA01 DA10 5J022 AA01 BA05 CA10 CE03 5J106 AA03 BB04 CC01 CC21 CC52 DD02 DD09 DD13 DD17 DD33 DD36 DD43 DD44 DD48 EE01 EE15 FF02 KK03 KK18 KK25

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力されるアナログビデオ信号に伴う同
   期信号に位相同期した書込クロック信号に基づいて、デ
   コード処理手段によってサンプリング処理を行い、表示
   領域に含まれる有効な画素に対応して得られたサンプリ
   ング結果を蓄積手段を介して後段の符号化処理に供する
   ビデオインタフェース回路において、 対応する種類のアナログビデオ信号の特徴に合わせた特
   性を有し、該当する種類のアナログビデオ信号に対応す
   るクロック信号を生成する複数の位相同期発振回路と、 前記デコード処理手段に入力されるアナログビデオ信号
   の種類を判別する判別手段と、 前記判別手段による判別結果に応じて、該当する位相同
   期発振回路によって生成されたクロック信号を読出クロ
   ック信号として選択する選択手段と、 入力される読出クロック信号に同期して、前記蓄積手段
   から蓄積データを読み出して符号化処理に供する読出手
   段と、 入力される読出クロック信号に基づいて、ライン周期お
   よびフィールド周期を示す出力側同期信号を生成して、
   前記読出手段の処理に供する同期信号生成手段とを備え
   たことを特徴とするビデオインタフェース回路。
2. 【請求項２】 入力されるアナログビデオ信号に伴う同
   期信号に位相同期した書込クロック信号に基づいて、デ
   コード処理手段によってサンプリング処理を行い、表示
   領域に含まれる有効な画素に対応して得られたサンプリ
   ング結果を蓄積手段を介して後段の符号化処理に供する
   ビデオインタフェース回路において、 対応する種類のアナログビデオ信号の特徴に合わせた特
   性を有し、該当する種類のアナログビデオ信号に対応す
   るクロック信号を生成する複数の位相同期発振回路と、 前記デコード処理手段に入力されるアナログビデオ信号
   の種類を判別する判別手段と、 前記判別手段による判別結果に応じて、該当する位相同
   期発振回路によって生成されたクロック信号を読出クロ
   ック信号として選択する選択手段と、 入力される読出クロック信号に同期して、前記蓄積手段
   から蓄積データを読み出して符号化処理に供する読出手
   段と、 入力される読出クロック信号に基づいて、ライン周期お
   よびフィールド周期を示す出力側同期信号を生成して、
   前記読出手段の処理に供する同期信号生成手段と、 調整指示の入力に応じて、前記読出クロックの周期を調
   整し、この調整結果の読出クロック信号を前記読出手段
   および同期信号生成手段の処理に供するクロック調整手
   段と、 前記入力側同期信号に対する前記出力側同期信号の遅延
   を測定し、この測定結果に応じて調整指示を生成して前
   記クロック調整手段の処理に供する遅延測定手段とを備
   えたことを特徴とするビデオインタフェース回路。
3. 【請求項３】 請求項１または請求項２に記載のビデオ
   インタフェース回路において、 複数の位相同期発振回路の１つは、 フィールド周期で位相比較を行う第１位相比較手段と、 ライン周期で位相比較を行う第２位相比較手段と、 前記第１位相比較手段および前記第２位相比較手段によ
   る位相比較結果を合成して制御量を決定する合成手段
   と、 前記合成手段によって得られた制御量に応じて、発振周
   期を変動する発振手段とを備えた構成であることを特徴
   とするビデオインタフェース回路。
4. 【請求項４】 請求項３に記載のビデオインタフェース
   回路において、 合成手段は、 第１位相比較手段による比較結果と所定の閾値とを比較
   する比較手段と、 前記比較手段による比較結果に応じて、前記第２位相比
   較手段による位相比較結果が制御量に与えるべき寄与分
   を算出する第１寄与分算出手段と、 前記第２位相比較手段による位相比較結果に対応する寄
   与分と前記第１位相比較手段による比較結果とに基づい
   て、制御量を決定する制御量決定手段とを備えた構成で
   あることを特徴とするビデオインタフェース回路。
5. 【請求項５】 請求項３に記載のビデオインタフェース
   回路において、 合成手段は、 入力される同期信号に基づいて、各フィールド周期に含
   まれる特定の区間を検出する区間検出手段と、 前記区間検出手段による検出結果に応じて、前記第２位
   相比較手段による位相比較結果が制御量に与えるべき寄
   与分を算出する第２寄与分算出手段と、 前記第２位相比較手段による位相比較結果に対応する寄
   与分と前記第１位相比較手段による比較結果とに基づい
   て、制御量を決定する制御量決定手段とを備えた構成で
   あることを特徴とするビデオインタフェース回路。
6. 【請求項６】 請求項１または請求項２に記載のビデオ
   インタフェース回路において、 読出手段は、 蓄積手段から読み出した１フィールド分の蓄積データを
   保持する保持手段と、 選択指示の入力に応じて、蓄積手段から読み出した蓄積
   データあるいは前記保持手段に保持された蓄積データを
   選択し、後段の符号化処理に供するデータ選択手段と、 入力側同期信号の入力間隔の変化に基づいて、入力アナ
   ログビデオ信号の種類の切り替えを検出する切替検出手
   段と、 前記切替検出手段による検出結果に応じて、切り替えが
   発生したフィールドと所定の関係にあるフィールドにつ
   いて、前記保持手段に保持された蓄積データを選択する
   旨の選択指示を生成する選択制御手段と、 前記切替検出手段による検出結果に応じて、蓄積手段か
   らの読出動作を停止する停止手段とを備えた構成であ
   り、 判別手段は、入力アナログビデオ信号の垂直帰線区間に
   おける特徴に基づいて、その種類を判別する構成である
   ことを特徴とするビデオインタフェース回路。