JP2000209094A - アナログ／デジタル変換方法及びシステム - Google Patents

Abstract

(57)【要約】 【課題】電圧制御発振器（ＶＣＯ）及びカウンタを具備
したＡ／Ｄ変換器によりアナログ信号の周波数変換及び
バンドパス・フィルタリングも同時に行えるようにす
る。 【解決手段】キャリア波を含んだアナログ信号がＡ／Ｄ
変換器１０のＶＣＯ１２に入力され、ＶＣＯはアナログ
信号の特性に基づいた一連の高周波パルスを発生する。
ゲート回路１４は、アナログ信号の特性に応じて設定さ
れるゲート制御信号に応じてオン／オフされ、ＶＣＯか
らゲート回路を通過した高周波パルスがカウンタ回路１
６で計数される。カウンタ回路は、ゲート制御信号の複
数のパルスを含んだサンプリング周期毎にリセットさ
れ、新たな累積を開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号を低
周波表現のデジタル信号に変換するシステムに関し、更
に特定すれば、超電導ジョセフソン接合単一フラックス
量子回路（Ｊｏｓｅｐｈｓｏｎｊｕｎｃｔｉｏｎｓｉｎ
ｇｌｅｆｌｕｘｑｕａｎｔｕｍｃｉｒｃｕｉｔ）を用い
て、アナログ信号の周波数変換、バンドパス・フィルタ
リング及びアナログ／デジタル変換を同時に行うことに
より、通信システム、レーダ又はその他のシステムにお
いて、変調キャリア波から情報を抽出することができる
ようにした、アナログ／デジタル変換器に関するもので
ある。

【０００２】

【従来の技術】セルラ電話システム、レーダ・システム
等のような種々の通信システムにおいては、情報を送信
する際に、高周波数キャリア信号を送信対象の情報で変
調している。振幅変調、周波数変調、位相変調等のよう
に、情報をキャリア信号に載せて送信する種々の変調技
法が当技術分野で知られている。キャリア信号が受信機
で受信されると、キャリア信号は除去されて、送信され
た情報が分離され解読される。キャリア信号を除去する
ために、従来例の受信機は、典型的に、アナログ・ミキ
サ又は周波数ダウンコンバータを含み、これにより、受
信したキャリア信号をローカル発振器の信号と乗算し
て、キャリア信号を除去し、信号を中間周波数又はベー
スバンド周波数に変換する。ダウンコンバータにより変
換された周波数信号は、次に、バンドパス・フィルタに
よるフィルタ処理を受け、対象である情報を含んでいる
周波数信号を通過させる。フィルタ処理された信号は、
次に、アナログ／デジタル（Ａ／Ｄ）変換器によってデ
ジタル信号に変換されデジタル表現の情報となり、そし
て、この信号はマイクロプロセッサで処理される。キャ
リア信号から情報を抽出するための一般的なプロセス
は、当業者には周知である。

【０００３】このような回路は、キャリア信号から送信
された情報を抽出するためには好結果が得られるが、さ
らに改良が可能である。例えば、この種の通信システム
では、最初にアナログ・キャリア信号をミキシングして
周波数を低下させ、次いで、周波数変換されたアナログ
信号をフィルタリングした後に、この信号をデジタル信
号に変換するので、種々の増幅器やダウンコンバータ及
びフィルタ内の電気部品からのノイズが、信号の信号対
ノイズ比すなわちＳ／Ｎ比を低下させ、したがって受信
機の性能低下を招いてしまう。加えて、ミキシング、フ
ィルタリング及びアナログ／デジタル変換を行うために
は、幾つかの電気回路を必要とする。したがって、通信
用電子部品は、これらの回路の煩雑性、部品数及び電力
消費を削減することができれば、Ｓ／Ｎ比の向上等の利
点を奏することができるであろう。

【０００４】また、周波数を低下させる周波数変換は、
デジタル的に行うことも可能である。このデジタル方法
の簡便な方法は、キャリアを直接記録できる程に高速で
キャリア信号をデジタル化することである。原理上、キ
ャリア信号上の情報は、高速フーリエ変換（ＦＦＴ）ル
ーチン及びその他のデジタル信号処理技法を用いて、デ
ジタル・データ・ストリームから抽出することができ
る。この種の方法は、Ａ／Ｄ変換器及びデジタル・プロ
セッサの性能に力点が置かれる。これは、信号及び情報
帯域の劣化を回避するためには、非常に高いダイナミッ
ク・レンジを維持しつつ、キャリア信号を記録するため
に信号を十分速くサンプルしなければならないからであ
る。しかしながら、これらのシステムに必要なＡ／Ｄ変
換器及びデジタル信号プロセッサの性能は、現状では未
だ実現不可能である。

【０００５】今日使用されている、効果的に周波数を低
下させるデジタル的な第２の方法に、中間周波（ＩＦ）
サンプリングとして知られているものがある。ＩＦサン
プリングでは、キャリア周波数を中心とする狭帯域バン
ドパス・アナログ・フィルタを、標準的な非積分Ａ／Ｄ
変換器（ｎｏｎ−ｉｎｔｅｇｒａｔｉｎｇＡ／Ｄｃｏｎ
ｖｅｒｔｅｒ）の前段に配置する。このＡ／Ｄ変換器
は、故意に、入力信号に関するナイキスト条件よりもか
なり低く動作させ、信号のエイリアス（ａｌｉａｓ）を
発生し、これにより情報の周波数を変換する。狭帯域バ
ンドパス・フィルタを用いることにより、Ａ／Ｄ変換に
おけるエイリアシングによって通常混入する、元の信号
周波数における曖昧さを除去する。この方法は、本発明
とは基本的に異なっている。ＩＦサンプリングは、信号
の瞬時サンプリングを基本とし、キャリア信号の１周期
に比較して極めて短い時間スケールでサンプリングが行
われる。本発明は、キャリア信号の数周期よりも長い時
間にわたって信号を積分することを基本とする。このよ
うな違いにより、アナログ信号フィルタに対する必須要
件は大きく異なり、本発明の柔軟性ははるかに高くな
る。

【０００６】ジョセフソン単一フラックス量子（ＳＦ
Ｑ：ｓｉｎｇｌｅ ｆｌｕｘ ｑｕａｎｔｕｍ）回路を
用いてアナログ信号をデジタル信号に変換する発振器及
びカウンタからなるＡ／Ｄ変換器は、当技術分野では公
知である。例えば、Ｌ．Ｒ．Ｅａｔｏｎ，ｅｔ ａｌ
（Ｌ．Ｒ．イートン等）の“Ｄｅｓｉｇｎ ｏｆ ａ
１０Ｋ ＮｂＮ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ
ＩＲ Ｆｏｃａｌ Ｐｌａｎｅ Ａｒｒａｙ Ｓｅｎ
ｓｏｒｓ（ＩＲ焦点面アレイ・センサのための１０Ｋ
ＮｂＮ Ａ／Ｄ変換器の設計）”（ＩＥＥＥ 応用超電
導論文誌、５，２４５７（１９９５））に開示されてい
る。また、この論文に開示されたＡ／Ｄ変換器のアーキ
テクチャに対する改良が、“Ｃｏｒｒｅｌａｔｅｄ Ｓ
ｕｐｅｒｃｏｎｄｕｃｔｏｒ Ｓｉｎｇｌｅ Ｆｌｕｘ
Ｑｕａｎｔｕｍ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａ
ｌ Ｃｏｎｖｅｒｔｅｒ”（相関超電導単一フラックス
量子アナログ−デジタル変換器）と題し、本願の譲受人
に譲渡された米国特許出願第０８／９２０７４１号に開
示されている。その内容は、この言及により本願にも含
まれるものとする。

【０００７】米国特許出願第０８／９２０７４１号に開
示された種類の発振器及びカウンタからなるＡ／Ｄ変換
器１０の概略構成が図１の（Ａ）に示されている。Ａ／
Ｄ変換器１０は、電圧制御発振器（ＶＣＯ）１２、デジ
タル・ゲート回路１４、及びデジタル・パルス・カウン
タ回路１６を含んでいる。ＶＣＯ１２、ゲート回路１４
及びカウンタ回路１６の各々は、ここに記載する機能を
実行する公知の電気回路の概略表現である。アナログ信
号であるキャリア信号は、アンテナ（図示せず）によっ
て受信され、ＶＣＯ１２に入力される。ＶＣＯ１２は、
このアナログ信号を、ＶＣＯ１２に印加されたアナログ
信号の電圧電位に比例するパルス周波数を有する一連の
高周波数ＳＦＱパルスに変換する。ＶＣＯ１２は、直流
の超電導量子インターフェース・デバイス（ＳＱＵＩ
Ｄ：ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｑｕａｎｔｕｍ
ｉｎｔｅｒｆａｃｅ ｄｅｖｉｃｅ）内に多数のジョ
セフソン接合を用いて、アナログ信号を一連のＳＦＱパ
ルスに変換する。ＶＣＯ１２からのパルスの繰り返し率
は、キャリア信号の振幅及びキャリア信号の情報によっ
て異なっている。言い換えると、ＶＣＯ１２は、変調キ
ャリア信号の特性によって異なる所定のパルス・レート
でパルスを出力する。一般に、ＶＣＯ１２からの出力の
パルス・レートは、キャリア信号の周波数よりもはるか
に高い。

【０００８】ゲート回路１４に高レベルのゲート制御信
号を印加すると、ゲート回路１４はＶＣＯ１２からのパ
ルスを通過させる。ゲート回路１４がＶＣＯ１２からの
パルスを通過させると、カウンタ回路１６はこのパルス
を累算カウントし、ＶＣＯ１２へのアナログ入力信号に
対応するデジタル表現の信号を出力する。一実施形態で
は、カウンタ回路１６は、連鎖状のフリップ・フロップ
から成り、非同期的に動作してＶＣＯ１２からのパルス
の総数を累算するように動作する、単一フラックス量子
カウンタである。ゲート回路１４へのゲート制御信号が
高レベルである時間中のＶＣＯ１２からのパルスの総数
は、サンプリング時間中に積分されたアナログ信号のデ
ジタル表現となる。今日の発振器及びカウンタからなる
Ａ／Ｄ変換器は、各サンプリング期間の前に、カウンタ
回路１６を０にリセットする。言い換えると、ゲート回
路１４に印加されるゲート制御信号が低レベルになる毎
に、カウンタ回路１６はリセットされるので、サンプリ
ング期間は、１つのゲート制御パルスが高レベルである
時間長となる。

【０００９】

【発明が解決しようとする課題】本発明の目的は、発振
器及びカウンタからなるＡ／Ｄ変換器１０の動作を適宜
制御することにより、変換器１０がアナログ入力信号の
デジタル表現を与えるだけでなく、同時に周波数のダウ
ンコンバージョン及び信号のバンドパス・フィルタリン
グも行うようにすることである。かかる制御方式を用い
れば、通信システムにおいて周波数のダウンコンバージ
ョン、ローパス・フィルタ処理及びアナログ／デジタル
変換を行う既存の回路と比べて、性能が向上し、装置の
複雑度、部品数及び電力消費が低下し、ダウンコンバー
ジョン機能の柔軟性が向上する。

【００１０】

【課題を解決するための手段】本発明の教示によれば、
アナログ信号が公知の変調方法によって情報で変調され
たキャリア波を含む場合に、このアナログ信号の周波数
ダウンコンバージョン、バンドパス・フィルタリング及
びアナログ／デジタル変換を同時に行うことができるよ
うに、発振器及びカウンタを含んだＡ／Ｄ変換器を動作
させる制御方式を提供する。一実施形態では、変換器
は、電圧制御発振器（ＶＣＯ）として動作する超電導ジ
ョセフソン接合単一フラックス量子回路を使用する。Ｖ
ＣＯは、変換対象のアナログ信号を受け取り、一連の鋭
い高周波パルスを発生する。このとき、パルスの繰り返
し周波数はキャリア信号の特性に基づいている。一連の
パルスはゲート回路に供給され、ゲート制御信号に応じ
て、パルスを通過させるかあるいは通過を阻止する。ゲ
ート回路がパルスを通過させる場合、サンプリング期間
中、カウンタ回路がパルスを累算する。サンプリング期
間は、複数のゲート制御パルスを含んだ範囲をカバーす
るよう設定されるので、パルスの累算は、ゲート制御信
号の隣接する複数のオン／オフ期間を含む。パルスの通
過及び阻止はそれぞれ、ＳＦＱパルス列と０及び１との
乗算と等価である。この乗算により、周波数変換が行わ
れる。この動作は、ミキサ及びローパス・フィルタに続
いて配置される非積分アナログ／デジタル変換器の変換
動作と等価である。

【００１１】

【発明の実施の形態】発振器及びカウンタを備えたＡ／
Ｄ変換器において、周波数のダウンコンバージョンを行
わせるための制御方式に関する好適な実施形態を以下に
説明する。なお、これは性質上単なる例示に過ぎず、本
発明あるいはその用途又は使用を限定するものではな
い。

【００１２】前述のように、変換器１０は、従来技術に
おいて、アナログ信号のデジタル表現を与えるために用
いられている。図１の（Ａ）に示すような公知の変換器
は、１つのゲート制御パルスをゲート回路１４に印加し
てＳＦＱパルスを通過させた後にカウンタ回路１６をリ
セットしているので、ゲート回路１４に供給される１つ
の制御パルスが如何なる長さであろうとも、カウンタ回
路１６のサンプリング期間が該制御パルスに依存するよ
うにしたものである。言い換えると、カウンタ回路１６
がＶＣＯ１２からの高周波パルスを累積しているときの
サンプリング期間は、ゲート制御信号が該高周波パルス
をゲート回路１４に通過させる１周期分だけである。既
知の変換器では、ゲート回路１４に印加された制御信号
によりゲート回路１４がＶＣＯ１２からのＳＦＱパルス
の通過を阻止したならば、カウンタ回路１６をリセット
し、パルスの累積値をカウンタ回路１６から出力する。

【００１３】本発明は、変換器１０の使用を延長するこ
とにより、アナログ／デジタル変換とともに、周波数ダ
ウンコンバージョン及びバンドパス・フィルタリングを
行い、通信システム又はレーダ・システム等において、
これらの機能を備えることができるようにすることを提
案するものである。これにより、少なくともこれら３つ
の機能を実行する回路を、単一の集積回路チップ上に形
成することができる。

【００１４】周波数ダウンコンバージョン機能及びバン
ドパス・フィルタリング機能は、カウンタ回路１６の累
積時間を、ゲート回路１４に印加される複数のゲート制
御パルスを包含するように、延長することによって実現
される。一実施形態によれば、カウンタ回路１６をリセ
ットする前の一つのサンプリング期間中に、ゲート回路
１４を多数回繰り返しオン／オフする。カウンタ回路１
６は、ゲート回路１４の連続する複数回のオン／オフ・
サイクルにわたるパルスの総数を累積する。この動作に
よってＡ／Ｄ変換の読み取り値が得られ、これは、従来
例におけるミキシング及びバンドパス・フィルタリング
の後に行うＡ／Ｄ変換器の読み取りと同等である。

【００１５】図１の（Ｂ）は、図１の（Ａ）の変換器１
０を、本発明によるデジタル周波数ダウンコンバーバと
して制御するタイミング図の一例を示している。図２に
おいて、上段のアナログ信号は、ＶＣＯ１２に印加され
るアナログ入力キャリア信号を表している。具体的に示
さないが、キャリア信号は、振幅変調又は周波数変調の
ような、何らかの既知の変調フォーマットによって変調
されている。ＶＣＯ１２の出力は、キャリア信号よりも
周波数が高い一連の短いパルスとなる。中段のゲート制
御信号は、ゲート回路１４をオン／オフするための方形
波パルス列であり、このパルス列は、１周期の半分が高
レベルであり、残りの半分が低レベルである。ゲート回
路１４は、ゲート制御信号が高レベルのときに、オンし
てＳＦＱパルスを通過させる。ＡＭ信号を復調するため
に、ゲート制御信号の高レベルを、キャリア信号すなわ
ちアナログ信号の正サイクルと整合させることにより、
ゲート回路１４が、キャリア信号の正の部分の情報のみ
を通過させる整流子として機能する。下段のリセット信
号は周期的なパルス列信号であり、リセット・パルスが
カウンタ回路１６のリセット端子に印加されると該回路
をリセットする。リセット周期は、ＶＣＯ１２に印加さ
れる信号の情報帯域のナイキスト条件を満足するように
設定される。ゲート回路１４がオン状態の期間中のＶＣ
Ｏ１２からのＳＦＱパルスの累積総数が、リセット・パ
ルスとリセット・パルスとの間のサンプリング期間にお
いて、ＶＣＯ１２に印加され積分された信号のデジタル
表現となる。カウンタ回路１６は、ローパス・フィルタ
として機能し、２つのリセット・パルス間での、アナロ
グ入力信号に対応するデジタル出力を提供する。

【００１６】明らかなように、２つのリセット・パルス
間には、数個のゲート制御信号が存在する。多くのＳＦ
Ｑパルスは、ゲート制御信号が高レベルのとき、ゲート
回路１４を通過する。ゲート制御信号のオン／オフ・サ
イクルは、ＶＣＯ１２に印加されるアナログ信号を表す
ＳＦＱパルスの１ビット乗算を数学的に実行するので、
変換器１０は、周波数ダウンコンバージョンを実行する
ことになる。言い換えると、ゲート回路１４の開閉が、
ＳＦＱパルスとデジタル１又は０との乗算を行うことに
なるので、情報は別の周波数に変換されることになる。
ゲート制御信号のレート及び幅、ならびにリセット・パ
ルスの周波数は、キャリア信号の周波数及び変調、なら
びに抽出すべき情報を考慮することによって、特定の用
途毎に設定する。ゲート制御信号のレート及び幅を制御
することによって、変換器１０は、アナログ信号を異な
る周波数表現に変換する高い柔軟性を有する。

【００１７】図１の（Ｂ）はまた、ゲート制御信号がリ
セット・パルスとリセット・パルスとの間でのみ活性化
される、本発明の制御方式を示している。２つのリセッ
ト・パルス間の期間は、カウンタ回路１６によるＳＦＱ
パルスの累積を制御する複数のゲート制御パルスの時間
及び数を規定する。この図では、ゲート制御信号は５０
％のデューティ・サイクルを有し、リセット期間（２つ
のリセット・パルスの間の期間）は、カウンタ回路１６
がカウントを累積する時間を表している。勿論、ゲート
制御信号のデューティ・サイクルが５０％に限定されな
いことは、言うまでもない。

【００１８】低量子化ノイズの限界では、高ＶＣＯ周波
数の限界と同等に、２つのリセット・パルスの間でカウ
ントされるパルス数は、ゲート制御信号と入力アナログ
信号の積の累積値であり、また、ゲート制御信号は、Ｖ
ＣＯ１２からのパルスをカウンタ回路１６に通過させる
状態にあるとき１に等しく、これらのパルスを阻止する
状態にあるとき０に等しい。これは、図１の（Ｂ）に示
すように、アナログ信号及びゲート制御信号の積の積分
値すなわち積の合算値に等しい。変換器１０からのデジ
タル信号ＡＤＣは、次のように定義される。

【数１】 ＡＤＣ＝∫（アナログ信号・ゲート制御信号）ｄｔ …（１） ［ただし、−∞から＋∞まで積分］

【００１９】ゲート制御信号は、２つの関数、即ち、デ
ュティ・サイクルが５０％の周期的方形波及び単一ウイ
ンドウ・パルスの積として、発生することができる。周
期的方形波は、ゲート制御信号の周波数であるゲート周
波数ｆgateに等しい基本周波数を有する。図１の（Ｂ）
に示したタイミングの状況では、式（１）で表される積
の積分値は、事実上、アナログ信号の半波デジタル整流
であり、その短期間での値（ｓｈｏｒｔ−ｔｅｒｍ ｖ
ａｌｕｅ）は、直流成分及び振幅変調信号を含んでい
る。キャリア信号の高調波成分及びその他のミキシング
周波数は、カウンタにおける積分プロセスによって除去
される。周波数変調又は位相変調を復調するために、図
１の（Ｂ）におけるキャリア信号であるアナログ信号と
ゲート制御信号の相対的な位相関係を９０度シフトさせ
る。ゲート制御信号及びキャリア信号（すなわち、アナ
ログ信号）の周波数が異なる場合、これらのプロセスに
より、従来例のアナログＲＦ方法と同様の変調中間周波
数を発生する。

【００２０】図１の（Ｂ）及び式（１）に関する本発明
の上記の説明は、本発明の動作の概略的な叙述に過ぎな
い。本発明による変換器１０の制御は、実際の実施形態
では、一層詳細となろう。ここに提案する発明は、アナ
ログ／デジタル変換、周波数変換、及びバンドパス・フ
ィルタリングを同時に行い、これにより、従来技術にお
けるシステムよりも複雑でなく電力消費を削減すること
ができるという素晴らしい技術を提供する。ここに記載
したシステムは、多くの種類の通信システム及びレーダ
・システムに拡大適用可能であり、また、マイクロ波ミ
キサや中間周波数（ＩＦ）サンプリング装置等の従来例
のシステムに対比して、格段の改良をもたらすことがで
きる。以上の説明は、本発明の例示としての実施形態を
開示し記載したに過ぎない。かかる説明から、そして添
付図面及び特許請求の範囲から、種々の変更、修正及び
変形が、特許請求の範囲に規定する本発明の精神及び範
囲から逸脱することなく可能であることを、当業者は容
易に認識できるであろう。

【図面の簡単な説明】

【図１】（Ａ）は、本発明の方法が実行されるＡ／Ｄ変
換器のブロック図である。（Ｂ）は、本発明の一実施形
態による、Ａ／Ｄ変換器を動作させるためのタイミング
図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイル・ジェイ・デュランド アメリカ合衆国カリフォルニア州92614, アーヴァイン，フォックスホロウ 18

Claims (10)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号をデジタル出力信号に
   変換する方法において、 アナログ入力信号を一連のパルスに変換するステップ
   と、 所定の制御率で、前記パルスを交互に阻止及び通過させ
   るステップと、 通過された一連のパルスを累積するステップであって、
   該パルスの累積に応じたデジタル出力信号が出力され、
   かつ、パルスの累積のサンプリング周期が、パルスの阻
   止及び通過の複数の周期を包含している、累積ステップ
   とからなることを特徴とする方法。
2. 【請求項２】 請求項１記載の方法において、アナログ
   入力信号を一連のパルスに変換するステップが、電圧制
   御発振器を使用していることを特徴とする方法。
3. 【請求項３】 請求項２記載の方法において、電圧制御
   発振器が、多数のジョセフソン接合を含む超電導量子イ
   ンターフェース・デバイスを含むことを特徴とする方
   法。
4. 【請求項４】 請求項１記載の方法において、パルスを
   交互に阻止及び通過させるステップが、一連の交番する
   方形波パルスであるゲート制御信号を受け取るデジタル
   ・ゲート回路により、ゲート制御信号のパルスが高レベ
   ルのときに、一連のパルスを通過させることを特徴とす
   る方法。
5. 【請求項５】 請求項１記載の方法において、アナログ
   入力信号を一連のパルスに変換するステップが、アナロ
   グ入力信号を、該アナログ入力信号よりも周波数が高い
   一連のパルスに変換することを特徴とする方法。
6. 【請求項６】 請求項１記載の方法において、アナログ
   入力信号から変換された一連のパルスが、アナログ入力
   信号の振幅に比例する周波数を有することを特徴とする
   方法。
7. 【請求項７】 アナログ入力信号をデジタル出力信号に
   変換し、デジタル出力信号がアナログ入力信号の周波数
   変換表現となるようにする方法において、 アナログ入力信号を受け取り、該アナログ入力信号を、
   当該アナログ入力信号の特性に比例する周波数を有する
   一連の発振パルスに変換する発振回路を用意するステッ
   プと、 該一連の発振パルスを受け取るデジタル・ゲートを用意
   するステップと、 一連の制御パルス列であるゲート制御信号をデジタル・
   ゲートに印加し、該ゲート制御信号のデューティ・サイ
   クルに基づいて一連の発振パルスを交互に阻止及び通過
   させるステップと、 デジタル・ゲートを通過した一連の発振パルスをデジタ
   ル・カウンタにおいて累積して、該一連の発振パルスの
   累積値によりデジタル出力信号を規定するステップと、 デジタル・カウンタにリセット信号を印加し、一連の発
   振パルスの新たな累積を開始する所定のサンプリング期
   間を規定するステップであって、サンプリング期間が、
   ゲート制御信号の連続する複数の制御パルスを包含して
   いる、ステップとからなることを特徴とする方法。
8. 【請求項８】 請求項７記載の方法において、発振回
   路、デジタル・ゲート及びデジタル・カウンタが結合さ
   れて、アナログ／デジタル変換器を構成していることを
   特徴とする方法。
9. 【請求項９】 アナログ入力信号をデジタル出力信号に
   変換し、該デジタル出力信号がアナログ入力信号の周波
   数変換表現となるようにするシステムであって、 アナログ入力信号に応答して、該アナログ入力信号を、
   アナログ入力信号の特性に比例する周波数を有する一連
   の発振パルスに変換する発振回路と、 発振回路からの一連の発振パルスを、所定のデュティ・
   サイクルの制御パルス列で構成されるゲート制御信号に
   応答して、交互に阻止及び通過させるゲート回路と、 ゲート回路を通過した一連の発振パルスを累積してデジ
   タル出力信号を規定するデジタル・カウンタであって、
   ゲート制御信号の複数の制御パルスを包含しているサン
   プリング期間を規定するリセット信号に応答して一連の
   発振パルスの新たな累積を開始するデジタル・カウンタ
   とからなることを特徴とするシステム。
10. 【請求項１０】 請求項９記載のシステムにおいて、デ
    ジタル・カウンタが単一フラックス量子カウンタである
    ことを特徴とするシステム。