JP2000183748A - オーバーサンプリング型ａ／ｄ変換器 - Google Patents
オーバーサンプリング型ａ／ｄ変換器Info
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- JP2000183748A JP2000183748A JP35243198A JP35243198A JP2000183748A JP 2000183748 A JP2000183748 A JP 2000183748A JP 35243198 A JP35243198 A JP 35243198A JP 35243198 A JP35243198 A JP 35243198A JP 2000183748 A JP2000183748 A JP 2000183748A
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Abstract
(57)【要約】
【課題】 従来のΔΣ変調方式のオーバーサンプリン
グ型Ａ／Ｄ変換器おいては、差動型演算増幅回路が用い
られており、最終段の電圧比較手段ではアナログ信号の
極性のみ判定し、前段の変調手段にフィードバックをか
ける１ビット帰還方式が一般的であったため、Ｓ／Ｎ特
性を充分に向上させることができないという課題があっ
た。 【解決手段】 ΔΣ変調方式のオーバーサンプリング型
Ａ／Ｄ変換器において、差動型の積分手段（２４）を有
する変調手段（２０）の差動出力を増幅して差動でない
信号として出力するアナログ差動増幅回路（３０）と該
アナログ差動増幅回路の出力電圧を複数の参照電圧と比
較する電圧比較手段（４０）とを設け、該電圧比較回路
から得られる複数ビットの信号をローカルＤ／Ａ変換器
（５０）でアナログ信号に変換して変調手段（１０，２
０）に帰還させるようにした。
グ型Ａ／Ｄ変換器おいては、差動型演算増幅回路が用い
られており、最終段の電圧比較手段ではアナログ信号の
極性のみ判定し、前段の変調手段にフィードバックをか
ける１ビット帰還方式が一般的であったため、Ｓ／Ｎ特
性を充分に向上させることができないという課題があっ
た。 【解決手段】 ΔΣ変調方式のオーバーサンプリング型
Ａ／Ｄ変換器において、差動型の積分手段（２４）を有
する変調手段（２０）の差動出力を増幅して差動でない
信号として出力するアナログ差動増幅回路（３０）と該
アナログ差動増幅回路の出力電圧を複数の参照電圧と比
較する電圧比較手段（４０）とを設け、該電圧比較回路
から得られる複数ビットの信号をローカルＤ／Ａ変換器
（５０）でアナログ信号に変換して変調手段（１０，２
０）に帰還させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ電圧信号
を対応するディジタル信号に変換するためのアナログ−
ディジタル（Ａ／Ｄ）変換器さらには半導体集積回路で
実現するのに好適なオーバーサンプリング型Ａ／Ｄ変換
器に関し、特に、ΔΣ変調型Ａ／Ｄ変換器に利用して有
効な技術に関するものである。
を対応するディジタル信号に変換するためのアナログ−
ディジタル（Ａ／Ｄ）変換器さらには半導体集積回路で
実現するのに好適なオーバーサンプリング型Ａ／Ｄ変換
器に関し、特に、ΔΣ変調型Ａ／Ｄ変換器に利用して有
効な技術に関するものである。
【０００２】
【従来の技術】従来より、Ａ／Ｄ変換器には、逐次比較
型やオーバーサンプリング型など種々の形式のものが開
発されている。一般に、非線形歪みの無いＡ／Ｄ変換器
でアナログ入力信号をディジタル信号に変換する場合、
入力アナログ入力信号が最小分解能の数倍以上であれ
ば、量子化雑音は、直流からナイキスト周波数（サンプ
リング周波数の１／２）の間にほぼ均一に分布される。
このため、量子化ビット数が等しければ、雑音電力の総
和は一定とされ、基本的にはサンプリング周波数を高く
すれば、信号周波数近傍のＳ／Ｎ（Signal to Noise Ra
tio）特性を向上させることができる。オーバーサンプ
リング型Ａ／Ｄ変換器は、オーバーサンプリング比（信
号帯域の周波数に対するサンプリングクロックの周波数
の比）を高くすることによりＳ／Ｎ特性を向上させた方
式である。
型やオーバーサンプリング型など種々の形式のものが開
発されている。一般に、非線形歪みの無いＡ／Ｄ変換器
でアナログ入力信号をディジタル信号に変換する場合、
入力アナログ入力信号が最小分解能の数倍以上であれ
ば、量子化雑音は、直流からナイキスト周波数（サンプ
リング周波数の１／２）の間にほぼ均一に分布される。
このため、量子化ビット数が等しければ、雑音電力の総
和は一定とされ、基本的にはサンプリング周波数を高く
すれば、信号周波数近傍のＳ／Ｎ（Signal to Noise Ra
tio）特性を向上させることができる。オーバーサンプ
リング型Ａ／Ｄ変換器は、オーバーサンプリング比（信
号帯域の周波数に対するサンプリングクロックの周波数
の比）を高くすることによりＳ／Ｎ特性を向上させた方
式である。
【０００３】オーバーサンプリング型Ａ／Ｄ変換器は変
調手段を含み、この変調手段は逐次比較型のＡ／Ｄ変換
器などと同様にフィードバックループを形成する。つま
り、電圧比較を行う量子化手段と、フィードバックに必
要なＤ／Ａ変換器を内蔵する。フィードバックループ内
にフィルタを配置することが、他の方式のＡ／Ｄ変換器
と大きく異なる点であるが、このフィルタをどこに配置
するか、そして信号入力点の位置関係によって、Δ（デ
ルタ）変調方式、ΔΣ（デルタ・シグマ）変調方式、そ
れらの混合方式に大別できる。
調手段を含み、この変調手段は逐次比較型のＡ／Ｄ変換
器などと同様にフィードバックループを形成する。つま
り、電圧比較を行う量子化手段と、フィードバックに必
要なＤ／Ａ変換器を内蔵する。フィードバックループ内
にフィルタを配置することが、他の方式のＡ／Ｄ変換器
と大きく異なる点であるが、このフィルタをどこに配置
するか、そして信号入力点の位置関係によって、Δ（デ
ルタ）変調方式、ΔΣ（デルタ・シグマ）変調方式、そ
れらの混合方式に大別できる。
【０００４】このうち、ΔΣ変調方式は、出力信号と入
力信号との差を積分し、この積分手段の出力が最小とな
るようにフィードバック制御するもので、このΔΣ変調
方式においては、アナログ積分の次数すなわち変調器の
数を増やすことにより、Ｓ／Ｎ特性をさらに改善するこ
とができる。つまり、アナログ積分の次数を１次増やす
毎に、ほぼオーバーサンプリング比の２乗に逆比例した
ノイズシェイピング特性（雑音減少）が期待できる。し
かしながら、積分の次数を増やすとキャパシタの比が大
きくなり、回路の面積が大きくなると共に消費電力も増
大し半導体集積回路化が困難になるため、一般には２次
のΔΣ変調方式とされる。尚、ΔΣ変調方式のオーバー
サンプリング型Ａ／Ｄ変換器に関する発明としては、例
えば特開平９−２９４０７５号などがある。
力信号との差を積分し、この積分手段の出力が最小とな
るようにフィードバック制御するもので、このΔΣ変調
方式においては、アナログ積分の次数すなわち変調器の
数を増やすことにより、Ｓ／Ｎ特性をさらに改善するこ
とができる。つまり、アナログ積分の次数を１次増やす
毎に、ほぼオーバーサンプリング比の２乗に逆比例した
ノイズシェイピング特性（雑音減少）が期待できる。し
かしながら、積分の次数を増やすとキャパシタの比が大
きくなり、回路の面積が大きくなると共に消費電力も増
大し半導体集積回路化が困難になるため、一般には２次
のΔΣ変調方式とされる。尚、ΔΣ変調方式のオーバー
サンプリング型Ａ／Ｄ変換器に関する発明としては、例
えば特開平９−２９４０７５号などがある。
【０００５】
【発明が解決しようとする課題】従来のΔΣ変調方式の
オーバーサンプリング型Ａ／Ｄ変換器おいては、例えば
上記先願に見られるように、差動型演算増幅回路が用い
られており、最終段の電圧比較手段ではアナログ信号の
極性のみ判定し、前段の変調手段にフィードバックをか
ける１ビット帰還方式が一般的であった。その理由は、
最終段の電圧比較手段で差動信号のまま電圧比較を行な
って極性だけでなく振幅のレベルまで判定して複数ビッ
ト帰還方式にしようとすると、電圧比較手段が非常に複
雑になり、かつ精度的にも充分なものが期待できないた
めであった。しかしながら、１ビット帰還方式では、Ｓ
／Ｎ特性を充分に向上させることができないという課題
があった。なお、オーバーサンプリング型Ａ／Ｄ変換器
おいてＳ／Ｎ特性を向上させる方法としては、サンプリ
ング周波数を高くすることも考えられるが、そのように
すると回路の消費電力が増大するという問題が発生す
る。
オーバーサンプリング型Ａ／Ｄ変換器おいては、例えば
上記先願に見られるように、差動型演算増幅回路が用い
られており、最終段の電圧比較手段ではアナログ信号の
極性のみ判定し、前段の変調手段にフィードバックをか
ける１ビット帰還方式が一般的であった。その理由は、
最終段の電圧比較手段で差動信号のまま電圧比較を行な
って極性だけでなく振幅のレベルまで判定して複数ビッ
ト帰還方式にしようとすると、電圧比較手段が非常に複
雑になり、かつ精度的にも充分なものが期待できないた
めであった。しかしながら、１ビット帰還方式では、Ｓ
／Ｎ特性を充分に向上させることができないという課題
があった。なお、オーバーサンプリング型Ａ／Ｄ変換器
おいてＳ／Ｎ特性を向上させる方法としては、サンプリ
ング周波数を高くすることも考えられるが、そのように
すると回路の消費電力が増大するという問題が発生す
る。
【０００６】また、近年Ａ／Ｄ変換器は、例えばＣＯＤ
ＥＣ（符号器復号器）のようにディジタル回路とともに
１チップに搭載される場合が多くなってきているが、デ
ィジタル回路とともに１チップ化されると、ディジタル
回路の動作で生じる基板ノイズによってＡ／Ｄ変換器の
Ｓ／Ｎ特性が悪化するという課題もある。
ＥＣ（符号器復号器）のようにディジタル回路とともに
１チップに搭載される場合が多くなってきているが、デ
ィジタル回路とともに１チップ化されると、ディジタル
回路の動作で生じる基板ノイズによってＡ／Ｄ変換器の
Ｓ／Ｎ特性が悪化するという課題もある。
【０００７】本発明の目的は、比較的簡単な構成により
ΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器に
おけるＳ／Ｎ特性の向上を図ることができる技術を提供
することにある。
ΔΣ変調方式のオーバーサンプリング型Ａ／Ｄ変換器に
おけるＳ／Ｎ特性の向上を図ることができる技術を提供
することにある。
【０００８】本発明の他の目的は、消費電力を増大させ
ることなくΔΣ変調方式のオーバーサンプリング型Ａ／
Ｄ変換器におけるＳ／Ｎ特性の向上を図ることができる
技術を提供することにある。
ることなくΔΣ変調方式のオーバーサンプリング型Ａ／
Ｄ変換器におけるＳ／Ｎ特性の向上を図ることができる
技術を提供することにある。
【０００９】本発明の他の目的は、ディジタル回路とと
もに１チップに搭載した場合に生じる基板ノイズによる
Ｓ／Ｎ特性の悪化を防止することができるオーバーサン
プリング型Ａ／Ｄ変換器を提供することにある。
もに１チップに搭載した場合に生じる基板ノイズによる
Ｓ／Ｎ特性の悪化を防止することができるオーバーサン
プリング型Ａ／Ｄ変換器を提供することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、入力されたアナログ信号と帰還
信号との差を求める加算手段および該加算手段の出力信
号を積分する差動型の積分手段からなるΔΣ型変調手段
と、上記積分手段の積分結果を量子化する量子化手段
と、上記量子化手段の出力信号に基づいて上記帰還信号
を生成するローカルＤ／Ａ変換器とを含んで構成される
オーバーサンプリング型Ａ／Ｄ変換器において、上記積
分手段を差動型の積分手段とするとともに、上記量子化
手段を、上記積分手段の差動出力を増幅して差動でない
信号として出力するアナログ差動増幅回路と該アナログ
差動増幅回路の出力電圧を複数の参照電圧と比較する電
圧比較手段とにより構成し、該電圧比較回路から得られ
る複数ビットの信号を上記ローカルＤ／Ａ変換器でアナ
ログ信号に変換して上記変調手段に帰還させるようにし
たものである。
信号との差を求める加算手段および該加算手段の出力信
号を積分する差動型の積分手段からなるΔΣ型変調手段
と、上記積分手段の積分結果を量子化する量子化手段
と、上記量子化手段の出力信号に基づいて上記帰還信号
を生成するローカルＤ／Ａ変換器とを含んで構成される
オーバーサンプリング型Ａ／Ｄ変換器において、上記積
分手段を差動型の積分手段とするとともに、上記量子化
手段を、上記積分手段の差動出力を増幅して差動でない
信号として出力するアナログ差動増幅回路と該アナログ
差動増幅回路の出力電圧を複数の参照電圧と比較する電
圧比較手段とにより構成し、該電圧比較回路から得られ
る複数ビットの信号を上記ローカルＤ／Ａ変換器でアナ
ログ信号に変換して上記変調手段に帰還させるようにし
たものである。
【００１３】上記した手段によれば、差動型の積分手段
を用いるためＳ／Ｎ特性を向上させることができ、しか
も電圧比較手段は差動でない信号の振幅を判定するため
比較的精度の高い回路を簡単な回路で構成することがで
きる。
を用いるためＳ／Ｎ特性を向上させることができ、しか
も電圧比較手段は差動でない信号の振幅を判定するため
比較的精度の高い回路を簡単な回路で構成することがで
きる。
【００１４】また、望ましくは、上記変調手段は、入力
されたアナログ信号と帰還信号との差を求める第１加算
手段（１１ａ，１１ｂ）および第１加算手段の出力信号
を積分する差動型の第１積分手段（１３）からなる第１
の変調手段（１０）と、上記第１積分手段の出力信号と
上記帰還信号との差を求める第２加算手段（２２ａ，２
２ｂ）および第２加算手段の出力信号を積分する差動型
の第２積分手段（２４）からなる第２の変調手段（２
０）とからなる２次のΔΣ変調手段とする。
されたアナログ信号と帰還信号との差を求める第１加算
手段（１１ａ，１１ｂ）および第１加算手段の出力信号
を積分する差動型の第１積分手段（１３）からなる第１
の変調手段（１０）と、上記第１積分手段の出力信号と
上記帰還信号との差を求める第２加算手段（２２ａ，２
２ｂ）および第２加算手段の出力信号を積分する差動型
の第２積分手段（２４）からなる第２の変調手段（２
０）とからなる２次のΔΣ変調手段とする。
【００１５】上記したＡ／Ｄ変換器において、サンプリ
ング周波数をｆｓ、信号帯域幅をＢ、オーバーサンプリ
ング比をＫ、帰還信号のビット数をｎとすると、１次の
ΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎは、 Ｓ／Ｎ＝１０Ｌｏｇ｛９（２n−１）2Ｋ3／（２π2）｝ で表わされる。ここで、Ｋ＝ｆｓ／（２Ｂ）である。
ング周波数をｆｓ、信号帯域幅をＢ、オーバーサンプリ
ング比をＫ、帰還信号のビット数をｎとすると、１次の
ΔΣ変調方式のＡ／Ｄ変換器のＳ／Ｎは、 Ｓ／Ｎ＝１０Ｌｏｇ｛９（２n−１）2Ｋ3／（２π2）｝ で表わされる。ここで、Ｋ＝ｆｓ／（２Ｂ）である。
【００１６】また、２次のΔΣ変調方式のＡ／Ｄ変換器
のＳ／Ｎは、 Ｓ／Ｎ＝１０Ｌｏｇ｛１５（２n−１）2Ｋ5／（２π4）｝ となる。上記２つの式より、Ｋ＞２．４３であれば１次
のΔΣ変調方式のＡ／Ｄ変換器よりも２次のΔΣ変調方
式のＡ／Ｄ変換器のＳ／Ｎの方が良好であることが分か
る。また、上記式より、帰還信号のビット数が多いほど
Ｓ／Ｎが向上することが分かる。具体的には、例えば２
次のΔΣ変調方式のＡ／Ｄ変換器では、１ビット帰還
（ｎ＝１）に対して、２ビット帰還とした方がＳ／Ｎが
９．５ｄＢ向上し、３ビット帰還とした方がＳ／Ｎが１
６．９ｄＢ向上する。
のＳ／Ｎは、 Ｓ／Ｎ＝１０Ｌｏｇ｛１５（２n−１）2Ｋ5／（２π4）｝ となる。上記２つの式より、Ｋ＞２．４３であれば１次
のΔΣ変調方式のＡ／Ｄ変換器よりも２次のΔΣ変調方
式のＡ／Ｄ変換器のＳ／Ｎの方が良好であることが分か
る。また、上記式より、帰還信号のビット数が多いほど
Ｓ／Ｎが向上することが分かる。具体的には、例えば２
次のΔΣ変調方式のＡ／Ｄ変換器では、１ビット帰還
（ｎ＝１）に対して、２ビット帰還とした方がＳ／Ｎが
９．５ｄＢ向上し、３ビット帰還とした方がＳ／Ｎが１
６．９ｄＢ向上する。
【００１７】また、上記第１積分手段（１３）の前段に
は、「１」より小さく設定されたゲインＧlを有する第
１増幅手段（１２ａ，１２ｂ）を、上記ローカルＤ／Ａ
変換器（５０）と上記第２加算手段（２２ａ，２２ｂ）
との間には上記第１増幅手段（１１ａ，１１ｂ）と略等
しいゲインＧlを有する第２増幅手段（２１ａ，２１
ｂ）を、さらに上記第２積分手段（２４）の前段には
「１」より小さく設定されたゲインＧ２を有する第３増
幅手段（２３ａ，２３ｂ）を設ける。
は、「１」より小さく設定されたゲインＧlを有する第
１増幅手段（１２ａ，１２ｂ）を、上記ローカルＤ／Ａ
変換器（５０）と上記第２加算手段（２２ａ，２２ｂ）
との間には上記第１増幅手段（１１ａ，１１ｂ）と略等
しいゲインＧlを有する第２増幅手段（２１ａ，２１
ｂ）を、さらに上記第２積分手段（２４）の前段には
「１」より小さく設定されたゲインＧ２を有する第３増
幅手段（２３ａ，２３ｂ）を設ける。
【００１８】上記のように、「１」より小さく設定され
たゲインを有する第１増幅手段、第２増幅手段および第
３増幅手段を設けることにより、各積分手段で出力が蝕
和して回路が動作しなくなるのを防止することができる
とともに、積分手段を構成する容量の比精度や演算増幅
器のオフセット、セトリング等のばらつきによるＳ／Ｎ
特性の低下を防止することができる。上記の場合、Ｓ／
Ｎ特性を向上させるために好適な上記第１増幅手段、第
２増幅手段および第３増幅手段の各ゲインは２／３以
下、より好ましくは１／２である。
たゲインを有する第１増幅手段、第２増幅手段および第
３増幅手段を設けることにより、各積分手段で出力が蝕
和して回路が動作しなくなるのを防止することができる
とともに、積分手段を構成する容量の比精度や演算増幅
器のオフセット、セトリング等のばらつきによるＳ／Ｎ
特性の低下を防止することができる。上記の場合、Ｓ／
Ｎ特性を向上させるために好適な上記第１増幅手段、第
２増幅手段および第３増幅手段の各ゲインは２／３以
下、より好ましくは１／２である。
【００１９】さらに、上記変調手段もしくは第１の変調
手段および第２の変調手段は、それぞれ対応する入力信
号をサンプリングするためのサンプリング容量と、該サ
ンプリング容量の端子切換えのための複数のスイッチと
を含むスイッチドキャパシタ回路と、演算増幅器と、積
分動作のための積分容量とにより構成するとよい。これ
により、変調器を構成する加算手段および積分手段さら
には増幅手段を一体に構成することができるとともに、
上記第１増幅手段、第２増幅手段および上記第３増幅手
段のゲインは、それぞれ対応する上記サンプリング容量
と上記積分容量との比によって設定することができるた
め、ゲインの設定が容易になる。
手段および第２の変調手段は、それぞれ対応する入力信
号をサンプリングするためのサンプリング容量と、該サ
ンプリング容量の端子切換えのための複数のスイッチと
を含むスイッチドキャパシタ回路と、演算増幅器と、積
分動作のための積分容量とにより構成するとよい。これ
により、変調器を構成する加算手段および積分手段さら
には増幅手段を一体に構成することができるとともに、
上記第１増幅手段、第２増幅手段および上記第３増幅手
段のゲインは、それぞれ対応する上記サンプリング容量
と上記積分容量との比によって設定することができるた
め、ゲインの設定が容易になる。
【００２０】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態を説明する。
形態を説明する。
【００２１】図１には、本発明にかかるΔΣ変調方式の
オーバーサンプリング型Ａ／Ｄ変換器の一実施例が示さ
れている。
オーバーサンプリング型Ａ／Ｄ変換器の一実施例が示さ
れている。
【００２２】図１に示されているオーバーサンプリング
型Ａ／Ｄ変換器は、２次のΔΣ変調方式とされ、特に制
限されないが、公知の半導体集積回路製造技術により単
結晶シリコンチップのような一つの半導体基板に形成さ
れる。
型Ａ／Ｄ変換器は、２次のΔΣ変調方式とされ、特に制
限されないが、公知の半導体集積回路製造技術により単
結晶シリコンチップのような一つの半導体基板に形成さ
れる。
【００２３】実施例のオーバーサンプリング型Ａ／Ｄ変
換器は、アナログ入力信号Ｘ，−Ｘと帰還信号ＶＲ，−
ＶＲとの差分をとって積分を行なう差動入力差動出力型
の第１のΔΣ変調回路１０と、該第１のΔΣ変調回路１
０の差動出力Ａ１，−Ａ１と帰還信号ＶＲ，−ＶＲとの
差分をとって積分を行なう差動入力差動出力型の第２の
ΔΣ変調回路２０と、該第２のΔΣ変調回路２０の差動
出力を増幅して差動でない信号として出力する差動入力
シングル出力のアナログ差動増幅回路３０と、該アナロ
グ差動増幅回路３０の出力電圧をＮ個（Ｎは３以上の整
数）の参照電圧と比較する電圧比較手段４０と、該電圧
比較回路４０から得られるＮビットの信号ＹをＤ／Ａ変
換するローカルＤ／Ａ変換器５０とにより構成されてい
る。
換器は、アナログ入力信号Ｘ，−Ｘと帰還信号ＶＲ，−
ＶＲとの差分をとって積分を行なう差動入力差動出力型
の第１のΔΣ変調回路１０と、該第１のΔΣ変調回路１
０の差動出力Ａ１，−Ａ１と帰還信号ＶＲ，−ＶＲとの
差分をとって積分を行なう差動入力差動出力型の第２の
ΔΣ変調回路２０と、該第２のΔΣ変調回路２０の差動
出力を増幅して差動でない信号として出力する差動入力
シングル出力のアナログ差動増幅回路３０と、該アナロ
グ差動増幅回路３０の出力電圧をＮ個（Ｎは３以上の整
数）の参照電圧と比較する電圧比較手段４０と、該電圧
比較回路４０から得られるＮビットの信号ＹをＤ／Ａ変
換するローカルＤ／Ａ変換器５０とにより構成されてい
る。
【００２４】そして、上記電圧比較手段３０の出力信号
Ｙが、この実施例のオーバサンプリング型Ａ／Ｄ変換器
の出力信号として後段回路に伝達されるとともに、ロー
カルＤ／Ａ変換器５０へも伝達され、ローカルＤ／Ａ変
換器５０でＡ／Ｄ変換されたアナログ信号が、上記帰還
信号ＶＲ，−ＶＲとして上記ΔΣ変調回路１０および２
０に帰還されるようにされている。
Ｙが、この実施例のオーバサンプリング型Ａ／Ｄ変換器
の出力信号として後段回路に伝達されるとともに、ロー
カルＤ／Ａ変換器５０へも伝達され、ローカルＤ／Ａ変
換器５０でＡ／Ｄ変換されたアナログ信号が、上記帰還
信号ＶＲ，−ＶＲとして上記ΔΣ変調回路１０および２
０に帰還されるようにされている。
【００２５】上記第１のΔΣ変調回路１０は、アナログ
入力信号Ｘ，−Ｘと帰還信号ＶＲ，−ＶＲとのそれぞれ
の差分をとる加算手段１１ａ，１１ｂと、その差分のレ
ベルを下げて積分手段１３に伝える「１」より小さなゲ
インＧ１を有する増幅手段１２ａ，１２ｂと、この増幅
手段１２ａ，１２ｂの出力信号の積分を行なう差動型の
アナログ積分手段１３とにより構成されている。「１」
より小さなゲインＧ１を有する増幅手段１２ａ，１２ｂ
で上記差分を減衰して積分手段１３に伝えることで、積
分手段１３が飽和するのを防止することができる。な
お、ａからｂを減算する減算手段は、ａに−ｂを加算す
る加算手段とみることもできるので、この明細書では減
算手段を加算手段と記すこととした。
入力信号Ｘ，−Ｘと帰還信号ＶＲ，−ＶＲとのそれぞれ
の差分をとる加算手段１１ａ，１１ｂと、その差分のレ
ベルを下げて積分手段１３に伝える「１」より小さなゲ
インＧ１を有する増幅手段１２ａ，１２ｂと、この増幅
手段１２ａ，１２ｂの出力信号の積分を行なう差動型の
アナログ積分手段１３とにより構成されている。「１」
より小さなゲインＧ１を有する増幅手段１２ａ，１２ｂ
で上記差分を減衰して積分手段１３に伝えることで、積
分手段１３が飽和するのを防止することができる。な
お、ａからｂを減算する減算手段は、ａに−ｂを加算す
る加算手段とみることもできるので、この明細書では減
算手段を加算手段と記すこととした。
【００２６】上記第２のΔΣ変調回路２０は、上記増幅
手段１２ａ，１２ｂと同じゲインＧ１を有する増幅手段
２１ａ，２１ｂと、該増幅手段２１ａ，２１ｂで上記帰
還信号ＶＲ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，
Ｇ１・−ＶＲと上記第１のΔΣ変調回路１０の差動出力
Ａ１，−Ａ１との差分をとる加算手段２２ａ，２２ｂ
と、その差分を減衰して積分手段２４に伝える「１」よ
り小さなゲインＧ２を有する増幅手段２３ａ，２３ｂ
と、増幅手段２３ａ，２３ｂの出力信号の積分を行なう
差動型のアナログ積分手段２４とにより構成されてい
る。
手段１２ａ，１２ｂと同じゲインＧ１を有する増幅手段
２１ａ，２１ｂと、該増幅手段２１ａ，２１ｂで上記帰
還信号ＶＲ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，
Ｇ１・−ＶＲと上記第１のΔΣ変調回路１０の差動出力
Ａ１，−Ａ１との差分をとる加算手段２２ａ，２２ｂ
と、その差分を減衰して積分手段２４に伝える「１」よ
り小さなゲインＧ２を有する増幅手段２３ａ，２３ｂ
と、増幅手段２３ａ，２３ｂの出力信号の積分を行なう
差動型のアナログ積分手段２４とにより構成されてい
る。
【００２７】増幅手段１２ａ，１２ｂと同じゲインＧ１
を有する増幅手段２１ａ，２１ｂを設けて、帰還信号Ｖ
Ｒ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，Ｇ１・−
ＶＲを加算手段２２ａ，２２ｂに供給することにより、
帰還信号のレベルと第１のΔΣ変調回路１０の差動出力
Ａ１，−Ａ１のレベルをマッチングさせることができる
とともに、「１」より小さなゲインＧ２を有する増幅手
段２３ａ，２３ｂで上記差分を減衰して積分手段２４に
伝えることで、積分手段２４が飽和するのを防止するこ
とができる。
を有する増幅手段２１ａ，２１ｂを設けて、帰還信号Ｖ
Ｒ，−ＶＲのレベルを下げた信号Ｇ１・ＶＲ，Ｇ１・−
ＶＲを加算手段２２ａ，２２ｂに供給することにより、
帰還信号のレベルと第１のΔΣ変調回路１０の差動出力
Ａ１，−Ａ１のレベルをマッチングさせることができる
とともに、「１」より小さなゲインＧ２を有する増幅手
段２３ａ，２３ｂで上記差分を減衰して積分手段２４に
伝えることで、積分手段２４が飽和するのを防止するこ
とができる。
【００２８】さらに、この実施例では、第２のΔΣ変調
回路２０の差動出力Ａ２，−Ａ２を差動でない信号に変
換するアナログ差動増幅回路３０のゲインＧ３も「１」
より小さな値に設定されている。これによって、このア
ナログ差動増幅回路３０も飽和しないようにされる。上
記ゲインＧ１，Ｇ２，Ｇ３の望ましい値は２／３以下、
さらに好ましくは１／２である。また、Ｎ＝３の場合に
おける上記比較手段４０の参照電圧の好ましい関係は、
Ｖｒ／２，０，−Ｖｒ／２である。そして、Ｎ＝３の場
合における上記ローカルＤ／Ａ変換器５０の出力信号す
なわち帰還信号ＶＲの好ましい値は、アナログ差動増幅
回路３０の出力Ａ３が、Ｖｒ／２≦Ａ３のときはＶＲ＝
Ｖｒ、０≦Ａ３≦Ｖｒ／２のときはＶＲ＝Ｖｒ／４、−
Ｖｒ／２≦Ａ３≦０のときはＶＲ＝−Ｖｒ／４、Ａ３≦
−Ｖｒ／２のときはＶＲ＝−Ｖｒである。
回路２０の差動出力Ａ２，−Ａ２を差動でない信号に変
換するアナログ差動増幅回路３０のゲインＧ３も「１」
より小さな値に設定されている。これによって、このア
ナログ差動増幅回路３０も飽和しないようにされる。上
記ゲインＧ１，Ｇ２，Ｇ３の望ましい値は２／３以下、
さらに好ましくは１／２である。また、Ｎ＝３の場合に
おける上記比較手段４０の参照電圧の好ましい関係は、
Ｖｒ／２，０，−Ｖｒ／２である。そして、Ｎ＝３の場
合における上記ローカルＤ／Ａ変換器５０の出力信号す
なわち帰還信号ＶＲの好ましい値は、アナログ差動増幅
回路３０の出力Ａ３が、Ｖｒ／２≦Ａ３のときはＶＲ＝
Ｖｒ、０≦Ａ３≦Ｖｒ／２のときはＶＲ＝Ｖｒ／４、−
Ｖｒ／２≦Ａ３≦０のときはＶＲ＝−Ｖｒ／４、Ａ３≦
−Ｖｒ／２のときはＶＲ＝−Ｖｒである。
【００２９】図２には、図１に示されている加算手段１
１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積分手段
１３からなる第１のΔΣ変調回路１０の具体的な回路構
成例が示されている。図２に示されているように、加算
手段１１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積
分手段１３は、サンプリング容量Ｃｓ１〜Ｃｓ４とその
端子切換えのためのスイッチＳＷ１〜ＳＷ８とから成る
スイッチドキャパシタ回路と、オペアンプ（演算増幅
器）ＯＰ１及び積分容量Ｃｉ１，Ｃｉ２とにより構成さ
れる。
１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積分手段
１３からなる第１のΔΣ変調回路１０の具体的な回路構
成例が示されている。図２に示されているように、加算
手段１１ａ，１１ｂ、増幅手段１２ａ，１２ｂおよび積
分手段１３は、サンプリング容量Ｃｓ１〜Ｃｓ４とその
端子切換えのためのスイッチＳＷ１〜ＳＷ８とから成る
スイッチドキャパシタ回路と、オペアンプ（演算増幅
器）ＯＰ１及び積分容量Ｃｉ１，Ｃｉ２とにより構成さ
れる。
【００３０】サンプリング容量Ｃｓ１の一端は、スイッ
チＳＷ１を介して入力信号Ｘ１が入力される端子３１ま
たはアナロググランドのような定電位点に接続されると
ともに、サンプリング容量Ｃｓ１の他端は、スイッチＳ
Ｗ２を介してオペアンプＯＰ１の反転入力端子または定
電位点に接続される。また、サンプリング容量Ｃｓ２の
一端は、スイッチＳＷ３を介して帰還信号ＶＲが入力さ
れる端子３２またはアナロググランドのような定電位点
に接続されるとともに、サンプリング容量Ｃｓ２の他端
は、スイッチＳＷ４を介してオペアンプＯＰ１の反転入
力端子または定電位点に接続される。
チＳＷ１を介して入力信号Ｘ１が入力される端子３１ま
たはアナロググランドのような定電位点に接続されると
ともに、サンプリング容量Ｃｓ１の他端は、スイッチＳ
Ｗ２を介してオペアンプＯＰ１の反転入力端子または定
電位点に接続される。また、サンプリング容量Ｃｓ２の
一端は、スイッチＳＷ３を介して帰還信号ＶＲが入力さ
れる端子３２またはアナロググランドのような定電位点
に接続されるとともに、サンプリング容量Ｃｓ２の他端
は、スイッチＳＷ４を介してオペアンプＯＰ１の反転入
力端子または定電位点に接続される。
【００３１】一方、サンプリング容量Ｃｓ３の一端は、
スイッチＳＷ５を介して入力信号−Ｘ１が入力される端
子３３またはアナロググランドのような定電位点に接続
されるとともに、サンプリング容量Ｃｓ３の他端は、ス
イッチＳＷ６を介してオペアンプＯＰ１の非反転入力端
子または定電位点に接続される。また、サンプリング容
量Ｃｓ４の一端は、スイッチＳＷ７を介して帰還信号−
ＶＲが入力される端子３４またはアナロググランドのよ
うな定電位点に接続されるとともに、サンプリング容量
Ｃｓ４の他端は、スイッチＳＷ８を介してオペアンプＯ
Ｐ１の非反転入力端子または定電位点に接続される。
スイッチＳＷ５を介して入力信号−Ｘ１が入力される端
子３３またはアナロググランドのような定電位点に接続
されるとともに、サンプリング容量Ｃｓ３の他端は、ス
イッチＳＷ６を介してオペアンプＯＰ１の非反転入力端
子または定電位点に接続される。また、サンプリング容
量Ｃｓ４の一端は、スイッチＳＷ７を介して帰還信号−
ＶＲが入力される端子３４またはアナロググランドのよ
うな定電位点に接続されるとともに、サンプリング容量
Ｃｓ４の他端は、スイッチＳＷ８を介してオペアンプＯ
Ｐ１の非反転入力端子または定電位点に接続される。
【００３２】この実施例のΔΣ変調回路１０は、積分容
量Ｃｉ１，Ｃｉ２の容量値をＣ１としたときに、サンプ
リング容量Ｃｓ１〜Ｃｓ４の容量値を上記積分容量の値
Ｃ１のゲイン倍（Ｇ１倍）すなわちＧ１・Ｃ１とするこ
と、つまり積分容量Ｃｉ１，Ｃｉ２とサンプリング容量
Ｃｓ１〜Ｃｓ４との容量比によってゲインＧ１を設定す
ることができる。
量Ｃｉ１，Ｃｉ２の容量値をＣ１としたときに、サンプ
リング容量Ｃｓ１〜Ｃｓ４の容量値を上記積分容量の値
Ｃ１のゲイン倍（Ｇ１倍）すなわちＧ１・Ｃ１とするこ
と、つまり積分容量Ｃｉ１，Ｃｉ２とサンプリング容量
Ｃｓ１〜Ｃｓ４との容量比によってゲインＧ１を設定す
ることができる。
【００３３】この実施例のΔΣ変調回路１０は、スイッ
チＳＷ１〜ＳＷ８の状態によってサンプリング状態と積
分状態とが形成される。サンプリング状態は、図２に示
されるように、スイッチＳＷ１，ＳＷ５が入力端子３
１、３３に接続され、スイッチＳＷ２，ＳＷ３，ＳＷ
４；ＳＷ６，ＳＷ７，ＳＷ８が定電位点に接続された状
態である。このとき、入力端子３１，３３から入力され
るアナログ信号Ｘ１，−Ｘ１による電荷がサンプリング
容量Ｃｓ１，Ｃｓ３に蓄積される。
チＳＷ１〜ＳＷ８の状態によってサンプリング状態と積
分状態とが形成される。サンプリング状態は、図２に示
されるように、スイッチＳＷ１，ＳＷ５が入力端子３
１、３３に接続され、スイッチＳＷ２，ＳＷ３，ＳＷ
４；ＳＷ６，ＳＷ７，ＳＷ８が定電位点に接続された状
態である。このとき、入力端子３１，３３から入力され
るアナログ信号Ｘ１，−Ｘ１による電荷がサンプリング
容量Ｃｓ１，Ｃｓ３に蓄積される。
【００３４】積分状態は、スイッチＳＷ１〜ＳＷ８が図
２に示されているのと逆の端子側に接続された状態であ
る。この積分状態では、サンプリング容量Ｃｓ２とＣｓ
４の一方の端子が帰還信号ＶＲ，−ＶＲの入力端子３
２，３４に接続され、サンプリング容量Ｃｓ１，Ｃｓ２
の他方の端子がオペアンプＯＰ１の反転入力端子に、ま
たサンプリング容量Ｃｓ３，Ｃｓ４の他方の端子がオペ
アンプＯＰ１の非反転入力端子に接続される。これによ
って、上記サンプリング状態でサンプリングされた電荷
と帰還信号ＶＲ，−ＶＲの電荷とが加算されるととも
に、オペアンプＯＰ１の出力端子にそのときの積分結果
が現れる。
２に示されているのと逆の端子側に接続された状態であ
る。この積分状態では、サンプリング容量Ｃｓ２とＣｓ
４の一方の端子が帰還信号ＶＲ，−ＶＲの入力端子３
２，３４に接続され、サンプリング容量Ｃｓ１，Ｃｓ２
の他方の端子がオペアンプＯＰ１の反転入力端子に、ま
たサンプリング容量Ｃｓ３，Ｃｓ４の他方の端子がオペ
アンプＯＰ１の非反転入力端子に接続される。これによ
って、上記サンプリング状態でサンプリングされた電荷
と帰還信号ＶＲ，−ＶＲの電荷とが加算されるととも
に、オペアンプＯＰ１の出力端子にそのときの積分結果
が現れる。
【００３５】上記スイッチＳＷ１〜ＳＷ８が図３に示さ
れているようなタイミングで変化するクロックφ１，φ
２によって切替え動作されて、上記サンプリング状態
（図２参照）と積分状態とが交互に繰り返されることに
より、アナログ入力信号Ｘ１，−Ｘ１とローカルＤ／Ａ
変換器５０からの帰還信号ＶＲ，−ＶＲとの加算（減
算）とその差分の積分とが同時に行われる。連続した２
つのサンプリングタイミングをｎ，ｎ＋１で表わすと、
図２の回路のタイミングｎ＋１時点での出力Ａ１（ｎ＋
１）は、次式 Ａ１（ｎ＋１）＝Ｇ１（Ｘ１（ｎ）−ＶＲ（ｎ））＋Ａ
１（ｎ） のようになる。
れているようなタイミングで変化するクロックφ１，φ
２によって切替え動作されて、上記サンプリング状態
（図２参照）と積分状態とが交互に繰り返されることに
より、アナログ入力信号Ｘ１，−Ｘ１とローカルＤ／Ａ
変換器５０からの帰還信号ＶＲ，−ＶＲとの加算（減
算）とその差分の積分とが同時に行われる。連続した２
つのサンプリングタイミングをｎ，ｎ＋１で表わすと、
図２の回路のタイミングｎ＋１時点での出力Ａ１（ｎ＋
１）は、次式 Ａ１（ｎ＋１）＝Ｇ１（Ｘ１（ｎ）−ＶＲ（ｎ））＋Ａ
１（ｎ） のようになる。
【００３６】上記式より、ローカルＤ／Ａ変換器５０か
ら伝達される帰還信号ＶＲ，−ＶＲのレベルよりも入力
信号Ｘ１，−Ｘ１のレベルが高ければ積分電荷量が増加
され、低ければ積分電荷量が減少されることが分かる。
ら伝達される帰還信号ＶＲ，−ＶＲのレベルよりも入力
信号Ｘ１，−Ｘ１のレベルが高ければ積分電荷量が増加
され、低ければ積分電荷量が減少されることが分かる。
【００３７】図４には、図１に示されている第２のΔΣ
変調回路２０の具体的な回路構成例が示されている。図
１に示されている増幅手段２１ａ，２１ｂ、加算手段２
２ａ，２２ｂ、増幅手段２３ａ，２３ｂおよび積分手段
２４は、図４に示されているように、サンプリング容量
Ｃｓ１１〜Ｃｓ１４とその端子切換えのためのスイッチ
ＳＷ１１〜ＳＷ１８とから成るスイッチドキャパシタ回
路と、オペアンプ（演算増幅器）ＯＰ２及び積分容量Ｃ
ｉ１１，Ｃｉ１２とにより構成される。つまり、回路形
式は図２に示されている第１のΔΣ変調回路１０と同じ
である。スイッチＳＷ１１〜ＳＷ１８を動作させるクロ
ックも図２の回路と同様に、図３に示されているφ１と
φ２であり、同じように動作される。
変調回路２０の具体的な回路構成例が示されている。図
１に示されている増幅手段２１ａ，２１ｂ、加算手段２
２ａ，２２ｂ、増幅手段２３ａ，２３ｂおよび積分手段
２４は、図４に示されているように、サンプリング容量
Ｃｓ１１〜Ｃｓ１４とその端子切換えのためのスイッチ
ＳＷ１１〜ＳＷ１８とから成るスイッチドキャパシタ回
路と、オペアンプ（演算増幅器）ＯＰ２及び積分容量Ｃ
ｉ１１，Ｃｉ１２とにより構成される。つまり、回路形
式は図２に示されている第１のΔΣ変調回路１０と同じ
である。スイッチＳＷ１１〜ＳＷ１８を動作させるクロ
ックも図２の回路と同様に、図３に示されているφ１と
φ２であり、同じように動作される。
【００３８】第２のΔΣ変調回路２０が第１のΔΣ変調
回路１０と異なるのは、図２の第１のΔΣ変調回路１０
ではサンプリング容量Ｃｓ１〜Ｃｓ４が同一容量値を有
しかつ積分容量Ｃｉ１，Ｃｉ２の値Ｃ１のＧ１倍とされ
ているのに対し、図４の第２のΔΣ変調回路２０では、
サンプリング容量Ｃｓ１１とＣｓ１３が同一容量値で積
分容量Ｃｉ１１，Ｃｉ１２の値Ｃ２のＧ２倍とされ、サ
ンプリング容量Ｃｓ１２とＣｓ１４が同一容量値で積分
容量の値Ｃ２のＧ１・Ｇ２倍とされている点である。
回路１０と異なるのは、図２の第１のΔΣ変調回路１０
ではサンプリング容量Ｃｓ１〜Ｃｓ４が同一容量値を有
しかつ積分容量Ｃｉ１，Ｃｉ２の値Ｃ１のＧ１倍とされ
ているのに対し、図４の第２のΔΣ変調回路２０では、
サンプリング容量Ｃｓ１１とＣｓ１３が同一容量値で積
分容量Ｃｉ１１，Ｃｉ１２の値Ｃ２のＧ２倍とされ、サ
ンプリング容量Ｃｓ１２とＣｓ１４が同一容量値で積分
容量の値Ｃ２のＧ１・Ｇ２倍とされている点である。
【００３９】スイッチＳＷ１１〜ＳＷ１８が図４に示す
ような側に切り替えられているサンプリング状態とスイ
ッチＳＷ１１〜ＳＷ１８が図４と逆の側に切り替えられ
る積分状態とが交互に繰り返されることにより、ローカ
ルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲの減衰
（Ｇ１倍）と、第１のΔΣ変調回路１０の出力信号Ａ
１，−Ａ１とローカルＤ／Ａ変換器５０からの帰還信号
ＶＲ，−ＶＲとの加算（減算）と、その差分の積分とが
同時に行われる。連続した２つのサンプリングタイミン
グをｎ，ｎ＋１で表わすと、図４の回路のタイミングｎ
＋１時点での出力Ａ２（ｎ＋１）は、次式 Ａ２（ｎ＋１）＝Ｇ２（Ｘ１（ｎ）−Ｇ１・ＶＲ
（ｎ））＋Ａ２（ｎ） のようになる。
ような側に切り替えられているサンプリング状態とスイ
ッチＳＷ１１〜ＳＷ１８が図４と逆の側に切り替えられ
る積分状態とが交互に繰り返されることにより、ローカ
ルＤ／Ａ変換器５０からの帰還信号ＶＲ，−ＶＲの減衰
（Ｇ１倍）と、第１のΔΣ変調回路１０の出力信号Ａ
１，−Ａ１とローカルＤ／Ａ変換器５０からの帰還信号
ＶＲ，−ＶＲとの加算（減算）と、その差分の積分とが
同時に行われる。連続した２つのサンプリングタイミン
グをｎ，ｎ＋１で表わすと、図４の回路のタイミングｎ
＋１時点での出力Ａ２（ｎ＋１）は、次式 Ａ２（ｎ＋１）＝Ｇ２（Ｘ１（ｎ）−Ｇ１・ＶＲ
（ｎ））＋Ａ２（ｎ） のようになる。
【００４０】図５には、図１に示されているアナログ差
動増幅回路３０および電圧比較回路４０の具体的な回路
構成例が示されている。図５に示されているように、ア
ナログ差動増幅回路３０は、サンプリング容量Ｃｓ２
１，Ｃｓ２２とその端子切換えのためのスイッチＳＷ２
１〜ＳＷ２４とから成るスイッチドキャパシタ回路と、
オペアンプ（演算増幅器）ＯＰ３と、このオペアンプＯ
Ｐ３の出力端子と反転入力端子との間に接続された帰還
容量Ｃｆおよびこれと並列なスイッチＳＷ２５とにより
構成される。また、オペアンプＯＰ３の非反転入力端子
は、アナロググランドのような定電位点に接続される。
動増幅回路３０および電圧比較回路４０の具体的な回路
構成例が示されている。図５に示されているように、ア
ナログ差動増幅回路３０は、サンプリング容量Ｃｓ２
１，Ｃｓ２２とその端子切換えのためのスイッチＳＷ２
１〜ＳＷ２４とから成るスイッチドキャパシタ回路と、
オペアンプ（演算増幅器）ＯＰ３と、このオペアンプＯ
Ｐ３の出力端子と反転入力端子との間に接続された帰還
容量Ｃｆおよびこれと並列なスイッチＳＷ２５とにより
構成される。また、オペアンプＯＰ３の非反転入力端子
は、アナロググランドのような定電位点に接続される。
【００４１】また、電圧比較回路４０は、例えば３個
（Ｎ＝３の場合）のコンパレータＣＭＰ１〜ＣＭＰ３に
より構成されており、これらのコンパレータＣＭＰ１〜
ＣＭＰ３の非反転入力端子にアナログ差動増幅回路３０
の出力電圧Ａ３が共通に入力されると共に、反転入力端
子にそれぞれ参照電圧としてＶｒ／２，０，−Ｖｒ／２
が入力されている。
（Ｎ＝３の場合）のコンパレータＣＭＰ１〜ＣＭＰ３に
より構成されており、これらのコンパレータＣＭＰ１〜
ＣＭＰ３の非反転入力端子にアナログ差動増幅回路３０
の出力電圧Ａ３が共通に入力されると共に、反転入力端
子にそれぞれ参照電圧としてＶｒ／２，０，−Ｖｒ／２
が入力されている。
【００４２】アナログ差動増幅回路３０は、図３に示さ
れているようなタイミングのクロックφ２とφ３によっ
て、スイッチＳＷ２１〜ＳＷ２５が図５に示すような側
に切り替えられている第１状態と、スイッチＳＷ２１〜
ＳＷ２５が図５と逆の側に切り替えられる第２状態とを
交互に繰り返すように制御されることにより、第２のΔ
Σ変調回路２０の差動出力信号Ａ２と−Ａ２の差を増幅
し、差動でない信号Ａ３（＝２Ｇ３・Ａ２）を出力す
る。このアナログ差動増幅回路３０のゲインＧ３は、サ
ンプリング容量Ｃｓ２１，Ｃｓ２２と帰還容量Ｃｆとの
比によって決定される。具体的にはサンプリング容量Ｃ
ｓ２１，Ｃｓ２２の容量値は、帰還容量Ｃｆの容量値を
Ｃ３とすると、そのゲイン倍すなわちＧ３・Ｃ３のよう
に設定される。
れているようなタイミングのクロックφ２とφ３によっ
て、スイッチＳＷ２１〜ＳＷ２５が図５に示すような側
に切り替えられている第１状態と、スイッチＳＷ２１〜
ＳＷ２５が図５と逆の側に切り替えられる第２状態とを
交互に繰り返すように制御されることにより、第２のΔ
Σ変調回路２０の差動出力信号Ａ２と−Ａ２の差を増幅
し、差動でない信号Ａ３（＝２Ｇ３・Ａ２）を出力す
る。このアナログ差動増幅回路３０のゲインＧ３は、サ
ンプリング容量Ｃｓ２１，Ｃｓ２２と帰還容量Ｃｆとの
比によって決定される。具体的にはサンプリング容量Ｃ
ｓ２１，Ｃｓ２２の容量値は、帰還容量Ｃｆの容量値を
Ｃ３とすると、そのゲイン倍すなわちＧ３・Ｃ３のよう
に設定される。
【００４３】電圧比較回路４０は、図３に示されている
クロックφ４のようなタイミングで動作される。これに
よって、電圧比較回路４０の各コンパレータＣＭＰ１〜
ＣＭＰ３は、アナログ差動増幅回路３０の出力Ａ３と参
照電圧Ｖｒ／２，０，−Ｖｒ／２とを比較して、その大
小関係に応じて、３ビットの信号Ｙ(0,1)，Ｙ(0,0)，Ｙ
(0,-1)を出力する。
クロックφ４のようなタイミングで動作される。これに
よって、電圧比較回路４０の各コンパレータＣＭＰ１〜
ＣＭＰ３は、アナログ差動増幅回路３０の出力Ａ３と参
照電圧Ｖｒ／２，０，−Ｖｒ／２とを比較して、その大
小関係に応じて、３ビットの信号Ｙ(0,1)，Ｙ(0,0)，Ｙ
(0,-1)を出力する。
【００４４】なお、図５には、アナログ差動増幅回路３
０をスイッチドキャパシタ回路を利用して構成した実施
例を示したが、アナログ差動増幅回路３０は、図６に示
すように、入力抵抗Ｒ１，Ｒ２と、オペアンプＯＰ４
と、オペアンプＯＰ４の非反転入力端子と接地点（アナ
ロググランド）との間に接続された抵抗Ｒ３と、オペア
ンプＯＰ３の出力端子と反転入力端子との間に接続され
た帰還抵抗Ｒ４とにより構成することができる。この場
合、回路のゲインは、帰還抵抗Ｒｆおよびオペアンプの
非反転入力端子側の抵抗Ｒ３の抵抗値を、入力抵抗Ｒ
１，Ｒ２の抵抗値ｒのゲイン倍（Ｇ３倍）に設計するこ
とにより設定することができる。
０をスイッチドキャパシタ回路を利用して構成した実施
例を示したが、アナログ差動増幅回路３０は、図６に示
すように、入力抵抗Ｒ１，Ｒ２と、オペアンプＯＰ４
と、オペアンプＯＰ４の非反転入力端子と接地点（アナ
ロググランド）との間に接続された抵抗Ｒ３と、オペア
ンプＯＰ３の出力端子と反転入力端子との間に接続され
た帰還抵抗Ｒ４とにより構成することができる。この場
合、回路のゲインは、帰還抵抗Ｒｆおよびオペアンプの
非反転入力端子側の抵抗Ｒ３の抵抗値を、入力抵抗Ｒ
１，Ｒ２の抵抗値ｒのゲイン倍（Ｇ３倍）に設計するこ
とにより設定することができる。
【００４５】上記実施例によれば、以下の作用効果を得
ることができる。
ることができる。
【００４６】（１）ΔΣ型変調手段と、量子化手段と、
ローカルＤ／Ａ変換器とを含んで構成されるオーバーサ
ンプリング型Ａ／Ｄ変換器において、上記量子化手段
を、上記積分手段の差動出力を増幅して差動でない信号
として出力するアナログ差動増幅回路と該アナログ差動
増幅回路の出力電圧を複数の参照電圧と比較する電圧比
較手段とにより構成し、該電圧比較回路から得られる複
数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ
信号に変換して上記変調手段に帰還させるようにしたの
で、電圧比較回路は差動でない信号の振幅を判定するた
め比較的精度の高い回路を簡単な回路で構成することが
できかつＳ／Ｎ特性を向上させることができる。しか
も、サンプリング周波数をそれほど高くすることなくＳ
／Ｎ特性を向上させることができる。
ローカルＤ／Ａ変換器とを含んで構成されるオーバーサ
ンプリング型Ａ／Ｄ変換器において、上記量子化手段
を、上記積分手段の差動出力を増幅して差動でない信号
として出力するアナログ差動増幅回路と該アナログ差動
増幅回路の出力電圧を複数の参照電圧と比較する電圧比
較手段とにより構成し、該電圧比較回路から得られる複
数ビットの信号を上記ローカルＤ／Ａ変換器でアナログ
信号に変換して上記変調手段に帰還させるようにしたの
で、電圧比較回路は差動でない信号の振幅を判定するた
め比較的精度の高い回路を簡単な回路で構成することが
できかつＳ／Ｎ特性を向上させることができる。しか
も、サンプリング周波数をそれほど高くすることなくＳ
／Ｎ特性を向上させることができる。
【００４７】（２）上記変調手段を２次のΔΣ変調手段
とした場合には、１次のΔΣ変調手段よりもＳ／Ｎ特性
を向上させることができるとともに、３次以上とした場
合に比べて容量比もそれほど大きくならないので半導体
集積回路化するのに好適である。
とした場合には、１次のΔΣ変調手段よりもＳ／Ｎ特性
を向上させることができるとともに、３次以上とした場
合に比べて容量比もそれほど大きくならないので半導体
集積回路化するのに好適である。
【００４８】（３）第１増幅手段、第２増幅手段および
第３増幅手段のゲインＧlを略１／２に設定したことに
より、第１積分手段および第２積分手段における演算増
幅手段の飽和を抑え、Ｓ／Ｎ特性の一層の向上を図るこ
とができる。
第３増幅手段のゲインＧlを略１／２に設定したことに
より、第１積分手段および第２積分手段における演算増
幅手段の飽和を抑え、Ｓ／Ｎ特性の一層の向上を図るこ
とができる。
【００４９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、実施例における第１および第２のΔΣ変調回路１
０、２０もアナログ差動増幅回路３０と同様にスイッチ
ドキャパシタ回路でなく抵抗を用いて構成することがで
きる。また、本発明は、２次の変調方式のみでなく３次
以上の変調方式のオーバーサンプリング型Ａ／Ｄ変換器
にも適用することができる。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、実施例における第１および第２のΔΣ変調回路１
０、２０もアナログ差動増幅回路３０と同様にスイッチ
ドキャパシタ回路でなく抵抗を用いて構成することがで
きる。また、本発明は、２次の変調方式のみでなく３次
以上の変調方式のオーバーサンプリング型Ａ／Ｄ変換器
にも適用することができる。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００５１】すなわち、ΔΣ変調方式のオーバーサンプ
リング型Ａ／Ｄ変換器において、差動入力差動出力の変
調手段を用いるとともに変調手段の差動出力を増幅して
差動でない信号として出力するアナログ差動増幅回路と
該アナログ差動増幅回路の出力電圧を複数の参照電圧と
比較する電圧比較手段とを設け、該電圧比較回路から得
られる複数ビットの信号を上記ローカルＤ／Ａ変換器で
アナログ信号に変換して上記変調手段に帰還させるよう
にしたので、電圧比較回路は差動でない信号の振幅を判
定するため比較的精度の高い回路を簡単な回路で構成す
ることができかつＳ／Ｎ特性を向上させることができ
る。また、本発明に従うとディジタル回路とともに１チ
ップに搭載した場合に生じる基板ノイズによるＳ／Ｎ特
性の悪化を防止することができる。
リング型Ａ／Ｄ変換器において、差動入力差動出力の変
調手段を用いるとともに変調手段の差動出力を増幅して
差動でない信号として出力するアナログ差動増幅回路と
該アナログ差動増幅回路の出力電圧を複数の参照電圧と
比較する電圧比較手段とを設け、該電圧比較回路から得
られる複数ビットの信号を上記ローカルＤ／Ａ変換器で
アナログ信号に変換して上記変調手段に帰還させるよう
にしたので、電圧比較回路は差動でない信号の振幅を判
定するため比較的精度の高い回路を簡単な回路で構成す
ることができかつＳ／Ｎ特性を向上させることができ
る。また、本発明に従うとディジタル回路とともに１チ
ップに搭載した場合に生じる基板ノイズによるＳ／Ｎ特
性の悪化を防止することができる。
【図１】本発明に係るオーバーサンプリング型Ａ／Ｄ変
換器の一実施例の機能ブロック図である。
換器の一実施例の機能ブロック図である。
【図２】上記オーバーサンプリング型Ａ／Ｄ変換器にお
ける第１のΔΣ変調回路の具体例を示す回路図である。
ける第１のΔΣ変調回路の具体例を示す回路図である。
【図３】上記オーバーサンプリング型Ａ／Ｄ変換器を動
作させるクロックのタイミングを示すタイミングチャー
トである。
作させるクロックのタイミングを示すタイミングチャー
トである。
【図４】上記オーバーサンプリング型Ａ／Ｄ変換器にお
ける第２のΔΣ変調回路の具体例を示す回路図である。
ける第２のΔΣ変調回路の具体例を示す回路図である。
【図５】上記オーバーサンプリング型Ａ／Ｄ変換器にお
けるアナログ差動増幅回路の具体例を示す回路図であ
る。
けるアナログ差動増幅回路の具体例を示す回路図であ
る。
【図６】上記オーバーサンプリング型Ａ／Ｄ変換器にお
けるアナログ差動増幅回路の他の具体例を示す回路図で
ある。
けるアナログ差動増幅回路の他の具体例を示す回路図で
ある。
１０ 第１のΔΣ変調回路 １１ａ，１１ｂ 加算手段 １２ａ，１２ｂ 増幅手段 １３ アナログ積分手段 ２０ 第２のΔΣ変調回路 ２１ａ，２１ｂ 加算手段 ２２ａ，２２ｂ 加算手段 ２３ａ，２３ｂ 増幅手段 ２４ アナログ積分手段 ３０ 差動入力シングル出力のアナログ差動増幅回路 ４０ 電圧比較手段 ５０ ローカルＤ／Ａ変換器 ＶＲ，−ＶＲ 帰還信号
Claims (4)
- 【請求項１】 入力されたアナログ信号と帰還信号との
差を求める加算手段および該加算手段の出力信号を積分
する差動型の積分手段からなるΔΣ型変調手段と、該変
調手段の差動出力を増幅して差動でない信号として出力
するアナログ差動増幅回路と、該アナログ差動増幅回路
の出力電圧を複数の参照電圧と比較する電圧比較手段
と、該電圧比較回路から得られる複数ビットの信号をア
ナログ信号に変換して上記変調手段に帰還させる帰還信
号を生成するローカルＤ／Ａ変換器とを含むことを特徴
とするオーバーサンプリング型Ａ／Ｄ変換器。 - 【請求項２】 上記変調手段は、入力されたアナログ信
号と帰還信号との差を求める第１加算手段および第１加
算手段の出力信号を積分する差動型の第１積分手段から
なる第１の変調手段と、上記第１積分手段の出力信号と
上記帰還信号との差を求める第２加算手段および第２加
算手段の出力信号を積分する差動型の第２積分手段から
なる第２の変調手段とからなる２次のΔΣ変調手段であ
ることを特徴とする請求項１に記載のオーバーサンプリ
ング型Ａ／Ｄ変換器。 - 【請求項３】 上記第１積分手段の前段には、「１」よ
り小さく設定されたゲインを有する第１増幅手段が、上
記ローカルＤ／Ａ変換器と上記第２加算手段との間には
上記第１増幅手段と略等しいゲインを有する第２増幅手
段が、さらに上記第２積分手段の前段には「１」より小
さく設定されたゲインを有する第３増幅手段が設けられ
てなることを特徴とする請求項１または２に記載のオー
バーサンプリング型Ａ／Ｄ変換器。 - 【請求項４】 上記変調手段もしくは第１の変調手段お
よび第２の変調手段は、それぞれ対応する入力信号をサ
ンプリングするためのサンプリング容量と、該サンプリ
ング容量の端子切換えのための複数のスイッチとを含む
スイッチドキャパシタ回路と、演算増幅器と、積分動作
のための積分容量とにより構成されていることを特徴と
する請求項１もしくは２または３に記載のオーバーサン
プリング型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35243198A JP3560014B2 (ja) | 1998-12-11 | 1998-12-11 | オーバーサンプリング型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35243198A JP3560014B2 (ja) | 1998-12-11 | 1998-12-11 | オーバーサンプリング型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183748A true JP2000183748A (ja) | 2000-06-30 |
| JP3560014B2 JP3560014B2 (ja) | 2004-09-02 |
Family
ID=18424038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35243198A Expired - Fee Related JP3560014B2 (ja) | 1998-12-11 | 1998-12-11 | オーバーサンプリング型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3560014B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267981A (ja) * | 2008-04-28 | 2009-11-12 | Toyota Motor Corp | ミキサ及びδς変調器 |
| JP2009267982A (ja) * | 2008-04-28 | 2009-11-12 | Toyota Motor Corp | ミキサ及びδς変調器 |
| CN108242937A (zh) * | 2016-12-15 | 2018-07-03 | 通用汽车环球科技运作有限责任公司 | 多速率的能量有效型Delta-sigma转换器 |
-
1998
- 1998-12-11 JP JP35243198A patent/JP3560014B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267981A (ja) * | 2008-04-28 | 2009-11-12 | Toyota Motor Corp | ミキサ及びδς変調器 |
| JP2009267982A (ja) * | 2008-04-28 | 2009-11-12 | Toyota Motor Corp | ミキサ及びδς変調器 |
| CN108242937A (zh) * | 2016-12-15 | 2018-07-03 | 通用汽车环球科技运作有限责任公司 | 多速率的能量有效型Delta-sigma转换器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3560014B2 (ja) | 2004-09-02 |
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