JP2000183716A - Output buffer circuit - Google Patents
Output buffer circuitInfo
- Publication number
- JP2000183716A JP2000183716A JP10360352A JP36035298A JP2000183716A JP 2000183716 A JP2000183716 A JP 2000183716A JP 10360352 A JP10360352 A JP 10360352A JP 36035298 A JP36035298 A JP 36035298A JP 2000183716 A JP2000183716 A JP 2000183716A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- transistor
- output
- channel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＳＩ等に広く用
いられる出力バッファ回路に関する。The present invention relates to an output buffer circuit widely used for LSIs and the like.
【０００２】[0002]
【従来の技術】従来より、ＬＳＩ等の半導体チップ上に
搭載され、その半導体チップの内部で生成された信号を
外部に伝達する役割を担う出力バッファ回路が知られて
いる。2. Description of the Related Art Conventionally, an output buffer circuit mounted on a semiconductor chip such as an LSI and playing a role of transmitting a signal generated inside the semiconductor chip to the outside has been known.
【０００３】図５は、従来の出力バッファ回路と、その
出力バッファ回路の出力側に存在する外部負荷容量を示
す図である。FIG. 5 is a diagram showing a conventional output buffer circuit and an external load capacitance existing on the output side of the output buffer circuit.
【０００４】図５に示す出力バッファ回路５０は、ＬＳ
Ｉの半導体チップ上に搭載されており、そのＬＳＩは回
路基板に実装されている。一般に、回路基板に実装され
たＬＳＩと外部負荷との接続は、その回路基板上に形成
された配線パターンや、コネクタを具備したケーブル等
で行なわれる。このため、出力バッファ回路５０の出力
ノードＯＵＴと外部負荷（図示せず）との間には、配線
パターン等に起因する浮遊容量が存在する。従って、出
力バッファ回路５０の出力ノードＯＵＴ側には、この浮
遊容量と、外部負荷の入力容量とが加算された、図５に
示す比較的大きな外部負荷容量Ｃが存在する。このよう
な出力バッファ回路５０の入力ノードＩＮには、’Ｈ’
レベルもしくは’Ｌ’レベルの信号が入力される。以
下、図６を参照して説明する。The output buffer circuit 50 shown in FIG.
I is mounted on a semiconductor chip, and its LSI is mounted on a circuit board. Generally, connection between an LSI mounted on a circuit board and an external load is performed by a wiring pattern formed on the circuit board, a cable having a connector, or the like. Therefore, a stray capacitance due to a wiring pattern or the like exists between the output node OUT of the output buffer circuit 50 and an external load (not shown). Therefore, on the output node OUT side of the output buffer circuit 50, there is a relatively large external load capacitance C shown in FIG. 5 in which the stray capacitance and the input capacitance of the external load are added. "H" is applied to the input node IN of the output buffer circuit 50.
A level or 'L' level signal is input. Hereinafter, description will be made with reference to FIG.
【０００５】図６は、図５に示す出力バッファ回路の一
部を示す回路図である。FIG. 6 is a circuit diagram showing a part of the output buffer circuit shown in FIG.
【０００６】図５に示す出力バッファ回路５０には、図
６に示すように、電源ＶDDとグラウンドＧＮＤとの間に
直列接続されるとともに、各ゲートが共通接続されたＰ
チャンネルトランジスタ５１，Ｎチャンネルトランジス
タ５２が備えられている。また、ゲートがＰチャンネル
トランジスタ５１，Ｎチャンネルトランジスタ５２の接
続点に接続された、出力トランジスタであるＮチャンネ
ルトランジスタ５３も備えられている。ここで、説明の
都合上、図５に示す入力ノードＩＮを経由してノードＡ
にまで伝達された信号は’Ｈ’レベルにあるものとす
る。次に、この信号が’Ｈ’レベルから’Ｌ’レベルに
変化する。すると、Ｐチャンネルトランジスタ５１，Ｎ
チャンネルトランジスタ５２がオン状態，オフ状態にな
る。これにより、電源ＶDD→Ｐチャンネルトランジスタ
５１の経路でノードＢに電荷がチャージされ、Ｎチャン
ネルトランジスタ５３のゲート電圧が上昇し、そのＮチ
ャンネルトランジスタ５３がオン状態になり、前述した
外部負荷容量Ｃにチャージされている電荷が放電されて
出力ノードＯＵＴの電位が急速に低下する。尚、図５に
示す出力バッファ回路５０には、出力トランジスタとし
て図示しないＰチャンネルトランジスタも備えられてお
り、そのＰチャンネルトランジスタがオン状態になる
と、外部負荷容量Ｃに電荷が充電される。As shown in FIG. 6, an output buffer circuit 50 shown in FIG. 5 is connected in series between a power supply VDD and a ground GND, and has a gate connected in common with each other.
A channel transistor 51 and an N-channel transistor 52 are provided. Further, an N-channel transistor 53 which is an output transistor and whose gate is connected to a connection point between the P-channel transistor 51 and the N-channel transistor 52 is also provided. Here, for convenience of explanation, the node A via the input node IN shown in FIG.
Is assumed to be at the 'H' level. Next, this signal changes from the “H” level to the “L” level. Then, the P-channel transistor 51, N
The channel transistor 52 is turned on and off. As a result, charge is charged to the node B through the path from the power supply V DD to the P-channel transistor 51, the gate voltage of the N-channel transistor 53 increases, and the N-channel transistor 53 is turned on. Is discharged, and the potential of the output node OUT rapidly decreases. The output buffer circuit 50 shown in FIG. 5 also includes a P-channel transistor (not shown) as an output transistor. When the P-channel transistor is turned on, the external load capacitance C is charged.
【０００７】このように、出力バッファ回路５０は、外
部負荷に信号を伝達するにあたり、大きな外部負荷容量
Ｃを放電あるいは充電する必要がある。このため、出力
バッファ回路５０の出力トランジスタのサイズは比較的
大きく、この大きなサイズの出力トランジスタを介して
外部負荷容量Ｃの充放電が急速に行なわれる。すると、
ＬＳＩのパッケージを構成する電源ピン／グラウンドピ
ンに寄生するインダクタンスにより、電源／グラウンド
にこの充放電に必要な電流変化量に応じた大きさのノイ
ズ（ｄｉ／ｄｔノイズ）が発生する。このノイズは、Ｌ
ＳＩの半導体チップ内の電源ライン／グラウンドライン
に伝達されるため、回路の誤動作の原因となる場合があ
る。As described above, the output buffer circuit 50 needs to discharge or charge a large external load capacitance C when transmitting a signal to an external load. Therefore, the size of the output transistor of output buffer circuit 50 is relatively large, and the external load capacitance C is rapidly charged and discharged through the output transistor of this large size. Then
Noise (di / dt noise) having a magnitude corresponding to the amount of current change required for the charging / discharging is generated in the power supply / ground due to the parasitic inductance of the power supply pin / ground pin constituting the LSI package. This noise is L
Since the power is transmitted to the power supply line / ground line in the semiconductor chip of the SI, it may cause a malfunction of the circuit.
【０００８】図７は、従来の、ノイズの発生が抑制され
た出力バッファ回路の回路図である。FIG. 7 is a circuit diagram of a conventional output buffer circuit in which generation of noise is suppressed.
【０００９】図７に示すバッファ回路６０は、入力ノー
ドＩＮに接続されたインバータ６１と、そのインバータ
６１に直列に接続されたインバータ６２と、インバータ
６２の出力に接続されたインバータ６３，６４と、電源
ＶDDとグラウンドＧＮＤとの間に直列に接続されるとと
もに各ゲートが各インバータ６３，６４の出力に接続さ
れたＰチャンネルトランジスタ６５，Ｎチャンネルトラ
ンジスタ６６とから構成されている。A buffer circuit 60 shown in FIG. 7 includes an inverter 61 connected to an input node IN, an inverter 62 connected in series to the inverter 61, and inverters 63 and 64 connected to the output of the inverter 62. A P-channel transistor 65 and an N-channel transistor 66 are connected in series between the power supply V DD and the ground GND, and each gate is connected to the output of each of the inverters 63 and 64.
【００１０】前述したように、出力バッファ回路では、
外部負荷容量の充放電による電流変化量に応じた大きさ
のノイズが発生する。このため、出力トランジスタを急
速にオンさせると電流変化も大きくなり、従って発生す
るノイズも大きい。そこで、この出力バッファ回路６０
では、Ｐチャンネルトランジスタ６５を駆動するインバ
ータ６３から出力される信号波形の立ち下がりが緩やか
になるように、またＮチャンネルトランジスタ６６を駆
動するインバータ６４から出力される信号波形の立ち上
がりが緩やかになるように、各インバータ６３，６４の
トランジスタサイズが調整されている。即ち、インバー
タ６３，６４は、それぞれ、前述した図６に示すＰチャ
ンネルトランジスタ５１，Ｎチャンネルトランジスタ５
２と同様な回路構成であるが、インバータ６３では、そ
のインバータ６３を構成するＮチャンネルトランジスタ
のサイズ（トランジスタ幅）は、比較的小さく調整され
ており、このためそのＮチャンネルトランジスタの駆動
能力は低く、従ってＰチャンネルトランジスタ６５のゲ
ート電位は緩やかに下降することとなり、Ｐチャンネル
トランジスタ６５による、外部負荷容量に対する充電電
流の急速な変化が抑制され、ノイズの発生を抑えること
ができる。As described above, in the output buffer circuit,
Noise having a magnitude corresponding to the current change amount due to charging and discharging of the external load capacitance is generated. For this reason, when the output transistor is rapidly turned on, the current change becomes large, and thus the generated noise is also large. Therefore, the output buffer circuit 60
In this case, the falling edge of the signal waveform output from the inverter 63 driving the P-channel transistor 65 becomes gentle, and the rising edge of the signal waveform output from the inverter 64 driving the N-channel transistor 66 becomes gentle. In addition, the transistor size of each of the inverters 63 and 64 is adjusted. That is, the inverters 63 and 64 respectively include the P-channel transistor 51 and the N-channel transistor 5 shown in FIG.
2, the size (transistor width) of the N-channel transistor constituting the inverter 63 is adjusted to be relatively small. Therefore, the driving capability of the N-channel transistor is low. Therefore, the gate potential of the P-channel transistor 65 gradually decreases, so that a rapid change in the charging current with respect to the external load capacitance by the P-channel transistor 65 is suppressed, and the generation of noise can be suppressed.
【００１１】一方、インバータ６４では、そのインバー
タを構成するＰチャンネルトランジスタのサイズは比較
的小さく調整されており、このためそのＰチャンネルト
ランジスタの駆動能力は低く、従ってＮチャンネルトラ
ンジスタ６６のゲート電位は緩やかに上昇することとな
り、Ｎチャンネルトランジスタ６６による、外部負荷容
量に対する放電電流の急速な変化が抑制され、ノイズの
発生を抑えることができる。On the other hand, in the inverter 64, the size of the P-channel transistor constituting the inverter is adjusted to be relatively small, so that the driving capability of the P-channel transistor is low, so that the gate potential of the N-channel transistor 66 is moderate. The rapid change of the discharge current with respect to the external load capacitance by the N-channel transistor 66 is suppressed, and the generation of noise can be suppressed.
【００１２】上述した従来の、駆動能力の低いトランジ
スタを備えたインバータで出力トランジスタを駆動する
出力バッファ回路では、出力トランジスタのゲート電位
が緩やかに変化するため、その出力トランジスタをオン
するまでに長い時間を必要とする。このため、出力バッ
ファ回路における信号遅延時間は、この長い時間と外部
負荷容量の充放電に要する時間とが加算されたものとな
り、従って出力バッファ回路の遅延時間が増大するとい
う問題がある。In the above-described conventional output buffer circuit in which an output transistor is driven by an inverter including a transistor having a low driving capability, the gate potential of the output transistor changes slowly, so that it takes a long time before the output transistor is turned on. Need. For this reason, the signal delay time in the output buffer circuit is the sum of the long time and the time required for charging and discharging the external load capacitance, so that there is a problem that the delay time of the output buffer circuit increases.
【００１３】この問題を解決するための技術が、特開平
９−１６７９５７号公報に提案されている。A technique for solving this problem has been proposed in Japanese Patent Application Laid-Open No. 9-167957.
【００１４】図８は、特開平９−１６７９５７号公報に
提案された出力バッファ回路の一部分の回路図である。FIG. 8 is a circuit diagram of a part of the output buffer circuit proposed in Japanese Patent Application Laid-Open No. 9-167957.
【００１５】図８に示す出力バッファ回路８０には、電
源ＶDDとグラウンドＧＮＤとの間に、電源ＶDD側から順
に、Ｐチャンネルトランジスタ８１と、Ｎチャンネルト
ランジスタ８２と、抵抗８３とが備えられている。Ｐチ
ャンネルトランジスタ８１，Ｎチャンネルトランジスタ
８２の各ゲートは共通接続されている。また、Ｐチャン
ネルトランジスタ８１とＮチャンネルトランジスタ８２
の接続点とグラウンドＧＮＤとの間には、Ｎチャンネル
トランジスタ８４が備えられている。このＮチャンネル
トランジスタ８４のゲートは、Ｎチャンネルトランジス
タ８２と抵抗８３の接続点に接続されている。さらに、
ゲートがＰチャンネルトランジスタ８１とＮチャンネル
トランジスタ８２の接続点に接続されるとともに、一端
が電源Ｖ DDに接続され他端が図示しないＮチャンネルト
ランジスタを介してグラウンドＧＮＤに接続されたＰチ
ャンネルトランジスタ８５も備えられている。The output buffer circuit 80 shown in FIG.
Source VDDBetween the power supply V and the ground GNDDDFrom side
And a P-channel transistor 81 and an N-channel transistor.
A transistor 82 and a resistor 83 are provided. P
Channel transistor 81, N-channel transistor
The respective gates 82 are commonly connected. In addition, P Chan
N-channel transistor 81 and N-channel transistor 82
N channel between the connection point of
A transistor 84 is provided. This N channel
The gate of transistor 84 is an N-channel transistor
Connected to the connection point of the resistor 82 and the resistor 83. further,
Gate is P-channel transistor 81 and N-channel
One end is connected to the connection point of the transistor 82.
Is the power supply V DDThe other end is connected to the N channel
P-ch connected to ground GND via transistor
A channel transistor 85 is also provided.
【００１６】このように構成された出力バッファ回路８
０では、各Ｐチャンネルトランジスタ８１，Ｎチャンネ
ルトランジスタ８２のゲートが共通接続されてなるノー
ドＡに信号が入力される。The output buffer circuit 8 configured as described above
At 0, a signal is input to a node A where the gates of the P-channel transistor 81 and the N-channel transistor 82 are commonly connected.
【００１７】ノードＡに’Ｌ’レベルの信号が入力され
ている時点では、Ｐチャンネルトランジスタ８１，Ｎチ
ャンネルトランジスタ８２は、それぞれ、オン状態，オ
フ状態にある。Ｐチャンネルトランジスタ８１がオン状
態にあるため、そのＰチャンネルトランジスタ８１か
ら’Ｈ’レベルの信号が出力されており、従ってノード
Ｂの電位は高く、Ｐチャンネルトランジスタ８５はオフ
状態にある。一方、Ｎチャンネルトランジスタ８２はオ
フ状態にあるため、ノードＣの電荷は抵抗８３を経由し
てグラウンドＧＮＤに放電されている。従って、Ｎチャ
ンネルトランジスタ８４はオフ状態にある。At the time when the signal at the "L" level is input to the node A, the P-channel transistor 81 and the N-channel transistor 82 are on and off, respectively. Since the P-channel transistor 81 is in the ON state, an “H” level signal is output from the P-channel transistor 81, the potential of the node B is high, and the P-channel transistor 85 is in the OFF state. On the other hand, since the N-channel transistor 82 is off, the charge at the node C is discharged to the ground GND via the resistor 83. Therefore, the N-channel transistor 84 is off.
【００１８】ここで、ノードＡの信号が’Ｌ’レベルか
ら’Ｈ’レベルに変化する。すると、Ｐチャンネルトラ
ンジスタ８１，Ｎチャンネルトランジスタ８２は、それ
ぞれ、オフ状態，オン状態となる。Ｎチャンネルトラン
ジスタ８２がオン状態になるため、ノードＢにチャージ
されている電荷が、Ｎチャンネルトランジスタ８２→抵
抗８３→グラウンドＧＮＤの経路１で放電される。する
と、抵抗８３による電圧降下でノードＣの電位が上昇す
る。ノードＢにチャージされている電荷が、経路１でさ
らに放電され、ノードＣの電位がさらに上昇するとＮチ
ャンネルトランジスタ８４がオン状態となる。すると、
ノードＢにチャージされている電荷は、経路１、およ
び、Ｎチャンネルトランジスタ８４→グラウンドＧＮＤ
の経路２の双方で放電される。このため、ノードＢの電
位は急速に低下する。ノードＢの電位が低下すると、ノ
ードＣの電位も低下し、これによりＮチャンネルトラン
ジスタ８４がオフ状態となり、経路２による放電が停止
する。従って、経路１のみでノードＢにチャージされて
いる電荷が放電される。Here, the signal at node A changes from the "L" level to the "H" level. Then, the P-channel transistor 81 and the N-channel transistor 82 are turned off and on, respectively. Since the N-channel transistor 82 is turned on, the electric charge charged to the node B is discharged through the path 1 of the N-channel transistor 82 → the resistor 83 → the ground GND. Then, the potential of the node C increases due to the voltage drop by the resistor 83. The electric charge charged in the node B is further discharged in the path 1, and when the potential of the node C further rises, the N-channel transistor 84 turns on. Then
The electric charge charged to the node B is transferred to the path 1 and the N-channel transistor 84 → ground GND.
Is discharged in both paths 2. Therefore, the potential of the node B decreases rapidly. When the potential of the node B decreases, the potential of the node C also decreases, whereby the N-channel transistor 84 is turned off, and the discharge by the path 2 stops. Therefore, the electric charge charged to the node B is discharged only in the path 1.
【００１９】このように、図８に示す出力バッファ回路
８０では、ノードＢにチャージされている電荷を経路
１，２の双方で放電して、Ｐチャンネルトランジスタ８
５をオフ状態からオン状態に移行させることにより、そ
の出力バッファ回路８０の遅延時間を短く抑えている。
また、Ｐチャンネルトランジスタ８５のオフ状態からオ
ン状態への移行の途中で、経路２による放電を停止して
経路１のみでノードＢにチャージされている電荷を放電
させることにより、Ｐチャンネルトランジスタ８５に緩
やかに電流を流してノイズの発生を抑制している。As described above, in the output buffer circuit 80 shown in FIG. 8, the electric charge charged to the node B is discharged through both the paths 1 and 2, and the P-channel transistor 8
The delay time of the output buffer circuit 80 is kept short by shifting 5 from the off state to the on state.
Further, during the transition of the P-channel transistor 85 from the OFF state to the ON state, the discharging by the path 2 is stopped and the electric charge charged to the node B only by the path 1 is discharged. The generation of noise is suppressed by gently flowing the current.
【００２０】尚、Ｐチャンネルトランジスタ８５と直列
接続されたＮチャンネルトランジスタ（図示せず）の場
合も同様であり、その場合は、Ｎチャンネルトランジス
タ８４の役割をＰチャンネルトランジスタが担うことと
なる。The same applies to the case of an N-channel transistor (not shown) connected in series with the P-channel transistor 85, in which case the P-channel transistor plays the role of the N-channel transistor 84.
【００２１】[0021]
【発明が解決しようとする課題】しかし、この出力バッ
ファ回路８０は、Ｐチャンネルトランジスタ８５をオフ
状態からオン状態に移行させるにあたり、ノードＢの電
荷を先ず経路１で放電させ、次に経路１および経路２の
双方で放電させるものであるため、２段階にわたり順次
放電が行なわれることとなり、Ｐチャンネルトランジス
タ８５のオフ状態からオン状態への移行に要する時間は
比較的長く、従って遅延時間を十分短く抑える上で問題
がある。However, when the output buffer circuit 80 shifts the P-channel transistor 85 from the off state to the on state, the charge at the node B is first discharged through the path 1, and then the path 1 and the Since the discharge is performed in both paths 2, the discharge is sequentially performed in two stages, and the time required for the P-channel transistor 85 to transition from the off state to the on state is relatively long, and thus the delay time is sufficiently short. There is a problem in controlling.
【００２２】本発明は、上記事情に鑑み、遅延時間を十
分短く抑えたまま、ノイズの発生を抑制することのでき
る出力バッファ回路を提供することを目的とする。In view of the above circumstances, it is an object of the present invention to provide an output buffer circuit capable of suppressing the occurrence of noise while keeping the delay time sufficiently short.
【００２３】[0023]
【課題を解決するための手段】上記目的を達成する本発
明の出力バッファ回路は、出力トランジスタと、その出
力トランジスタのゲート電圧を制御することによりその
出力トランジスタのオン、オフを制御する制御回路とを
備えた出力バッファ回路において、上記制御回路が、上
記出力トランジスタのゲートを、その出力トランジスタ
をオフ状態からオン状態に移行させるために充電あるい
は放電する主回路と、上記出力トランジスタのゲート
を、その出力トランジスタをオフ状態からオン状態に移
行させるために充電あるいは放電する、その充電あるい
は放電を、上記主回路による充電あるいは放電と同時に
開始するとともに、上記出力トランジスタがオフ状態か
らオン状態へ移行する途中でその充電あるいは放電を停
止する副回路とを備えたことを特徴とする。According to the present invention, there is provided an output buffer circuit comprising: an output transistor; and a control circuit for controlling on / off of the output transistor by controlling a gate voltage of the output transistor. In the output buffer circuit, the control circuit, the main circuit that charges or discharges the gate of the output transistor to shift the output transistor from the off state to the on state, and the gate of the output transistor, The output transistor is charged or discharged to shift from the off state to the on state. The charging or discharging is started at the same time as the charging or discharging by the main circuit, and the output transistor is shifting from the off state to the on state. And a sub-circuit to stop the charging or discharging. Characterized in that was.
【００２４】本発明の出力バッファ回路は、出力トラン
ジスタをオフ状態からオン状態に移行させるにあたり、
その出力トランジスタのゲートを主回路および副回路の
双方で同時に充電あるいは放電させるものであるため、
出力トランジスタをオフ状態からオン状態に移行させる
までに要する時間は短い。従って、出力バッファ回路の
遅延時間を十分短く抑えることができる。また、出力ト
ランジスタがオフ状態からオン状態へ移行する途中で副
回路による充電あるいは放電を停止し、主回路のみで充
電あるいは放電を持続するものであるため、出力トラン
ジスタに電流が急速に流れることはなく、ノイズの発生
を抑制することができる。According to the output buffer circuit of the present invention, when the output transistor shifts from the off state to the on state,
Since the gate of the output transistor is charged or discharged simultaneously in both the main circuit and the sub-circuit,
The time required to shift the output transistor from the off state to the on state is short. Therefore, the delay time of the output buffer circuit can be sufficiently reduced. Also, since the output transistor stops charging or discharging in the middle of the transition from the off state to the on state and continues charging or discharging only in the main circuit, the current does not flow rapidly to the output transistor. And noise generation can be suppressed.
【００２５】ここで、上記出力トランジスタがＰチャン
ネルトランジスタ、上記主回路が、Ｐチャンネルトラン
ジスタとＮチャンネルトランジスタが直列に接続され出
力ノードが上記出力トランジスタのゲートに接続された
インバータ、および上記副回路が、上記出力トランジス
タのゲートとグラウンドとの間に直列に接続された２つ
のＮチャンネルトランジスタであってこれら２つのＮチ
ャンネルトランジスタのうちの一方および他方のＮチャ
ンネルトランジスタのゲートがそれぞれ上記インバータ
の入力ノードおよび上記出力トランジスタのゲートに接
続されてなるものであってもよい。Here, the output transistor is a P-channel transistor, the main circuit is an inverter in which a P-channel transistor and an N-channel transistor are connected in series, and an output node is connected to the gate of the output transistor, and the sub-circuit is , Two N-channel transistors connected in series between the gate of the output transistor and ground, wherein one of the two N-channel transistors and the gate of the other N-channel transistor are respectively connected to the input node of the inverter. And the output transistor may be connected to the gate of the output transistor.
【００２６】このように、出力トランジスタとしてＰチ
ャンネルトランジスタを備え、そのＰチャンネルトラン
ジスタをオフ状態からオン状態に移行させるにあたり、
そのＰチャンネルトランジスタのゲートを、上記の主回
路および副回路の双方で同時に放電すると、出力バッフ
ァ回路におけるＰチャンネルトランジスタ側の遅延時間
を十分短く抑えることができる。また、そのＰチャンネ
ルトランジスタがオフ状態からオン状態へ移行する途中
で副回路による放電を停止し、主回路のみで放電する
と、そのＰチャンネルトランジスタに緩やかに電流を流
すことができ、従ってノイズの発生を抑制することがで
きる。As described above, a P-channel transistor is provided as an output transistor, and when the P-channel transistor shifts from the OFF state to the ON state,
If the gate of the P-channel transistor is discharged simultaneously in both the main circuit and the sub-circuit, the delay time on the P-channel transistor side in the output buffer circuit can be sufficiently reduced. Further, when the discharge by the sub-circuit is stopped during the transition of the P-channel transistor from the off state to the on-state, and the discharge is performed only in the main circuit, a current can be gently supplied to the P-channel transistor. Can be suppressed.
【００２７】また、上記出力トランジスタがＮチャンネ
ルトランジスタ、上記主回路が、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタが直列に接続され出力
ノードが上記出力トランジスタのゲートに接続されたイ
ンバータ、および上記副回路が、上記出力トランジスタ
のゲートと電源との間に直列に接続された２つのＰチャ
ンネルトランジスタであってこれら２つのＰチャンネル
トランジスタのうちの一方および他方のＰチャンネルト
ランジスタのゲートがそれぞれ上記インバータの入力ノ
ードおよび上記出力トランジスタのゲートに接続されて
なるものであってもよい。Further, the output transistor is an N-channel transistor, the main circuit is an inverter in which a P-channel transistor and an N-channel transistor are connected in series, and an output node is connected to the gate of the output transistor, and the sub-circuit is Two P-channel transistors connected in series between the gate of the output transistor and a power supply, one of the two P-channel transistors and the other of the P-channel transistors having a gate connected to the input node of the inverter and The output transistor may be connected to the gate of the output transistor.
【００２８】このように、出力トランジスタとしてＮチ
ャンネルトランジスタを備え、そのＮチャンネルトラン
ジスタをオフ状態からオン状態に移行させるにあたり、
そのＮチャンネルトランジスタのゲートを、上記の主回
路および副回路の双方で同時に充電すると、出力バッフ
ァ回路におけるＮチャンネルトランジスタ側の遅延時間
を十分短く抑えることができる。また、そのＮチャンネ
ルトランジスタがオフ状態からオン状態へ移行する途中
で副回路による充電を停止し、主回路のみで充電する
と、そのＮチャンネルトランジスタに緩やかに電流を流
すことができ、従ってノイズの発生を抑制することがで
きる。As described above, an N-channel transistor is provided as an output transistor, and when the N-channel transistor shifts from an off state to an on state,
When the gate of the N-channel transistor is charged simultaneously by both the main circuit and the sub-circuit, the delay time on the N-channel transistor side in the output buffer circuit can be sufficiently reduced. In addition, when the charging by the sub-circuit is stopped while the N-channel transistor shifts from the off state to the on-state, and charging is performed only by the main circuit, a current can flow slowly to the N-channel transistor, thereby generating noise. Can be suppressed.
【００２９】さらに、上記出力トランジスタが、互いに
接続されて電源とグラウンドとの間に配置されたＰチャ
ンネルトランジスタとＮチャンネルトランジスタとから
なり、上記主回路が、ＰチャンネルトランジスタとＮチ
ャンネルトランジスタが直列に接続され出力ノードが上
記出力トランジスタを構成するＰチャンネルトランジス
タのゲートに接続された第１のインバータと、Ｐチャン
ネルトランジスタとＮチャンネルトランジスタが直列に
接続され出力ノードが上記出力トランジスタを構成する
Ｎチャンネルトランジスタのゲートに接続された第２の
インバータを備えたものであり、さらに上記副回路が、
上記出力トランジスタを構成するＰチャンネルトランジ
スタのゲートとグラウンドとの間に直列に接続された２
つのＮチャンネルトランジスタであってこれら２つのＮ
チャンネルトランジスタのうちの一方および他方のＮチ
ャンネルトランジスタのゲートがそれぞれ上記第１のイ
ンバータの入力ノードおよび上記出力トランジスタを構
成するＰチャンネルトランジスタのゲートに接続されて
なる第１の副回路と、上記出力トランジスタを構成する
Ｎチャンネルトランジスタのゲートと電源との間に直列
に接続された２つのＰチャンネルトランジスタであって
これら２つのＰチャンネルトランジスタのうちの一方お
よび他方のＰチャンネルトランジスタのゲートがそれぞ
れ上記第２のインバータの入力ノードおよび上記出力ト
ランジスタを構成するＮチャンネルトランジスタのゲー
トに接続されてなる第２の副回路とを備えたものであっ
てもよい。Further, the output transistor comprises a P-channel transistor and an N-channel transistor connected to each other and arranged between a power supply and a ground, and the main circuit comprises a P-channel transistor and an N-channel transistor in series. A first inverter having an output node connected to the gate of a P-channel transistor forming the output transistor, and an N-channel transistor having a P-channel transistor and an N-channel transistor connected in series and having an output node forming the output transistor A second inverter connected to the gate of
2 is connected in series between the gate of the P-channel transistor constituting the output transistor and the ground.
Two N-channel transistors and these two N
A first sub-circuit in which the gates of one and the other N-channel transistors of the channel transistors are respectively connected to the input node of the first inverter and the gate of a P-channel transistor forming the output transistor; Two P-channel transistors connected in series between the gate of an N-channel transistor constituting a transistor and a power supply, and one of the two P-channel transistors and the gate of the other P-channel transistor are respectively connected to the first P-channel transistor. And a second sub-circuit connected to the input node of the second inverter and the gate of the N-channel transistor forming the output transistor.
【００３０】このように、出力トランジスタとして、互
いに直列に接続された電源とグラウンドとの間に配置さ
れたＰチャンネルトランジスタとＮチャンネルトランジ
スタを備え、Ｐチャンネルトランジスタのゲートを第１
のインバータおよび第１の副回路の双方で同時に放電
し、一方、Ｎチャンネルトランジスタのゲートを第２の
インバータおよび第２の副回路の双方で同時に充電する
と、出力バッファ回路におけるＰチャンネルトランジス
タ側の遅延時間およびＮチャンネルトランジスタ側の遅
延時間の双方を十分短く抑えることができる。また、Ｐ
チャンネルトランジスタがオフ状態からオン状態へ移行
する途中で第１のインバータのみで放電し、一方、Ｎチ
ャンネルトランジスタがオフ状態からオン状態へ移行す
る途中で第２のインバータのみで充電すると、出力バッ
ファ回路で発生する放電および充電の双方におけるノイ
ズを抑制することができる。As described above, the output transistor includes the P-channel transistor and the N-channel transistor arranged between the power supply and the ground connected in series, and the gate of the P-channel transistor is connected to the first transistor.
When the gate of the N-channel transistor is simultaneously charged by both the second inverter and the second sub-circuit, the delay on the P-channel transistor side in the output buffer circuit is caused. Both the time and the delay time on the N-channel transistor side can be kept sufficiently short. Also, P
When the channel transistor is discharged only by the first inverter during the transition from the off state to the on state, while the N channel transistor is charged only by the second inverter during the transition from the off state to the on state, an output buffer circuit is provided. Noise generated in both discharging and charging can be suppressed.
【００３１】また、上記出力トランジスタが、互いに直
列に接続されて電源とグラウンドとの間に配置されると
ともに互いのゲートが接続されたＰチャンネルトランジ
スタとＮチャンネルトランジスタとからなる第１のイン
バータを構成し、上記主回路が、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタが直列に接続され出力
ノードが上記第１のインバータの入力ノードに接続され
た第２のインバータからなり、上記副回路が、上記出力
トランジスタのゲートとグラウンドとの間に直列に接続
された２つのＮチャンネルトランジスタであってこれら
２つのＮチャンネルトランジスタのうちの一方および他
方のＮチャンネルトランジスタのゲートがそれぞれ上記
第１のインバータの入力ノードおよび上記第２のインバ
ータの入力ノードに接続されてなる第１の副回路と、上
記出力トランジスタのゲートと電源との間に直列に接続
された２つのＰチャンネルトランジスタであってこれら
２つのＰチャンネルトランジスタのうちの一方および他
方のＰチャンネルトランジスタのゲートがそれぞれ上記
第１のインバータの入力ノードおよび上記第２のインバ
ータの入力ノードに接続されてなる第２の副回路とを備
えたものであってもよい。The output transistors are connected in series with each other and arranged between a power supply and a ground, and constitute a first inverter including a P-channel transistor and an N-channel transistor whose gates are connected to each other. The main circuit includes a second inverter in which a P-channel transistor and an N-channel transistor are connected in series and an output node is connected to an input node of the first inverter. Two N-channel transistors connected in series between a gate and ground, one of the two N-channel transistors and the gate of the other N-channel transistor being connected to the input node of the first inverter and to the input node of the first inverter, respectively. Input node of second inverter A first sub-circuit connected thereto, and two P-channel transistors connected in series between the gate of the output transistor and a power supply, one and the other of the two P-channel transistors A transistor may have a gate connected to an input node of the first inverter and a second sub-circuit connected to an input node of the second inverter.
【００３２】このように、主回路として上記第２のイン
バータ、副回路として上記第１，第２の副回路を備え、
互いのゲートが接続されたＰチャンネルトランジスタと
Ｎチャンネルトランジスタとからなる第１のインバータ
を駆動すると、簡単な回路構成で、出力バッファ回路の
遅延時間を十分短く抑え、かつその出力バッファ回路で
発生するノイズを抑制することができる。As described above, the second inverter is provided as a main circuit, and the first and second sub-circuits are provided as sub-circuits.
When the first inverter composed of a P-channel transistor and an N-channel transistor whose gates are connected to each other is driven, the delay time of the output buffer circuit is suppressed sufficiently with a simple circuit configuration, and the output is generated in the output buffer circuit. Noise can be suppressed.
【００３３】[0033]
【発明の実施の形態】以下、本発明の実施形態について
説明する。Embodiments of the present invention will be described below.
【００３４】図１は、本発明の第１実施形態の出力バッ
ファ回路の論理回路図（ａ）、およびその詳細回路図
（ｂ）である。FIG. 1 is a logic circuit diagram (a) of an output buffer circuit according to a first embodiment of the present invention, and a detailed circuit diagram (b) thereof.
【００３５】図１（ａ）に示す出力バッファ回路１０に
は、互いに直列に接続されて電源Ｖ DDとグラウンドＧＮ
Ｄとの間に配置されたＰチャンネルトランジスタ１１ａ
とＮチャンネルトランジスタ１１ｂとからなる出力トラ
ンジスタ１１が備えられている。また、この出力バッフ
ァ回路１０には、Ｐチャンネルトランジスタ１１ａ，Ｎ
チャンネルトランジスタ１１ｂのゲート電圧を制御する
ことにより、Ｐチャンネルトランジスタ１１ａ，Ｎチャ
ンネルトランジスタ１１ｂのオン，オフを制御する制御
回路１２，１３も備えられている。The output buffer circuit 10 shown in FIG.
Are connected in series with each other DDAnd ground GN
P channel transistor 11a
And an N-channel transistor 11b.
A transistor 11 is provided. Also, this output buffer
The P-channel transistors 11a, N
Controls the gate voltage of the channel transistor 11b
Thereby, the P-channel transistor 11a and the N channel
Control for controlling ON / OFF of the channel transistor 11b
Circuits 12 and 13 are also provided.
【００３６】制御回路１２は、図１（ｂ）に示すよう
に、Ｐチャンネルトランジスタ１２１ａとＮチャンネル
トランジスタ１２１ｂが直列に接続され、出力ノードＢ
が出力トランジスタ１１を構成するＰチャンネルトラン
ジスタ１１ａのゲートに接続された第１のインバータ１
２１（本発明にいう主回路の一例）を備えている。ま
た、この制御回路１２は、Ｐチャンネルトランジスタ１
１ａのゲートとグラウンドＧＮＤとの間に直列に接続さ
れた２つのＮチャンネルトランジスタ１２２ａ，１２２
ｂであって、これら２つのＮチャンネルトランジスタ１
２２ａ，１２２ｂのうちの一方および他方のＮチャンネ
ルトランジスタ１２２ａ，１２２ｂのゲートがそれぞれ
第１のインバータ１２１の入力ノードＡおよびＰチャン
ネルトランジスタ１１ａのゲートに接続されてなる第１
の副回路１２２を備えている。As shown in FIG. 1B, the control circuit 12 includes a P-channel transistor 121a and an N-channel transistor 121b connected in series, and an output node B.
Is the first inverter 1 connected to the gate of the P-channel transistor 11a constituting the output transistor 11.
21 (an example of a main circuit according to the present invention). Further, the control circuit 12 includes a P-channel transistor 1
1a and two N-channel transistors 122a, 122 connected in series between the ground GND.
b, these two N-channel transistors 1
The first and second N-channel transistors 122a and 122b of one of the gates 22a and 122b are connected to the input node A of the first inverter 121 and the gate of the P-channel transistor 11a, respectively.
Sub-circuit 122 is provided.
【００３７】一方、制御回路１３は、Ｐチャンネルトラ
ンジスタ１３１ａとＮチャンネルトランジスタ１３１ｂ
が直列に接続され、出力ノードＣが出力トランジスタ１
１を構成するＮチャンネルトランジスタ１１ｂのゲート
に接続された第２のインバータ１３１（本発明にいう主
回路の一例）を備えている。また、この制御回路１３
は、電源ＶDDとＮチャンネルトランジスタ１１ｂのゲー
トとの間に直列に接続された２つのＰチャンネルトラン
ジスタ１３２ａ，１３２ｂであってこれら２つのＰチャ
ンネルトランジスタ１３２ａ，１３２ｂのうちの一方お
よび他方のＰチャンネルトランジスタ１３２ａ，１３２
ｂのゲートがそれぞれＮチャンネルトランジスタ１１ｂ
のゲートおよび第２のインバータ１３１の入力ノードＡ
に接続されてなる第２の副回路１３２を備えている。On the other hand, the control circuit 13 includes a P-channel transistor 131a and an N-channel transistor 131b.
Are connected in series, and the output node C is connected to the output transistor 1
1 is provided with a second inverter 131 (an example of a main circuit according to the present invention) connected to the gate of the N-channel transistor 11b constituting the first inverter 131. The control circuit 13
Are two P-channel transistors 132a, 132b connected in series between the power supply V DD and the gate of the N-channel transistor 11b, one of the two P-channel transistors 132a, 132b and the other P-channel transistor Transistors 132a, 132
b are N-channel transistors 11b
And the input node A of the second inverter 131
And a second sub-circuit 132 connected to the second sub-circuit 132.
【００３８】このように構成された出力バッファ回路１
０の動作について、図１（ｂ）を参照して説明する。先
ず、出力トランジスタ１１を構成するＰチャンネルトラ
ンジスタ１１ａがオフ状態からオン状態に移行する場合
について説明する。入力ノードＡに’Ｌ’レベルの信号
が入力されている時点では、Ｐチャンネルトランジスタ
１２１ａ，Ｎチャンネルトランジスタ１２１ｂは、それ
ぞれオン状態，オフ状態にある。Ｐチャンネルトランジ
スタ１２１ａがオン状態にあるため、ノードＢの電位は
高く、従ってＰチャンネルトランジスタ１１ａはオフ状
態にある。また、Ｎチャンネルトランジスタ１２２ａの
ゲートにも’Ｌ’レベルの信号が入力されている。この
ため、Ｎチャンネルトランジスタ１２２ａはオフ状態に
ある。The output buffer circuit 1 configured as described above
The operation of 0 will be described with reference to FIG. First, a case where the P-channel transistor 11a constituting the output transistor 11 shifts from the off state to the on state will be described. At the point in time when an “L” level signal is input to the input node A, the P-channel transistor 121a and the N-channel transistor 121b are on and off, respectively. Since the P-channel transistor 121a is on, the potential of the node B is high, and the P-channel transistor 11a is off. Also, an “L” level signal is input to the gate of the N-channel transistor 122a. Therefore, the N-channel transistor 122a is off.
【００３９】ここで、ノードＡが’Ｌ’レベルから’
Ｈ’レベルに変化する。すると、Ｐチャンネルトランジ
スタ１２１ａ，Ｎチャンネルトランジスタ１２１ｂは、
オフ状態，オン状態になる。また、Ｎチャンネルトラン
ジスタ１２２ａもオン状態になる。Ｎチャンネルトラン
ジスタ１２２ａがオン状態になり、またノードＢの電位
は高いため、Ｎチャンネルトランジスタ１２２ｂもオン
状態になる。すると、第１のインバータ１２１を構成す
るＮチャンネルトランジスタ１２１ｂ→グラウンドＧＮ
Ｄの経路１でノードＢにチャージされている電荷が放電
される。同時に、第１の副回路１２２を構成するＮチャ
ンネルトランジスタ１２２ａ→Ｎチャンネルトランジス
タ１２２ｂ→グラウンドＧＮＤの経路２でもノードＢに
チャージされている電荷が放電される。経路１，２の双
方で同時に放電が開始されるため、ノードＢの電位は急
速に低下する。ノードＢの電位が低下すると、Ｎチャン
ネルトランジスタ１２２ｂのゲート電圧も低下するた
め、Ｎチャンネルトランジスタ１２２ｂの電流が徐々に
減少する。さらに、ノードＢの電位が低下し、Ｎチャン
ネルトランジスタ１２２ｂのゲート電圧がそのＮチャン
ネルトランジスタ１２２ｂのスレッシュホールド電圧ま
で達すると、Ｎチャンネルトランジスタ１２２ｂがオフ
し、これにより経路２による放電が停止する。このた
め、経路１のみでノードＢにチャージされている電荷の
放電がゆっくりと行なわれ、完全に放電した後は、ノー
ドＢが’Ｌ’レベル状態になる。Here, when the node A changes from the "L" level to the "L" level,
It changes to H 'level. Then, the P-channel transistor 121a and the N-channel transistor 121b are
It turns off and on. Also, the N-channel transistor 122a is turned on. Since the N-channel transistor 122a is turned on and the potential of the node B is high, the N-channel transistor 122b is also turned on. Then, the N-channel transistor 121b constituting the first inverter 121 → ground GN
The charge charged to the node B is discharged in the path 1 of D. At the same time, the electric charge charged to the node B is discharged also in the path 2 of the N-channel transistor 122a, the N-channel transistor 122b, and the ground GND constituting the first sub-circuit 122. Since the discharge is started simultaneously in both of the paths 1 and 2, the potential of the node B rapidly decreases. When the potential of the node B decreases, the gate voltage of the N-channel transistor 122b also decreases, so that the current of the N-channel transistor 122b gradually decreases. Further, when the potential of the node B decreases and the gate voltage of the N-channel transistor 122b reaches the threshold voltage of the N-channel transistor 122b, the N-channel transistor 122b is turned off, thereby stopping the discharge by the path 2. Therefore, the electric charge charged to the node B is slowly discharged only through the path 1, and after the discharge is completed, the node B is set to the “L” level state.
【００４０】このように、第１実施形態の出力バッファ
回路１０は、Ｐチャンネルトランジスタ１１ａをオフ状
態からオン状態に移行させるにあたり、第１のインバー
タ１２１を構成するＮチャンネルトランジスタ１２１
ｂ、および第１の副回路１２２を構成するＮチャンネル
トランジスタ１２２ａ，１２２ｂを経由して、ノードＢ
にチャージされている電荷の放電を同時に開始させるも
のであるため、Ｐチャンネルトランジスタ１１ａのゲー
ト電圧を素早く’Ｌ’レベルにすることができる。従っ
て、Ｐチャンネルトランジスタ１１ａのオフ状態からオ
ン状態への移行に要する時間は短く、出力バッファ回路
１０におけるＰチャンネルトランジスタ１１ａ側の遅延
時間を十分短く抑えることができる。As described above, when the output buffer circuit 10 of the first embodiment shifts the P-channel transistor 11a from the off-state to the on-state, the N-channel transistor 121 constituting the first inverter 121
b and N-channel transistors 122a and 122b forming the first sub-circuit 122, the node B
Since the discharge of the electric charges charged to the P-channel transistor 11a is simultaneously started, the gate voltage of the P-channel transistor 11a can be quickly set to the "L" level. Therefore, the time required for the P-channel transistor 11a to transition from the off state to the on-state is short, and the delay time on the P-channel transistor 11a side in the output buffer circuit 10 can be sufficiently reduced.
【００４１】また、Ｐチャンネルトランジスタ１１ａが
オフ状態からオン状態へ移行する途中で第１の副回路１
２２を構成するＮチャンネルトランジスタ１２２ｂがオ
フ状態になるため、第１のインバータ１２１を構成する
Ｎチャンネルトランジスタ１２１ｂのみを経由してノー
ドＢにチャージされている電荷の放電が行なわれる。こ
のため、Ｐチャンネルトランジスタ１１ａに緩やかに電
流を流すことができる。従って、Ｐチャンネルトランジ
スタ１１ａの、外部負荷容量に対する充電電流の急速な
変化によるノイズの発生を抑制することができる。In the course of the transition of the P-channel transistor 11a from the OFF state to the ON state, the first sub-circuit 1
Since the N-channel transistor 122b forming the transistor 22 is turned off, the electric charge charged to the node B is discharged only through the N-channel transistor 121b forming the first inverter 121. For this reason, a current can flow slowly through the P-channel transistor 11a. Therefore, it is possible to suppress the generation of noise due to the rapid change of the charging current of the P-channel transistor 11a with respect to the external load capacitance.
【００４２】次に、出力トランジスタ１１を構成するＮ
チャンネルトランジスタ１１ｂがオフ状態からオン状態
に移行する場合について説明する。ノードＡが’Ｈ’レ
ベルにある場合は、Ｐチャンネルトランジスタ１３１
ａ，Ｎチャンネルトランジスタ１３１ｂがオフ状態，オ
ン状態であるため、ノードの電荷はＮチャンネルトラン
ジスタ１３１ｂを経由してグラウンドＧＮＤに放電され
ており、従ってノードＣの電位は低い。このため、Ｐチ
ャンネルトランジスタ１３２ａはオン状態にある。ここ
で、ノードＡが’Ｈ’レベルから’Ｌ’レベルに変化す
る。すると、Ｐチャンネルトランジスタ１３１ａ，Ｎチ
ャンネルトランジスタ１３１ｂは、オン状態，オフ状態
になる。またＰチャンネルトランジスタ１３２ｂもオン
状態になる。このため、電源ＶDD→Ｐチャンネルトラン
ジスタ１３１ａの経路３で、ノードＣに電荷が充電され
る。また、Ｐチャンネルトランジスタ１３２ａはオン状
態にあるため、電源ＶDD→Ｐチャンネルトランジスタ１
３２ａ→Ｐチャンネルトランジスタ１３２ｂの経路４で
もノードＣに電荷が充電される。Next, N constituting the output transistor 11
A case where the channel transistor 11b shifts from the off state to the on state will be described. When the node A is at the “H” level, the P-channel transistor 131
Since the N-channel transistor 131b is in the OFF state and the ON state, the charge of the node is discharged to the ground GND via the N-channel transistor 131b, and the potential of the node C is low. Therefore, the P-channel transistor 132a is on. Here, the node A changes from the “H” level to the “L” level. Then, the P-channel transistor 131a and the N-channel transistor 131b are turned on and off. Also, the P-channel transistor 132b is turned on. For this reason, the electric charge is charged to the node C through the path 3 from the power supply V DD to the P-channel transistor 131a. Further, since the P-channel transistor 132a is in the ON state, the power supply V DD → P-channel transistor 1
In the path 4 of the 32a → P-channel transistor 132b, the node C is charged.
【００４３】このように、経路３，４の双方で同時に充
電が開始されるため、ノードＣの電位は急速に上昇す
る。ノードＣの電位が上昇するとＰチャンネルトランジ
スタ１３２ａのゲート電圧も上昇するため、Ｐチャンネ
ルトランジスタ１３２ａの電流は徐々に減少する。さら
に、ノードＣの電位が上昇し、Ｐチャンネルトランジス
タ１３２ａのゲート電圧がそのＰチャンネルトランジス
タ１３２ａのスレッシュホールド電圧まで達すると、Ｐ
チャンネルトランジスタ１３２ａがオフし、これにより
経路４による放電が停止する。このため、経路３のみで
ノードＣへの電荷の充電がゆっくりと行なわれ、ノード
Ｃが’Ｈ’レベル状態になる。As described above, since charging is started simultaneously in both the paths 3 and 4, the potential of the node C rises rapidly. When the potential of the node C increases, the gate voltage of the P-channel transistor 132a also increases, so that the current of the P-channel transistor 132a gradually decreases. Further, when the potential of the node C rises and the gate voltage of the P-channel transistor 132a reaches the threshold voltage of the P-channel transistor 132a, P
The channel transistor 132a is turned off, thereby stopping the discharge by the path 4. Therefore, the charge to the node C is slowly performed only on the path 3, and the node C is set to the “H” level state.
【００４４】このように、第１実施形態の出力バッファ
回路１０は、Ｎチャンネルトランジスタ１１ｂをオフ状
態からオン状態に移行させるにあたり、第２のインバー
タ１３１を構成するＰチャンネルトランジスタ１３１
ａ、および第２の副回路１３２を構成するＰチャンネル
トランジスタ１３２ａ，１３２ｂを経由して、ノードＣ
への電荷の充電を同時に開始させるものであるため、Ｎ
チャンネルトランジスタ１１ｂのゲート電圧を素早く’
Ｈ’レベルにすることができる。従って、Ｎチャンネル
トランジスタ１１ｂのオフ状態からオン状態への移行に
要する時間は短く、出力バッファ回路におけるＮチャン
ネルトランジスタ１１ｂ側の遅延時間を十分短く抑える
ことができる。As described above, when the N-channel transistor 11b shifts from the OFF state to the ON state, the output buffer circuit 10 according to the first embodiment includes the P-channel transistor 131 constituting the second inverter 131.
a and the P-channel transistors 132a and 132b forming the second sub-circuit 132
To start charging the electric charge to the
Quickly increase the gate voltage of the channel transistor 11b
It can be at H 'level. Therefore, the time required for the N-channel transistor 11b to transition from the off-state to the on-state is short, and the delay time on the N-channel transistor 11b side in the output buffer circuit can be sufficiently reduced.
【００４５】また、Ｎチャンネルトランジスタ１１ｂが
オフ状態からオン状態へ移行する途中で第２の副回路１
３２を構成するＰチャンネルトランジスタ１３２ａがオ
フ状態になるため、第２のインバータ１３１を構成する
Ｐチャンネルトランジスタ１３１ａのみを経由してノー
ドＣへの電荷の充電が行なわれる。このため、Ｎチャン
ネルトランジスタ１１ｂに緩やかに電流を流すことがで
きる。従って、Ｎチャンネルトランジスタ１１ｂの、外
部負荷容量に対する放電電流の急速な変化によるノイズ
の発生を抑制することができる。In the course of the transition of the N-channel transistor 11b from the OFF state to the ON state, the second sub-circuit 1
Since the P-channel transistor 132a included in the second inverter 131 is turned off, the charge of the node C is performed only through the P-channel transistor 131a included in the second inverter 131. For this reason, a current can be gently passed through the N-channel transistor 11b. Therefore, it is possible to suppress the generation of noise due to the rapid change in the discharge current of the N-channel transistor 11b with respect to the external load capacitance.
【００４６】図２は、図１に示す出力バッファ回路、お
よび従来の、図６に示す出力バッファ回路における動作
信号波形を示す図である。FIG. 2 is a diagram showing operation signal waveforms in the output buffer circuit shown in FIG. 1 and the conventional output buffer circuit shown in FIG.
【００４７】図の縦軸は、各ノードにおける電位、横軸
は、時間を示す。また、図中の符号Ｃ、Ｄは、図１に示
す出力バッファ回路１０のノードＣ、Ｄを示し、符号
Ｂ，ＯＵＴは、図６に示す出力バッファ回路５０のノー
ドＢ，ＯＵＴを示す。さらに、符号Ａは、各出力バッフ
ァ回路１０，５０の入力ノードＡを示す。The vertical axis in the figure indicates the potential at each node, and the horizontal axis indicates time. Also, symbols C and D in the figure indicate nodes C and D of the output buffer circuit 10 shown in FIG. 1, and symbols B and OUT indicate nodes B and OUT of the output buffer circuit 50 shown in FIG. Further, reference symbol A indicates an input node A of each of the output buffer circuits 10 and 50.
【００４８】入力ノードＡの電位が’Ｈ’レベルから’
Ｌ’レベルに変化すると、ノードＣには経路１，２の双
方で同時に充電が開始されるため、ノードＣの電位は急
速に上昇する。従って、Ｎチャンネルトランジスタ１１
ｂは素早くオフ状態からオン状態に移行し、ノードＤの
電位は短時間で下降し始める。さらに、オフ状態からオ
ン状態への移行の途中で経路２による充電が停止するた
め、ノードＣの電位はゆっくりと上昇する。従って、Ｎ
チャンネルトランジスタ１１ｂには緩やかに電流が流
れ、ノードＤの電位は緩やかに下降する。一方、出力バ
ッファ５０では、ノードＢの電位は徐々に上昇するた
め、Ｎチャンネルトランジスタ５３のオフ状態からオン
状態への移行に要する時間は長く、従ってノードＯＵＴ
の電位は遅れて下降する。さらに、ノードＢの電位は同
じ傾きでそのまま上昇するため、Ｎチャンネルトランジ
スタ５３には大きな電流が流れ、ノードＯＵＴの電位は
急速に下降する。The potential of the input node A changes from "H" level to "H" level.
When the node C changes to the L ′ level, charging of the node C is started simultaneously in both of the paths 1 and 2, so that the potential of the node C rises rapidly. Therefore, the N-channel transistor 11
b quickly shifts from the off state to the on state, and the potential of the node D starts to fall in a short time. Further, since the charging by the path 2 is stopped during the transition from the off state to the on state, the potential of the node C rises slowly. Therefore, N
A current slowly flows through the channel transistor 11b, and the potential of the node D gradually decreases. On the other hand, in the output buffer 50, since the potential of the node B gradually increases, the time required for the N-channel transistor 53 to transition from the off state to the on state is long, and therefore, the node OUT
Potential falls with a delay. Further, since the potential of the node B rises with the same slope as it is, a large current flows through the N-channel transistor 53, and the potential of the node OUT falls rapidly.
【００４９】図３は、本発明の第２実施形態の出力バッ
ファ回路の論理回路図（ａ）、およびその詳細回路図
（ｂ）である。FIG. 3 is a logic circuit diagram (a) of an output buffer circuit according to a second embodiment of the present invention, and a detailed circuit diagram (b) thereof.
【００５０】尚、図１に示す出力バッファ回路１０の構
成要素と同一の構成要素には、同一の符号を付して説明
する。The same components as those of the output buffer circuit 10 shown in FIG. 1 will be described with the same reference numerals.
【００５１】図３（ａ），図３（ｂ）に示す出力バッフ
ァ回路２０は、図１に示す出力バッファ回路１０が組み
込まれた、ハイインピーダンス状態が可能な、いわゆる
スリーステート出力バッファ回路である。The output buffer circuit 20 shown in FIGS. 3A and 3B is a so-called three-state output buffer circuit in which the output buffer circuit 10 shown in FIG. .
【００５２】図３（ａ）に示す出力バッファ回路２０
は、ナンドゲート２１と、ノアゲート２２と、インバー
タ２３と、Ｐチャンネルトランジスタ１１ａ，Ｎチャン
ネルトランジスタ１１ｂからなる出力トランジスタ１１
とから構成されている。ナンドゲート２１は、図３
（ｂ）に示すように、第１のインバータ１２１と、その
第１のインバータ１２１とグラウンドＧＮＤとの間に配
置されたＮチャンネルトランジスタ２１ａと、第１の副
回路１２２と、その第１の副回路１２２とグラウンドＧ
ＮＤとの間に配置されたＮチャンネルトランジスタ２１
ｃと、第１のインバータ１２１の出力ノードと電源ＶDD
との間に配置されたＰチャンネルトランジスタ２１ｂと
から構成されている。また、ノアゲート２２は、第２の
インバータ１３１と、その第２のインバータ１３１と電
源ＶDDとの間に配置されたＰチャンネルトランジスタ２
２ａと、第２の副回路１３２と、その第２の副回路１３
２と電源ＶDDとの間に配置されたＰチャンネルトランジ
スタ２２ｃと、第２のインバータ１３１の出力ノードと
グラウンドＧＮＤとの間に配置されたＮチャンネルトラ
ンジスタ２２ｂとから構成されている。また、Ｐチャン
ネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２
２ｃ，Ｎチャンネルトランジスタ２２ｂのゲートは、イ
ンバータ２３の入力に接続され、このインバータ２３の
入力（ノードＥ）には、イネーブル信号が入力される。
インバータ２３の出力は、Ｎチャンネルトランジスタ２
１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネル
トランジスタ２１ｂのゲートに接続されている。The output buffer circuit 20 shown in FIG.
Is an output transistor 11 including a NAND gate 21, a NOR gate 22, an inverter 23, and a P-channel transistor 11a and an N-channel transistor 11b.
It is composed of The NAND gate 21 is shown in FIG.
As shown in (b), a first inverter 121, an N-channel transistor 21a arranged between the first inverter 121 and the ground GND, a first sub-circuit 122, and a first sub-circuit 122 Circuit 122 and ground G
N-channel transistor 21 arranged between ND
c, the output node of the first inverter 121 and the power supply V DD
And a P-channel transistor 21b disposed between the two. The NOR gate 22 includes a second inverter 131 and a P-channel transistor 2 disposed between the second inverter 131 and the power supply VDD.
2a, the second sub-circuit 132, and the second sub-circuit 13
2 and a power supply VDD, and a P-channel transistor 22c disposed between the output node of the second inverter 131 and the ground GND. Further, a P-channel transistor 22a, a P-channel transistor 2
The gate of the 2c, N-channel transistor 22b is connected to the input of the inverter 23, and an enable signal is input to the input (node E) of the inverter 23.
The output of inverter 23 is N-channel transistor 2
1a, connected to the gates of an N-channel transistor 21c and a P-channel transistor 21b.
【００５３】ノードＥにイネーブル信号として’Ｌ’レ
ベルが入力されると、インバータ２３から’Ｈ’レベル
が出力され、これによりＮチャンネルトランジスタ２１
ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネルト
ランジスタ２１ｂは、オン状態，オン状態，オフ状態と
なり、第１のインバータ１２１、第１の副回路１２２
が、図１を参照して説明したように動作する。また、’
Ｌ’レベルのイネーブル信号はＰチャンネルトランジス
タ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャン
ネルトランジスタ２２ｂのゲートに入力され、これによ
りＰチャンネルトランジスタ２２ａ，Ｐチャンネルトラ
ンジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂがオ
ン状態，オン状態，オフ状態となり、第２のインバータ
１３１，第２の副回路１３２も図１を参照して説明した
ように動作する。従って、図１に示す出力バッファ回路
１０の機能が実現される。When an “L” level is input to the node E as an enable signal, an “H” level is output from the inverter 23, whereby the N-channel transistor 21 is output.
a, the N-channel transistor 21c and the P-channel transistor 21b are turned on, on, and off, and the first inverter 121 and the first sub-circuit 122 are turned on.
Operates as described with reference to FIG. Also,'
The L 'level enable signal is input to the gates of the P-channel transistor 22a, the P-channel transistor 22c, and the N-channel transistor 22b, whereby the P-channel transistor 22a, the P-channel transistor 22c, and the N-channel transistor 22b are turned on and off. In the off state, the second inverter 131 and the second sub-circuit 132 also operate as described with reference to FIG. Therefore, the function of the output buffer circuit 10 shown in FIG. 1 is realized.
【００５４】一方、ノードＥにイネーブル信号として’
Ｈ’レベルが入力されると、インバータ２３から’Ｌ’
レベルが出力され、これによりＮチャンネルトランジス
タ２１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャン
ネルトランジスタ２１ｂは、オフ状態，オフ状態，オン
状態となる。すると、電源ＶDD→Ｐチャンネルトランジ
スタ２１ｂの経路で、Ｐチャンネルトランジスタ１１ａ
のゲートが’Ｈ’レベルとなり、Ｐチャンネルトランジ
スタ１１ａはオフ状態となる。また、’Ｈ’レベルのイ
ネーブル信号は、Ｐチャンネルトランジスタ２２ａ，Ｐ
チャンネルトランジスタ２２ｃ，Ｎチャンネルトランジ
スタ２２ｂのゲートに入力され、これによりＰチャンネ
ルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２
ｃ，Ｎチャンネルトランジスタ２２ｂがオフ状態，オフ
状態，オン状態となる。すると、Ｎチャンネルトランジ
スタ２２ｂ→グラウンドＧＮＤの経路でＮチャンネルト
ランジスタ１１ｂのゲートが’Ｌ’レベルとなり、Ｎチ
ャンネルトランジスタ１１ｂもオフ状態となる。このた
め、ノードＤはハイインピーダンス状態となる。このよ
うに、図１に示す出力バッファ回路１０にＰチャンネル
トランジスタ２１ｂ，２２ａ，２２ｃ，Ｎチャンネルト
ランジスタ２１ａ，２２ｂ，２１ｃ，インバータ２３を
備えることにより、スリーステート出力バッファ回路を
簡単に構成することができる。、図４は、本発明の第３
の実施形態の出力バッファ回路の論理回路図（ａ）、お
よびその詳細回路図（ｂ）である。On the other hand, as an enable signal to the node E,
When the H level is input, the inverter 23 outputs the “L” level.
The level is output, whereby the N-channel transistor 21a, the N-channel transistor 21c, and the P-channel transistor 21b are turned off, off, and on. Then, the path from the power supply V DD to the P-channel transistor 21b passes through the P-channel transistor 11a.
Is at the "H" level, and P-channel transistor 11a is turned off. The “H” level enable signal is supplied to the P-channel transistors 22 a and P
The gates of the P-channel transistor 22c and the N-channel transistor 22b are input to the gates of the P-channel transistor 22a and the P-channel transistor 22b.
The c, N channel transistor 22b is turned off, off, and on. Then, the gate of the N-channel transistor 11b becomes “L” level on the path from the N-channel transistor 22b to the ground GND, and the N-channel transistor 11b is turned off. Therefore, the node D enters a high impedance state. Thus, by providing the output buffer circuit 10 shown in FIG. 1 with the P-channel transistors 21b, 22a, 22c, the N-channel transistors 21a, 22b, 21c, and the inverter 23, the three-state output buffer circuit can be easily configured. it can. FIG. 4 shows a third embodiment of the present invention.
3A is a logic circuit diagram of an output buffer circuit according to the embodiment, and FIG. 3B is a detailed circuit diagram thereof.
【００５５】尚、図１に示す出力バッファ回路１０の構
成要素と同一の構成要素には、同一の符号を付して説明
する。The same components as those of the output buffer circuit 10 shown in FIG. 1 will be described with the same reference numerals.
【００５６】図４（ａ）に示す出力バッファ回路３０
は、電源ＶDDとグラウンドＧＮＤとの間に配置され、ゲ
ートが互いに接続されたＰチャンネルトランジスタ１１
ａ，Ｎチャンネルトランジスタ１１ｂからなる出力トラ
ンジスタ１１と、制御回路３１が備えられている。The output buffer circuit 30 shown in FIG.
Is a P-channel transistor 11 arranged between a power supply VDD and a ground GND and having gates connected to each other.
An output transistor 11 comprising an N-channel transistor 11b and a control circuit 31 are provided.
【００５７】制御回路３１は、Ｐチャンネルトランジス
タ１２１ａ，Ｎチャンネルトランジスタ１２１ｂからな
る第１のインバータ１２１と、Ｎチャンネルトランジス
タ１２２ａ，１２２ｂからなる第１の副回路１２２と、
Ｐチャンネルトランジスタ１３２ａ，１３２ｂからなる
第２の副回路１３２とから構成されている。このよう
に、第１のインバータ１２１，第１の副回路１２２，第
２の副回路１３２からなる制御回路３１で、Ｐチャンネ
ルトランジスタ１１ａ，Ｎチャンネルトタ１１ｂを、そ
れぞれ、オフ状態からオン状態に移行して、その出力バ
ッファ回路３０の遅延時間を十分短く抑えたまま、その
出力バッファ回路３０で発生するノイズを抑制してもよ
い。The control circuit 31 includes a first inverter 121 including a P-channel transistor 121a and an N-channel transistor 121b, a first sub-circuit 122 including N-channel transistors 122a and 122b,
And a second sub-circuit 132 including P-channel transistors 132a and 132b. As described above, the control circuit 31 including the first inverter 121, the first sub-circuit 122, and the second sub-circuit 132 shifts the P-channel transistor 11a and the N-channel transistor 11b from the off state to the on state, respectively. Then, noise generated in the output buffer circuit 30 may be suppressed while the delay time of the output buffer circuit 30 is kept sufficiently short.
【００５８】[0058]
【発明の効果】以上説明したように、本発明によれば、
遅延時間を十分短く抑えたまま、ノイズの発生を抑制す
ることができる。As described above, according to the present invention,
Generation of noise can be suppressed while the delay time is kept sufficiently short.
【図１】本発明の第１実施形態の出力バッファ回路の論
理回路図（ａ）、およびその詳細回路図（ｂ）である。FIG. 1A is a logic circuit diagram of an output buffer circuit according to a first embodiment of the present invention, and FIG. 1B is a detailed circuit diagram thereof.
【図２】図１に示す出力バッファ回路、および従来の、
図６に示す出力バッファ回路における動作信号波形を示
す図である。FIG. 2 shows an output buffer circuit shown in FIG.
FIG. 7 is a diagram showing operation signal waveforms in the output buffer circuit shown in FIG.
【図３】本発明の第２実施形態の出力バッファ回路の論
理回路図（ａ）、およびその詳細回路図（ｂ）である。3A is a logic circuit diagram of an output buffer circuit according to a second embodiment of the present invention, and FIG. 3B is a detailed circuit diagram thereof.
【図４】本発明の第３の実施形態の出力バッファ回路の
論理回路図（ａ）、およびその詳細回路図（ｂ）であ
る。4A is a logic circuit diagram of an output buffer circuit according to a third embodiment of the present invention, and FIG. 4B is a detailed circuit diagram thereof.
【図５】従来の出力バッファ回路と、その出力バッファ
回路の出力側に存在する外部負荷容量を示す図である。FIG. 5 is a diagram illustrating a conventional output buffer circuit and an external load capacitance existing on the output side of the output buffer circuit.
【図６】図５に示す出力バッファ回路の一部を示す回路
図である。6 is a circuit diagram showing a part of the output buffer circuit shown in FIG.
【図７】従来の、ノイズの発生が抑制された出力バッフ
ァ回路の回路図である。FIG. 7 is a circuit diagram of a conventional output buffer circuit in which generation of noise is suppressed.
【図８】特開平９−１６７９５７号公報に提案された出
力バッファ回路の一部分の回路図である。FIG. 8 is a circuit diagram of a part of an output buffer circuit proposed in Japanese Patent Application Laid-Open No. 9-167957.
１０，２０，３０ 出力バッファ回路 １１ 出力トランジスタ １１ａ，２１ｂ，２２ａ，２２ｃ，１２１ａ，１３１
ａ，１３２ａ，１３２ｂＰチャンネルトランジスタ １１ｂ，２１ａ，２１ｃ，２２ｂ，１２１ｂ，１２２
ａ，１２２ｂ，１３１ｂＮチャンネルトランジスタ １２，１３，３１ 制御回路 ２１ ナンドゲート ２２ ノアゲート ２３ インバータ １２１ 第１のインバータ １２２ 第１の副回路 １３１ 第２のインバータ １３２ 第２の副回路10, 20, 30 Output buffer circuit 11 Output transistor 11a, 21b, 22a, 22c, 121a, 131
a, 132a, 132b P-channel transistors 11b, 21a, 21c, 22b, 121b, 122
a, 122b, 131b N-channel transistor 12, 13, 31 Control circuit 21 NAND gate 22 NOR gate 23 Inverter 121 First inverter 122 First sub-circuit 131 Second inverter 132 Second sub-circuit
Claims (5)
タのゲート電圧を制御することにより該出力トランジス
タのオン、オフを制御する制御回路とを備えた出力バッ
ファ回路において、 前記制御回路が、 前記出力トランジスタのゲートを、該出力トランジスタ
をオフ状態からオン状態に移行させるために充電あるい
は放電する主回路と、 前記出力トランジスタのゲートを、該出力トランジスタ
をオフ状態からオン状態に移行させるために充電あるい
は放電する、該充電あるいは放電を、前記主回路による
充電あるいは放電と同時に開始するとともに、前記出力
トランジスタがオフ状態からオン状態へ移行する途中で
該充電あるいは放電を停止する副回路とを備えたことを
特徴とする出力バッファ回路。1. An output buffer circuit comprising: an output transistor; and a control circuit that controls on / off of the output transistor by controlling a gate voltage of the output transistor. A main circuit that charges or discharges a gate to shift the output transistor from an off state to an on state; and charges or discharges a gate of the output transistor to shift the output transistor from an off state to an on state. A sub-circuit that starts the charging or discharging at the same time as the charging or discharging by the main circuit and stops the charging or discharging while the output transistor shifts from an off state to an on state. Output buffer circuit.
ランジスタ、 前記主回路が、ＰチャンネルトランジスタとＮチャンネ
ルトランジスタが直列に接続され出力ノードが前記出力
トランジスタのゲートに接続されたインバータ、および
前記副回路が、前記出力トランジスタのゲートとグラウ
ンドとの間に直列に接続された２つのＮチャンネルトラ
ンジスタであってこれら２つのＮチャンネルトランジス
タのうちの一方および他方のＮチャンネルトランジスタ
のゲートがそれぞれ前記インバータの入力ノードおよび
前記出力トランジスタのゲートに接続されてなるもので
あることを特徴とする請求項１記載の出力バッファ回
路。2. The inverter according to claim 1, wherein the output transistor is a P-channel transistor, the main circuit is an inverter in which a P-channel transistor and an N-channel transistor are connected in series, and an output node is connected to a gate of the output transistor, and the sub-circuit is Two N-channel transistors connected in series between the gate of the output transistor and ground, one of the two N-channel transistors and the gate of the other N-channel transistor being connected to the input node of the inverter and 2. The output buffer circuit according to claim 1, wherein the output buffer circuit is connected to a gate of the output transistor.
ランジスタ、 前記主回路が、ＰチャンネルトランジスタとＮチャンネ
ルトランジスタが直列に接続され出力ノードが前記出力
トランジスタのゲートに接続されたインバータ、および
前記副回路が、前記出力トランジスタのゲートと電源と
の間に直列に接続された２つのＰチャンネルトランジス
タであってこれら２つのＰチャンネルトランジスタのう
ちの一方および他方のＰチャンネルトランジスタのゲー
トがそれぞれ前記インバータの入力ノードおよび前記出
力トランジスタのゲートに接続されてなるものであるこ
とを特徴とする請求項１記載の出力バッファ回路。3. The output circuit according to claim 1, wherein the output transistor is an N-channel transistor, the main circuit is an inverter in which a P-channel transistor and an N-channel transistor are connected in series, and an output node is connected to the gate of the output transistor, and the sub-circuit is Two P-channel transistors connected in series between the gate of the output transistor and a power supply, wherein one of the two P-channel transistors and the gate of the other P-channel transistor are respectively connected to the input node of the inverter and 2. The output buffer circuit according to claim 1, wherein the output buffer circuit is connected to a gate of the output transistor.
れて電源とグラウンドとの間に配置されたＰチャンネル
トランジスタとＮチャンネルトランジスタとからなり、 前記主回路が、ＰチャンネルトランジスタとＮチャンネ
ルトランジスタが直列に接続され出力ノードが前記出力
トランジスタを構成するＰチャンネルトランジスタのゲ
ートに接続された第１のインバータと、Ｐチャンネルト
ランジスタとＮチャンネルトランジスタが直列に接続さ
れ出力ノードが前記出力トランジスタを構成するＮチャ
ンネルトランジスタのゲートに接続された第２のインバ
ータとを備えたものであり、さらに前記副回路が、前記
出力トランジスタを構成するＰチャンネルトランジスタ
のゲートとグラウンドとの間に直列に接続された２つの
Ｎチャンネルトランジスタであってこれら２つのＮチャ
ンネルトランジスタのうちの一方および他方のＮチャン
ネルトランジスタのゲートがそれぞれ前記第１のインバ
ータの入力ノードおよび前記出力トランジスタを構成す
るＰチャンネルトランジスタのゲートに接続されてなる
第１の副回路と、前記出力トランジスタを構成するＮチ
ャンネルトランジスタのゲートと電源との間に直列に接
続された２つのＰチャンネルトランジスタであってこれ
ら２つのＰチャンネルトランジスタのうちの一方および
他方のＰチャンネルトランジスタのゲートがそれぞれ前
記第２のインバータの入力ノードおよび前記出力トラン
ジスタを構成するＮチャンネルトランジスタのゲートに
接続されてなる第２の副回路とを備えたものであること
を特徴とする請求項１記載の出力バッファ回路。4. The output circuit comprises a P-channel transistor and an N-channel transistor connected to each other and arranged between a power supply and a ground, wherein the main circuit comprises a P-channel transistor and an N-channel transistor in series. A first inverter connected and having an output node connected to the gate of a P-channel transistor forming the output transistor, and an N-channel transistor having a P-channel transistor and an N-channel transistor connected in series and having an output node forming the output transistor And a second inverter connected to the gate of the P-channel transistor and further comprising two N-channels connected in series between the gate of a P-channel transistor constituting the output transistor and ground. Tiger A gate of one of the two N-channel transistors and a gate of the other N-channel transistor connected to an input node of the first inverter and a gate of a P-channel transistor constituting the output transistor, respectively; 1 sub-circuit, and two P-channel transistors connected in series between the gate of an N-channel transistor constituting the output transistor and a power supply. 2. The semiconductor device according to claim 1, wherein a gate of the channel transistor includes a second sub-circuit connected to an input node of the second inverter and a gate of an N-channel transistor forming the output transistor. Output buffer described in 1. Fa circuit.
接続されて電源とグラウンドとの間に配置されるととも
に互いのゲートが接続されたＰチャンネルトランジスタ
とＮチャンネルトランジスタとからなる第１のインバー
タを構成し、 前記主回路が、ＰチャンネルトランジスタとＮチャンネ
ルトランジスタが直列に接続され出力ノードが前記第１
のインバータの入力ノードに接続された第２のインバー
タからなり、 前記副回路が、前記出力トランジスタのゲートとグラウ
ンドとの間に直列に接続された２つのＮチャンネルトラ
ンジスタであってこれら２つのＮチャンネルトランジス
タのうちの一方および他方のＮチャンネルトランジスタ
のゲートがそれぞれ前記第１のインバータの入力ノード
および前記第２のインバータの入力ノードに接続されて
なる第１の副回路と、前記出力トランジスタのゲートと
電源との間に直列に接続された２つのＰチャンネルトラ
ンジスタであってこれら２つのＰチャンネルトランジス
タのうちの一方および他方のＰチャンネルトランジスタ
のゲートがそれぞれ前記第１のインバータの入力ノード
および前記第２のインバータの入力ノードに接続されて
なる第２の副回路とを備えたものであることを特徴とす
る請求項１記載の出力バッファ回路。5. A first inverter comprising a P-channel transistor and an N-channel transistor connected in series with each other and arranged between a power supply and a ground and connected to each other's gates. The main circuit includes a P-channel transistor and an N-channel transistor connected in series, and an output node connected to the first node.
Wherein the sub-circuit comprises two N-channel transistors connected in series between the gate of the output transistor and ground, wherein the two N-channel transistors are connected in series with each other. A first sub-circuit in which the gates of one and the other N-channel transistors of the transistors are connected to the input node of the first inverter and the input node of the second inverter, respectively; Two P-channel transistors connected in series between a power supply and one of the two P-channel transistors, the gates of which are connected to the input node of the first inverter and the second P-channel transistor, respectively. Connected to the input node of the inverter 2. The output buffer circuit according to claim 1, further comprising a second sub-circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36035298A JP3745144B2 (en) | 1998-12-18 | 1998-12-18 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36035298A JP3745144B2 (en) | 1998-12-18 | 1998-12-18 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183716A true JP2000183716A (en) | 2000-06-30 |
| JP3745144B2 JP3745144B2 (en) | 2006-02-15 |
Family
ID=18469038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36035298A Expired - Fee Related JP3745144B2 (en) | 1998-12-18 | 1998-12-18 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3745144B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
| KR100695416B1 (en) * | 2001-04-27 | 2007-03-15 | 주식회사 하이닉스반도체 | Cmos output driving circuit |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191258A (en) * | 1992-01-10 | 1993-07-30 | Rohm Co Ltd | Cmos output circuit |
| JPH0865133A (en) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | Cmos output circuit |
| JPH09148909A (en) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH09167957A (en) * | 1995-12-15 | 1997-06-24 | Kawasaki Steel Corp | Output buffer circuit |
| JPH10190436A (en) * | 1996-12-25 | 1998-07-21 | Kawasaki Steel Corp | Output buffer circuit |
| JPH11330936A (en) * | 1998-05-08 | 1999-11-30 | Hitachi Ltd | Semiconductor integrated circuit |
-
1998
- 1998-12-18 JP JP36035298A patent/JP3745144B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191258A (en) * | 1992-01-10 | 1993-07-30 | Rohm Co Ltd | Cmos output circuit |
| JPH0865133A (en) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | Cmos output circuit |
| JPH09148909A (en) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH09167957A (en) * | 1995-12-15 | 1997-06-24 | Kawasaki Steel Corp | Output buffer circuit |
| JPH10190436A (en) * | 1996-12-25 | 1998-07-21 | Kawasaki Steel Corp | Output buffer circuit |
| JPH11330936A (en) * | 1998-05-08 | 1999-11-30 | Hitachi Ltd | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695416B1 (en) * | 2001-04-27 | 2007-03-15 | 주식회사 하이닉스반도체 | Cmos output driving circuit |
| US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3745144B2 (en) | 2006-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
| KR100224138B1 (en) | Output buffer circuit | |
| US5237213A (en) | Semiconductor integrated circuit with low-noise output buffers | |
| KR100326654B1 (en) | Output buffer circuits, input buffer circuits, and bidirectional buffer circuits for multivoltage systems | |
| KR100229850B1 (en) | Signal output circuit with reduced noise outpit signal | |
| KR101230794B1 (en) | Input/output circuit and semiconductor input/output device | |
| KR100574488B1 (en) | Level Shifter | |
| US7368952B2 (en) | Output buffer circuit | |
| JPH055407B2 (en) | ||
| JP3759121B2 (en) | Semiconductor device | |
| TWI762955B (en) | Circuits coupled to input/output pad and preventing glitch method thereof | |
| US20010017554A1 (en) | Output buffer circuit | |
| US5059823A (en) | Supply bounce controlled output buffer circuit | |
| US6617881B2 (en) | Semiconductor integrated circuit | |
| JP3248103B2 (en) | MOS transistor output circuit | |
| WO2007105170A2 (en) | Electronic device and integrated circuit | |
| JP3570596B2 (en) | Output buffer circuit | |
| JPH0438011A (en) | Output circuit device | |
| JP3745144B2 (en) | Output buffer circuit | |
| JPH06224730A (en) | Output buffer circuit | |
| JP2004336123A (en) | Semiconductor integrated circuit | |
| JP2004364031A (en) | Semiconductor integrated circuit | |
| US5585759A (en) | Input buffer of semiconductor integrated circuit | |
| KR100407816B1 (en) | CMOS full swing output driving circuit using on-chip capacitor | |
| JP2681012B2 (en) | Output buffer circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040527 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051025 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051116 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3745144 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |