JP2000183296A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明は、タングステンプラグ上に酸化膜を
形成しても、タングステンプラグとメタル配線とのオー
ミック抵抗が大きくなることを防止することができる半
導体装置の提供を目的とする。 【解決手段】 タングステンプラグ１３は、Ｐ型基板３
上に、還元雰囲気中で形成される。強誘電体層１９ｂ
は、Ｐ型基板３上に形成される。ＵＳＧ層１８は、タン
グステンプラグ１３上に形成される。上部チタン（Ti）
層１５、上部窒化チタン（TiN）層１７は、タングステ
ンプラグ１３を覆うように形成されている。また、上部
チタン（Ti）層１５、上部窒化チタン（TiN）層１７
は、バリアメタルにより構成されている。これにより、
強誘電体が劣化することなく、かつ、コンタクト領域上
に金属配線を形成したとしても、両者間のオーミック抵
抗が大きくなることを防止できる。
形成しても、タングステンプラグとメタル配線とのオー
ミック抵抗が大きくなることを防止することができる半
導体装置の提供を目的とする。 【解決手段】 タングステンプラグ１３は、Ｐ型基板３
上に、還元雰囲気中で形成される。強誘電体層１９ｂ
は、Ｐ型基板３上に形成される。ＵＳＧ層１８は、タン
グステンプラグ１３上に形成される。上部チタン（Ti）
層１５、上部窒化チタン（TiN）層１７は、タングステ
ンプラグ１３を覆うように形成されている。また、上部
チタン（Ti）層１５、上部窒化チタン（TiN）層１７
は、バリアメタルにより構成されている。これにより、
強誘電体が劣化することなく、かつ、コンタクト領域上
に金属配線を形成したとしても、両者間のオーミック抵
抗が大きくなることを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に強誘電体キャパシタを有する半導体
装置に関する。
るものであり、特に強誘電体キャパシタを有する半導体
装置に関する。
【０００２】
【従来の技術】近年、半導体装置は、微細化され、チッ
プ面積の縮小化が図られている。これにともない、コン
タクトホールの微細化も行なわれている。
プ面積の縮小化が図られている。これにともない、コン
タクトホールの微細化も行なわれている。
【０００３】このようにコンタクトホール開口寸法が微
細化するにつれて、電極層に溶け出していたシリコンが
開口部付近に析出することによって生じる導通不良が問
題となっていた。そこで、シリコンが電極層に溶け出す
ことを防止するために、バリアメタル層を設けている。
なお、バリアメタル層としては、チタン（Ti）や窒化チ
タン（TiN）が用いられている。
細化するにつれて、電極層に溶け出していたシリコンが
開口部付近に析出することによって生じる導通不良が問
題となっていた。そこで、シリコンが電極層に溶け出す
ことを防止するために、バリアメタル層を設けている。
なお、バリアメタル層としては、チタン（Ti）や窒化チ
タン（TiN）が用いられている。
【０００４】また、コンタクトホールの開口寸法および
アスペクト比が小さくなると、アルミニウムをホール内
に堆積させることが難しくなり、導通不良等の障害が発
生する。そこで、コンタクトホールを埋める金属とし
て、コンタクトホールの開口寸法が小さくても堆積させ
ることができるタングステン等が用いられている。
アスペクト比が小さくなると、アルミニウムをホール内
に堆積させることが難しくなり、導通不良等の障害が発
生する。そこで、コンタクトホールを埋める金属とし
て、コンタクトホールの開口寸法が小さくても堆積させ
ることができるタングステン等が用いられている。
【０００５】このような状況の下、製造されている従来
の半導体装置としては、例えば図６に示すものがある。
半導体装置１００は、Ｐ型基板１１１、Ｎ型領域１１
３、絶縁膜１１５、バリアメタル層１１７、タングステ
ンプラグ１１９、およびアルミ電極層１２１を有してい
る。
の半導体装置としては、例えば図６に示すものがある。
半導体装置１００は、Ｐ型基板１１１、Ｎ型領域１１
３、絶縁膜１１５、バリアメタル層１１７、タングステ
ンプラグ１１９、およびアルミ電極層１２１を有してい
る。
【０００６】Ｐ型基板１１１にはＮ型領域１１３が形成
されている。Ｐ型基板１１１上には絶縁膜１１５が形成
されている。絶縁膜１１５には、Ｎ型領域１１３に対応
した位置にコンタクトホールが設けられている。コンタ
クトホール内の一面には、バリアメタル層１１７が形成
されている。また、バリアメタル層１１７の内側には、
タングステンプラグ１１９が形成されている。さらに、
絶縁膜１１５を覆うようにアルミ電極層１２１が形成さ
れている。
されている。Ｐ型基板１１１上には絶縁膜１１５が形成
されている。絶縁膜１１５には、Ｎ型領域１１３に対応
した位置にコンタクトホールが設けられている。コンタ
クトホール内の一面には、バリアメタル層１１７が形成
されている。また、バリアメタル層１１７の内側には、
タングステンプラグ１１９が形成されている。さらに、
絶縁膜１１５を覆うようにアルミ電極層１２１が形成さ
れている。
【０００７】
【発明が解決しようとする課題】前述の半導体装置１０
０には、次のような問題点がある。一般的に、これまで
は、タングステンプラグ１１９を形成した後には、アル
ミ電極層１２１に代表されるようなメタル配線を形成し
ていた。
０には、次のような問題点がある。一般的に、これまで
は、タングステンプラグ１１９を形成した後には、アル
ミ電極層１２１に代表されるようなメタル配線を形成し
ていた。
【０００８】しかし、タングステンプラグ１１９上にメ
タル配線以外のものを形成することが必要とされる場合
が起こりつつある。例えば、ロジック回路と強誘電体メ
モリー回路とを１チップ上に混載する場合である。
タル配線以外のものを形成することが必要とされる場合
が起こりつつある。例えば、ロジック回路と強誘電体メ
モリー回路とを１チップ上に混載する場合である。
【０００９】強誘電体メモリー混載ロジック回路は、従
来のＥＥＰＲＯＭを混載したロジック回路に比べ、書き
換え速度が極めて速く、また、書き込みのために高電圧
を発生する回路や多ビットを同時に書き込む回路が不要
になる、といった利点がある。このため、従来のＥＥＰ
ＲＯＭを混載したロジック回路を強誘電体メモリー混載
ロジック回路に置き換えようとする動きがある。
来のＥＥＰＲＯＭを混載したロジック回路に比べ、書き
換え速度が極めて速く、また、書き込みのために高電圧
を発生する回路や多ビットを同時に書き込む回路が不要
になる、といった利点がある。このため、従来のＥＥＰ
ＲＯＭを混載したロジック回路を強誘電体メモリー混載
ロジック回路に置き換えようとする動きがある。
【００１０】この強誘電体メモリー混載ロジック回路の
一例を図７に示す。強誘電体メモリー混載ロジック回路
２００は、強誘電体メモリ回路部Ｒ１およびロジック回
路部Ｒ２を有している。
一例を図７に示す。強誘電体メモリー混載ロジック回路
２００は、強誘電体メモリ回路部Ｒ１およびロジック回
路部Ｒ２を有している。
【００１１】強誘電体メモリ回路部Ｒ１には、Ｐ-基板
２０３上にＰウェル２０５、Ｎ+領域２０７、ＢＰＳＧ
層２０９、バリアメタル層２１１、タングステンプラグ
２１３、強誘電体キャパシタ２１５、ＰＳＧ（Phospho-
Silicate Glass）層２１７およびアルミ配線２１９が形
成されている。なお、強誘電体キャパシタは、下部電極
２１５ａ、強誘電体層２１５ｂおよび上部電極２１５ｃ
により形成されている。
２０３上にＰウェル２０５、Ｎ+領域２０７、ＢＰＳＧ
層２０９、バリアメタル層２１１、タングステンプラグ
２１３、強誘電体キャパシタ２１５、ＰＳＧ（Phospho-
Silicate Glass）層２１７およびアルミ配線２１９が形
成されている。なお、強誘電体キャパシタは、下部電極
２１５ａ、強誘電体層２１５ｂおよび上部電極２１５ｃ
により形成されている。
【００１２】また、ロジック回路部Ｒ２には、Ｎウェル
２３１、Ｐ+領域２３３、第１アルミ配線２３５および
第２アルミ配線２３７が形成されている。
２３１、Ｐ+領域２３３、第１アルミ配線２３５および
第２アルミ配線２３７が形成されている。
【００１３】強誘電体メモリー回路部Ｒ１では、強誘電
体キャパシタ２１５を形成した後、その上にＰＳＧ層２
１７（酸化膜）を形成する。このＰＳＧ層２１７を形成
する際に、タングステンプラグ２１３の表面が酸化され
てしまい、表面部分ＳＲ１の抵抗値が高くなってしま
う。
体キャパシタ２１５を形成した後、その上にＰＳＧ層２
１７（酸化膜）を形成する。このＰＳＧ層２１７を形成
する際に、タングステンプラグ２１３の表面が酸化され
てしまい、表面部分ＳＲ１の抵抗値が高くなってしま
う。
【００１４】このため、タングステンプラグ２１３上に
形成されるアルミ配線２１９とのオーミック抵抗値が大
きくなり、半導体装置の動作速度を上げることができな
い、という問題点がある。
形成されるアルミ配線２１９とのオーミック抵抗値が大
きくなり、半導体装置の動作速度を上げることができな
い、という問題点がある。
【００１５】そこで、本発明は、タングステンプラグ上
に酸化膜を形成しても、タングステンプラグとメタル配
線とのオーミック抵抗が大きくなることを防止すること
ができる半導体装置の提供を目的とする。
に酸化膜を形成しても、タングステンプラグとメタル配
線とのオーミック抵抗が大きくなることを防止すること
ができる半導体装置の提供を目的とする。
【００１６】
【課題を解決するための手段および発明の効果】請求項
１にかかる半導体装置では、コンタクト領域を覆うよう
に酸化防止層が形成されている。これにより、コンタク
ト領域の形成後に酸化層を形成しても、コンタクト領域
の表面が酸化されることはない。
１にかかる半導体装置では、コンタクト領域を覆うよう
に酸化防止層が形成されている。これにより、コンタク
ト領域の形成後に酸化層を形成しても、コンタクト領域
の表面が酸化されることはない。
【００１７】したがって、コンタクト領域上に金属配線
を形成したとしても、両者間のオーミック抵抗が大きく
なることを防止することができる。
を形成したとしても、両者間のオーミック抵抗が大きく
なることを防止することができる。
【００１８】請求項２にかかる半導体装置では、酸化防
止層は、バリアメタルにより構成されている。これによ
り、緻密な構造を有するバリアメタルが、コンタクト領
域の酸化を確実に防止する。したがって、コンタクト領
域上に金属配線を形成したとしても、両者間のオーミッ
ク抵抗が大きくなることを防止することができる。
止層は、バリアメタルにより構成されている。これによ
り、緻密な構造を有するバリアメタルが、コンタクト領
域の酸化を確実に防止する。したがって、コンタクト領
域上に金属配線を形成したとしても、両者間のオーミッ
ク抵抗が大きくなることを防止することができる。
【００１９】請求項３にかかる半導体装置では、酸化防
止層は、コンタクト領域の酸化を防止する機能を有する
第１の層と、当該第１の層とコンタクト領域とのオーミ
ック性を少なくとも向上させる機能を有する第２の層と
から構成されている。
止層は、コンタクト領域の酸化を防止する機能を有する
第１の層と、当該第１の層とコンタクト領域とのオーミ
ック性を少なくとも向上させる機能を有する第２の層と
から構成されている。
【００２０】これにより、コンタクト領域が酸化される
ことによってオーミック抵抗が上昇するのを防止できる
とともに、コンタクト領域と第１の層とのオーミック性
を向上させることができる。
ことによってオーミック抵抗が上昇するのを防止できる
とともに、コンタクト領域と第１の層とのオーミック性
を向上させることができる。
【００２１】請求項４にかかる半導体装置の製造方法で
は、基板上に還元雰囲気中でコンタクト領域を形成し、
基板上に強誘電体層を形成し、コンタクト領域上に酸化
防止層を形成し、強誘電体層もしくはコンタクト領域上
に酸化層を形成する。これにより、コンタクト領域を形
成する際の還元作用によって、強誘電体を劣化させるこ
とがない。また、酸化層を形成する際の酸化作用によっ
て、コンタクト領域が酸化されることもない。
は、基板上に還元雰囲気中でコンタクト領域を形成し、
基板上に強誘電体層を形成し、コンタクト領域上に酸化
防止層を形成し、強誘電体層もしくはコンタクト領域上
に酸化層を形成する。これにより、コンタクト領域を形
成する際の還元作用によって、強誘電体を劣化させるこ
とがない。また、酸化層を形成する際の酸化作用によっ
て、コンタクト領域が酸化されることもない。
【００２２】したがって、強誘電体が劣化することな
く、かつ、コンタクト領域上に金属配線を形成したとし
ても、両者間のオーミック抵抗が大きくなることを防止
することができる。
く、かつ、コンタクト領域上に金属配線を形成したとし
ても、両者間のオーミック抵抗が大きくなることを防止
することができる。
【００２３】請求項５にかかる半導体装置の製造方法で
は、基板上にコンタクト領域を形成し、コンタクト領域
上に酸化防止層を形成し、コンタクト領域上に酸化層を
形成する。これにより、酸化層を形成する際の酸化作用
によって、コンタクト領域が酸化されることもない。
は、基板上にコンタクト領域を形成し、コンタクト領域
上に酸化防止層を形成し、コンタクト領域上に酸化層を
形成する。これにより、酸化層を形成する際の酸化作用
によって、コンタクト領域が酸化されることもない。
【００２４】したがって、コンタクト領域上に金属配線
を形成したとしても、両者間のオーミック抵抗が大きく
なるを防止することができる。
を形成したとしても、両者間のオーミック抵抗が大きく
なるを防止することができる。
【００２５】
【発明の実施の形態】本発明にかかる半導体装置の第１
の実施形態を図１に示す。半導体装置１は、Ｐ型基板
３、Ｎ型領域５、ゲート電極、ＢＰＳＧ（Boro-Phospho
-Silicate Glass）層７、下部チタン（Ti）層９、下部
窒化チタン（TiN）層１１、タングステンプラグ１３、
上部チタン（TiN）層１５、上部窒化チタン（Ti）層１
７、ＵＳＧ（Undope Silicate Glass）層１８、強誘電
体キャパシタ１９、ＰＳＧ（Phospho-Silicate Glass）
層２１、アルミ電極２３を有している。
の実施形態を図１に示す。半導体装置１は、Ｐ型基板
３、Ｎ型領域５、ゲート電極、ＢＰＳＧ（Boro-Phospho
-Silicate Glass）層７、下部チタン（Ti）層９、下部
窒化チタン（TiN）層１１、タングステンプラグ１３、
上部チタン（TiN）層１５、上部窒化チタン（Ti）層１
７、ＵＳＧ（Undope Silicate Glass）層１８、強誘電
体キャパシタ１９、ＰＳＧ（Phospho-Silicate Glass）
層２１、アルミ電極２３を有している。
【００２６】また、強誘電体キャパシタ１９は、下部電
極１９ａ、強誘電体層１９ｂ、上部電極１９ｃを有して
いる。なお、本実施形態においては、下部電極１９ａお
よび上部電極１９ｃを、イリジウムもしくはイリジウム
オキサイドによって形成している。また、強誘電体層１
９ｂを、ＰＬＺＴによって形成している。
極１９ａ、強誘電体層１９ｂ、上部電極１９ｃを有して
いる。なお、本実施形態においては、下部電極１９ａお
よび上部電極１９ｃを、イリジウムもしくはイリジウム
オキサイドによって形成している。また、強誘電体層１
９ｂを、ＰＬＺＴによって形成している。
【００２７】コンタクト領域としてのタングステンプラ
グ１３は、基板としてのＰ型基板３上に、還元雰囲気中
で形成される。強誘電体層１９ｂは、Ｐ型基板３上に形
成される。酸化層としてのＵＳＧ層１８は、タングステ
ンプラグ１３上に形成される。
グ１３は、基板としてのＰ型基板３上に、還元雰囲気中
で形成される。強誘電体層１９ｂは、Ｐ型基板３上に形
成される。酸化層としてのＵＳＧ層１８は、タングステ
ンプラグ１３上に形成される。
【００２８】酸化防止層としての上部チタン（Ti）層１
５、上部窒化チタン（TiN）層１７は、タングステンプ
ラグ１３を覆うように形成されている。上部チタン（T
i）層１５、上部窒化チタン（TiN）層１７は、バリアメ
タルである。さらに、上部チタン層１５は第２の層に、
上部窒化チタン層１７は第１の層に対応する。
５、上部窒化チタン（TiN）層１７は、タングステンプ
ラグ１３を覆うように形成されている。上部チタン（T
i）層１５、上部窒化チタン（TiN）層１７は、バリアメ
タルである。さらに、上部チタン層１５は第２の層に、
上部窒化チタン層１７は第１の層に対応する。
【００２９】これにより、以降において説明するよう
に、強誘電体が劣化することなく、かつ、コンタクト領
域上に金属配線を形成したとしても、両者間のオーミッ
ク抵抗が大きくなることを防止することができる。
に、強誘電体が劣化することなく、かつ、コンタクト領
域上に金属配線を形成したとしても、両者間のオーミッ
ク抵抗が大きくなることを防止することができる。
【００３０】次に、半導体装置１の製造工程を図２から
図５を用いて説明する。まず、Ｐ型基板３に、Ｎ型領域
５およびゲート電極６を形成する。そして、その上にＢ
ＰＳＧを約１ミクロン堆積させた後、リフローを行な
う。これにより、ＢＰＳＧ層７を形成する（図２Α参
照）。このＢＰＳＧ層７は、ゲート電極６によって形成
される段差をなくすために形成される。なお、この工程
は、ＢＰＳＧ堆積＋ＳＯＧエッチバックもしくはＣＭＰ
等であってもよい。
図５を用いて説明する。まず、Ｐ型基板３に、Ｎ型領域
５およびゲート電極６を形成する。そして、その上にＢ
ＰＳＧを約１ミクロン堆積させた後、リフローを行な
う。これにより、ＢＰＳＧ層７を形成する（図２Α参
照）。このＢＰＳＧ層７は、ゲート電極６によって形成
される段差をなくすために形成される。なお、この工程
は、ＢＰＳＧ堆積＋ＳＯＧエッチバックもしくはＣＭＰ
等であってもよい。
【００３１】そして、Ｎ型領域５に対応したした位置に
コンタクトホールＣＨ１を形成する（図２Ｂ参照）。そ
の後、下部チタン層９を、続いて下部窒化チタン層１１
を、スパッタ法を用いて堆積させる（図２Ｃ参照）。
コンタクトホールＣＨ１を形成する（図２Ｂ参照）。そ
の後、下部チタン層９を、続いて下部窒化チタン層１１
を、スパッタ法を用いて堆積させる（図２Ｃ参照）。
【００３２】次に、コンタクトホールＣＨ１が完全に埋
まるように、タングステンをＣＶＤ法により、還元雰囲
気中で堆積させる（図３Α参照）。そして、堆積させた
タングステンを所定の位置までエッチバックし、タング
ステンプラグ１３を形成する（図３Ｂ参照）。
まるように、タングステンをＣＶＤ法により、還元雰囲
気中で堆積させる（図３Α参照）。そして、堆積させた
タングステンを所定の位置までエッチバックし、タング
ステンプラグ１３を形成する（図３Ｂ参照）。
【００３３】タングステンプラグの形成は、前述のよう
に還元雰囲気中で行なわれる。ここで注意が必要なの
は、強誘電体は、還元雰囲気中にさらされると、特性が
劣化してしまうという性質を有しているということであ
る。つまり、強誘電体を用いる部分とタングステンを用
いる部分とを同一基板に形成する際には、本実施形態に
示すように、強誘電体を用いる部分を形成する前にタン
グステンを用いる部分を形成する必要がある。
に還元雰囲気中で行なわれる。ここで注意が必要なの
は、強誘電体は、還元雰囲気中にさらされると、特性が
劣化してしまうという性質を有しているということであ
る。つまり、強誘電体を用いる部分とタングステンを用
いる部分とを同一基板に形成する際には、本実施形態に
示すように、強誘電体を用いる部分を形成する前にタン
グステンを用いる部分を形成する必要がある。
【００３４】また、後述のように強誘電体キャパシタを
形成した後には、その上にＰＳＧ層２１を約５０００オ
ングストローム形成している（図１または図５Ｂ参
照）。ＰＳＧ層２１を形成した後にコンタクトホールを
形成しようとすると、厚さ約１ミクロンのＢＰＳＧ層
７、そして厚さ約３０００オングストロームのＵＳＧ層
１８と合わせて、１．８ミクロンの深さのコンタクトホ
ールを形成しなければ成らない。
形成した後には、その上にＰＳＧ層２１を約５０００オ
ングストローム形成している（図１または図５Ｂ参
照）。ＰＳＧ層２１を形成した後にコンタクトホールを
形成しようとすると、厚さ約１ミクロンのＢＰＳＧ層
７、そして厚さ約３０００オングストロームのＵＳＧ層
１８と合わせて、１．８ミクロンの深さのコンタクトホ
ールを形成しなければ成らない。
【００３５】この時に形成するコンタクトホールのホー
ル径は、約０．６ミクロンである。したがって、このコ
ンタクトホールのアスペクト比は３：１となる。このア
スペクト比を有するコンタクトホールをアルミニウムで
埋めることは、非常に難しい。
ル径は、約０．６ミクロンである。したがって、このコ
ンタクトホールのアスペクト比は３：１となる。このア
スペクト比を有するコンタクトホールをアルミニウムで
埋めることは、非常に難しい。
【００３６】一方、本実施形態に示すように、ＢＰＳＧ
層７を形成した時点でタングステンプラグ１３を形成す
れば、アルミニウムで埋めなければ成らないコンタクト
ホールの深さが、ＰＳＧ層２１の厚さ＋ＵＳＧ層１８の
厚さ、つまり８０００オングストロームとなる。このコ
ンタクトホールのアスペクト比は４：３となる。このア
スペクト比を有するコンタクトホールであれば、アルミ
ニウムでも十分に埋めることができる。
層７を形成した時点でタングステンプラグ１３を形成す
れば、アルミニウムで埋めなければ成らないコンタクト
ホールの深さが、ＰＳＧ層２１の厚さ＋ＵＳＧ層１８の
厚さ、つまり８０００オングストロームとなる。このコ
ンタクトホールのアスペクト比は４：３となる。このア
スペクト比を有するコンタクトホールであれば、アルミ
ニウムでも十分に埋めることができる。
【００３７】ここで、タングステンでプラグを形成する
代りに、アルミニウムでプラグを形成するという方法も
考えられる。しかし、後述するように、強誘電体キャパ
シタを形成する際には、高温（６００度〜８００度程
度）での熱処理が施される。したがって、アルミではこ
の高温処理に耐えることができず、プラグが溶けてしま
う。したがって、ＢＰＳＧ層７を形成した後に形成する
プラグは、本実施例に示すタングステンのような高融点
金属が適当である。
代りに、アルミニウムでプラグを形成するという方法も
考えられる。しかし、後述するように、強誘電体キャパ
シタを形成する際には、高温（６００度〜８００度程
度）での熱処理が施される。したがって、アルミではこ
の高温処理に耐えることができず、プラグが溶けてしま
う。したがって、ＢＰＳＧ層７を形成した後に形成する
プラグは、本実施例に示すタングステンのような高融点
金属が適当である。
【００３８】その後、上部チタン層１５をスパッタ法に
より全面に堆積させる（図３Ｃ参照）。
より全面に堆積させる（図３Ｃ参照）。
【００３９】このように、上部チタン層１５を設けるの
は次のような理由からである。タングステンは、窒化チ
タンよりもチタンとの方がオーミックを取りやすい。し
たがって、上部チタン層１５をタングステンプラグ１３
と上部窒化チタン層１７との間に形成することによっ
て、上部窒化チタン層１７とタングステンプラグ１３と
のオーミック性を少なくとも向上させ、タングステンプ
ラグ１３−窒化チタン層１７間の電流の流れをよりスム
ーズにすることができる。
は次のような理由からである。タングステンは、窒化チ
タンよりもチタンとの方がオーミックを取りやすい。し
たがって、上部チタン層１５をタングステンプラグ１３
と上部窒化チタン層１７との間に形成することによっ
て、上部窒化チタン層１７とタングステンプラグ１３と
のオーミック性を少なくとも向上させ、タングステンプ
ラグ１３−窒化チタン層１７間の電流の流れをよりスム
ーズにすることができる。
【００４０】次に、上部チタン層１５上に、スパッタ法
により上部窒化チタン層１７を堆積させる（図４Α参
照）。この上部窒化チタン層１７を形成することによっ
て、タングステンプラグ１３の酸化を防止することがで
きる。
により上部窒化チタン層１７を堆積させる（図４Α参
照）。この上部窒化チタン層１７を形成することによっ
て、タングステンプラグ１３の酸化を防止することがで
きる。
【００４１】そして、タングステンプラグ１３周辺の所
定の部分に下部チタン層９、下部窒化チタン層１１、上
部チタン層１５および上部窒化チタン層１７を残すよう
に、エッチングする（図４Ｂ参照）。
定の部分に下部チタン層９、下部窒化チタン層１１、上
部チタン層１５および上部窒化チタン層１７を残すよう
に、エッチングする（図４Ｂ参照）。
【００４２】次に、ＵＳＧを約３０００オングストロー
ム程度堆積させ、ＵＳＧ層１８を形成する。このＵＳＧ
層１８は、タングステンプラグ１３とこの後形成する強
誘電体キャパシタの下部電極１９ａとを絶縁するために
形成される。
ム程度堆積させ、ＵＳＧ層１８を形成する。このＵＳＧ
層１８は、タングステンプラグ１３とこの後形成する強
誘電体キャパシタの下部電極１９ａとを絶縁するために
形成される。
【００４３】さらに、ＵＳＧ層１８上に強誘電体キャパ
シタ１９を形成する。この強誘電体キャパシタは、次の
ようにして形成する。まず、イリジウムオキサイド（Ir
O2）、続いて白金（Pt）をそれぞれスパッタ法によって
堆積させ、下部電極１９ａを形成する。
シタ１９を形成する。この強誘電体キャパシタは、次の
ようにして形成する。まず、イリジウムオキサイド（Ir
O2）、続いて白金（Pt）をそれぞれスパッタ法によって
堆積させ、下部電極１９ａを形成する。
【００４４】次に、強誘電体層１９ｂを形成する。本実
施形態においては、強誘電体としてＰＬＺＴを使用し、
その形成にはゾル−ゲル法を用いている。まず、ＰＬＺ
Ｔを、下部電極１９ａ上に塗布し、焼成する。そして、
ＲＴΑで結晶化する。このようにして、強誘電体層１９
ｂを形成する。
施形態においては、強誘電体としてＰＬＺＴを使用し、
その形成にはゾル−ゲル法を用いている。まず、ＰＬＺ
Ｔを、下部電極１９ａ上に塗布し、焼成する。そして、
ＲＴΑで結晶化する。このようにして、強誘電体層１９
ｂを形成する。
【００４５】続いて、イリジウム（Ir）、次にイリジウ
ムオキサイド（IrO2）をスパッタ法により堆積させて、
上部電極１９ｃを形成する。
ムオキサイド（IrO2）をスパッタ法により堆積させて、
上部電極１９ｃを形成する。
【００４６】次に、全体にＰＳＧを約５０００オングス
トローム程度堆積させ、ＰＳＧ層２１を形成する（図５
Α参照）。その後、タングステンプラグ１３および強誘
電体キャパシタ１９に対応した位置にコンタクトホール
ＣＨ２を形成する（図５Ｂ参照）。最後に、アルミ配線
を形成する（図示せず）。
トローム程度堆積させ、ＰＳＧ層２１を形成する（図５
Α参照）。その後、タングステンプラグ１３および強誘
電体キャパシタ１９に対応した位置にコンタクトホール
ＣＨ２を形成する（図５Ｂ参照）。最後に、アルミ配線
を形成する（図示せず）。
【００４７】［その他の実施形態］前述の実施形態にお
いては、バリアメタルとしてチタン、窒化チタンを示し
たが、バリアメタルであればこれに限定されない。例え
ば、チタン、タングステン等であってもよい。
いては、バリアメタルとしてチタン、窒化チタンを示し
たが、バリアメタルであればこれに限定されない。例え
ば、チタン、タングステン等であってもよい。
【００４８】前述の実施形態においては、タングステン
によってプラグを形成したが、高融点金属であれば、こ
れに限定されない。
によってプラグを形成したが、高融点金属であれば、こ
れに限定されない。
【００４９】また、銅によりプラグを形成してもよい。
なお、銅によるプラグ形成については’９８ＵＬＳＩ多
層配線新技術シンポジウム ＩＳＳ産業科学システムズ
（ＩＳＳ１４〜ＩＳＳ２５に記載されている方法があ
る。
なお、銅によるプラグ形成については’９８ＵＬＳＩ多
層配線新技術シンポジウム ＩＳＳ産業科学システムズ
（ＩＳＳ１４〜ＩＳＳ２５に記載されている方法があ
る。
【００５０】さらに、上部チタン層１５は上部窒化チタ
ン層１７とタングステンプラグ１３とのオーミック性を
少なくとも向上させる機能を有するものでれば、例示の
ものに限定されない。また、上部窒化チタン層１７はタ
ングステンプラグ１３の酸化を防止する機能を有するも
のであれば例示のもに限定されない。
ン層１７とタングステンプラグ１３とのオーミック性を
少なくとも向上させる機能を有するものでれば、例示の
ものに限定されない。また、上部窒化チタン層１７はタ
ングステンプラグ１３の酸化を防止する機能を有するも
のであれば例示のもに限定されない。
【００５１】さらに、下部チタン層９、下部窒化チタン
層１１、上部チタン層１５および上部窒化チタン層１７
を一括してエッチングしたが（図４Α、Ｂ参照）、それ
ぞれを形成した後にエッチングするようにしてもよい。
また、下部チタン層９および下部窒化チタン層１１を形
成した後エッチングし、さらに上部チタン層１５および
上部窒化チタン層１７を形成した後にエッチングするよ
うにしてもよい。
層１１、上部チタン層１５および上部窒化チタン層１７
を一括してエッチングしたが（図４Α、Ｂ参照）、それ
ぞれを形成した後にエッチングするようにしてもよい。
また、下部チタン層９および下部窒化チタン層１１を形
成した後エッチングし、さらに上部チタン層１５および
上部窒化チタン層１７を形成した後にエッチングするよ
うにしてもよい。
【００５２】さらに、上部チタン層１７、上部窒化チタ
ン層１５の２層構造としていたものをどちらか１層だけ
を形成するようにしてもよい。例えば、上部チタン層１
５を形成せず、上部窒化チタン層１７のみを形成すると
してもよい。
ン層１５の２層構造としていたものをどちらか１層だけ
を形成するようにしてもよい。例えば、上部チタン層１
５を形成せず、上部窒化チタン層１７のみを形成すると
してもよい。
【００５３】逆に、上部窒化チタン層１７を形成せず
に、上部チタン層１５のみを形成するようにしてもよ
い。このような構成とした場合、上部窒化チタン層１７
のみを形成した場合に比べて、タングステンプラグ１３
とアルミ配線２３との間のオーミック抵抗が下がるとい
うことが報告されている。
に、上部チタン層１５のみを形成するようにしてもよ
い。このような構成とした場合、上部窒化チタン層１７
のみを形成した場合に比べて、タングステンプラグ１３
とアルミ配線２３との間のオーミック抵抗が下がるとい
うことが報告されている。
【００５４】これは、上部チタン層１７のチタンがタン
グステンプラグ１３中に存在する酸化タングステンから
酸素を取り込み、酸化チタンを形成するからである。こ
の酸化チタンは酸化タングステンよりも抵抗値が低い。
したがって、タングステンプラグ１３、上部チタン層１
５およびアルミ配線２３の全体として、オーミック抵抗
が低くなるのではないかと考えられているさらに、コン
タクトホールＣＨ２を形成する際に、上部チタン層１５
および上部窒化チタン層１７をエッチングし、タングス
テンプラグ１３の表面を露出させるようにしてもよい。
このように、タングステンプラグ１３とアルミ配線２３
とが直接的に接触するようにすることによって、両者の
オーミック抵抗をより下げることができる。
グステンプラグ１３中に存在する酸化タングステンから
酸素を取り込み、酸化チタンを形成するからである。こ
の酸化チタンは酸化タングステンよりも抵抗値が低い。
したがって、タングステンプラグ１３、上部チタン層１
５およびアルミ配線２３の全体として、オーミック抵抗
が低くなるのではないかと考えられているさらに、コン
タクトホールＣＨ２を形成する際に、上部チタン層１５
および上部窒化チタン層１７をエッチングし、タングス
テンプラグ１３の表面を露出させるようにしてもよい。
このように、タングステンプラグ１３とアルミ配線２３
とが直接的に接触するようにすることによって、両者の
オーミック抵抗をより下げることができる。
【００５５】さらに、前述の実施形態においては、強誘
電体層を形成する材料としてＰＬＺＴを用いたが、ＳＢ
Ｔ（SrBi2Ta2O9、通称Ｙ１）等他の強誘電体材料であっ
てもよい。
電体層を形成する材料としてＰＬＺＴを用いたが、ＳＢ
Ｔ（SrBi2Ta2O9、通称Ｙ１）等他の強誘電体材料であっ
てもよい。
【００５６】さらに、前述の実施形態において、酸化層
としてＰＳＧ層２１を例示したが、これに限定されな
い。例えば、ＴＥＯＳを用いたＵＳＧ層等であってもよ
い。
としてＰＳＧ層２１を例示したが、これに限定されな
い。例えば、ＴＥＯＳを用いたＵＳＧ層等であってもよ
い。
【００５７】さらに、タングステンプラグ１３と強誘電
体キャパシタ１９の下部電極１９ａとの間に形成される
ＵＳＧ層１８は、タングステンプラグ１３と下部電極１
９ａとを絶縁できるものであれば、例示のものに限定さ
れない。例えば、ＰＳＧ層等を形成してもよい。
体キャパシタ１９の下部電極１９ａとの間に形成される
ＵＳＧ層１８は、タングステンプラグ１３と下部電極１
９ａとを絶縁できるものであれば、例示のものに限定さ
れない。例えば、ＰＳＧ層等を形成してもよい。
【００５８】さらに、タングステンプラグ１３と強誘電
体キャパシタ１９の下部電極１９ａとが十分に絶縁され
ている距離に形成されてる場合には、ＵＳＧ層１８を設
けなくともよい。この場合、酸化膜であるＰＳＧ層２１
は、タングステンプラグ１３および強誘電体層１９ｂ上
に形成されることになる。
体キャパシタ１９の下部電極１９ａとが十分に絶縁され
ている距離に形成されてる場合には、ＵＳＧ層１８を設
けなくともよい。この場合、酸化膜であるＰＳＧ層２１
は、タングステンプラグ１３および強誘電体層１９ｂ上
に形成されることになる。
【図１】本発明にかかる半導体装置の実施形態を示す図
である。
である。
【図２】図１にかかる半導体装置の製造方法を示す図で
ある。
ある。
【図３】図１にかかる半導体装置の製造方法を示す図で
ある。
ある。
【図４】図１にかかる半導体装置の製造方法を示す図で
ある。
ある。
【図５】図１にかかる半導体装置の製造方法を示す図で
ある。
ある。
【図６】従来のタングステンプラグを用いた半導体装置
を示す図である。
を示す図である。
【図７】強誘電体メモリー混載ロジック回路の一例を示
す図である。
す図である。
１３・・・・・タングステンプラグ １５・・・・・上部チタン層 １７・・・・・上部窒化チタ層 １９ｂ・・・・強誘電体層 １８・・・・・ＵＳＧ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8247 29/78 ３７１ 29/788 29/792 Ｆターム(参考） 5F001 AA17 AD33 AG40 5F038 AC05 AC09 AC15 EZ01 EZ20 5F083 AD21 FR02 GA02 GA21 JA15 JA38 JA39 JA40 MA06 MA19 PR39 PR40 ZA12
Claims (5)
- 【請求項１】基板上に還元雰囲気中で形成されるコンタ
クト領域、 基板上に形成される強誘電体層、 前記強誘電体層もしくは前記コンタクト領域上に形成さ
れる酸化層、 を有する半導体装置であって、 前記コンタクト領域を覆うように酸化防止層が形成され
ている、 ことを特徴とする半導体装置。 - 【請求項２】請求項１にかかる半導体装置において、 前記酸化防止層は、バリアメタルにより構成されてい
る、 ことを特徴とする半導体装置。 - 【請求項３】請求項１にかかる半導体装置において、 前期酸化防止層は、 コンタクト領域の酸化を防止する機能を有する第１の層
と、当該第１の層とコンタクト領域とのオーミック性を
少なくとも向上させる機能を有する第２の層とから構成
されている、 ことを特徴とする半導体装置。 - 【請求項４】基板上に還元雰囲気中でコンタクト領域を
形成し、 前記基板上に強誘電体層を形成し、 前記コンタクト領域上に酸化防止層を形成し、 前記強誘電体層もしくは前記コンタクト領域上に酸化層
を形成する、 ことを特徴とする半導体装置の製造方法。 - 【請求項５】基板上にコンタクト領域を形成し、 前記コンタクト領域上に酸化防止層を形成し、 前記コンタクト領域上に酸化層を形成する、 ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357819A JP2000183296A (ja) | 1998-12-16 | 1998-12-16 | 半導体装置および半導体装置の製造方法 |
| DE69940766T DE69940766D1 (de) | 1998-12-16 | 1999-12-15 | Halbleiterbauelement und dessen Herstellungsverfahren |
| EP99310112A EP1011144B1 (en) | 1998-12-16 | 1999-12-15 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357819A JP2000183296A (ja) | 1998-12-16 | 1998-12-16 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183296A true JP2000183296A (ja) | 2000-06-30 |
Family
ID=18456092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357819A Pending JP2000183296A (ja) | 1998-12-16 | 1998-12-16 | 半導体装置および半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1011144B1 (ja) |
| JP (1) | JP2000183296A (ja) |
| DE (1) | DE69940766D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211057A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 磁気ランダムアクセスメモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0739037B1 (en) * | 1993-08-05 | 2000-10-25 | Matsushita Electronics Corporation | Semiconductor device having capacitor and manufacturing method thereof |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| US5612574A (en) * | 1995-06-06 | 1997-03-18 | Texas Instruments Incorporated | Semiconductor structures using high-dielectric-constant materials and an adhesion layer |
| DE19640244A1 (de) * | 1996-09-30 | 1998-04-02 | Siemens Ag | Kondensator mit einem Elektrodenkern und einer dünnen Edelmetallschicht als erster Elektrode |
-
1998
- 1998-12-16 JP JP10357819A patent/JP2000183296A/ja active Pending
-
1999
- 1999-12-15 DE DE69940766T patent/DE69940766D1/de not_active Expired - Fee Related
- 1999-12-15 EP EP99310112A patent/EP1011144B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211057A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 磁気ランダムアクセスメモリ |
| US8941197B2 (en) | 2007-02-27 | 2015-01-27 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| US9263666B2 (en) | 2007-02-27 | 2016-02-16 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1011144B1 (en) | 2009-04-22 |
| EP1011144A1 (en) | 2000-06-21 |
| DE69940766D1 (de) | 2009-06-04 |
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