JP2000174230A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 蓄積容量部の一方の電極としてハロゲン元素
含有のＣＶＤ−ＴｉＮ膜を用いた場合の上層のＡｌ配線
での腐食発生を防止する。 【解決手段】 多結晶シリコン膜１０１、タンタルオキ
サイド膜１０２、ハロゲン元素含有の窒化チタン膜１０
３を蓄積容量部として形成する。その後、窒化チタン膜
１０３の上部から側部にかけて、ハロゲンのトラップ層
１０６をとしてタングステンを形成する。 【効果】 トラップ膜１０６が形成され、この蓄積容量
部以降に形成されるＡｌ配線の腐食を防止する。
含有のＣＶＤ−ＴｉＮ膜を用いた場合の上層のＡｌ配線
での腐食発生を防止する。 【解決手段】 多結晶シリコン膜１０１、タンタルオキ
サイド膜１０２、ハロゲン元素含有の窒化チタン膜１０
３を蓄積容量部として形成する。その後、窒化チタン膜
１０３の上部から側部にかけて、ハロゲンのトラップ層
１０６をとしてタングステンを形成する。 【効果】 トラップ膜１０６が形成され、この蓄積容量
部以降に形成されるＡｌ配線の腐食を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及び半導体集積回路装置の製造技術に関し、特に、容
量絶縁膜の上部電極に、ハロゲン元素を含む金属ソース
を用いたＣＶＤ法によりＴｉＮ膜を成膜した場合におけ
る、上層配線の腐食対策に関するものである。
置及び半導体集積回路装置の製造技術に関し、特に、容
量絶縁膜の上部電極に、ハロゲン元素を含む金属ソース
を用いたＣＶＤ法によりＴｉＮ膜を成膜した場合におけ
る、上層配線の腐食対策に関するものである。
【０００２】
【従来の技術】ＬＳＩの微細化、高集積化に伴って、半
導体基板上に形成された上下層の配線間を接続するスル
ーホールのアスペクト比（スルーホールの深さ／径）が
増大すると、配線用の導電膜をスルーホール内に堆積す
ることが困難になるため、従来より、高アスペクト比の
スルーホール内にプラグを埋め込む技術が利用されてい
る。
導体基板上に形成された上下層の配線間を接続するスル
ーホールのアスペクト比（スルーホールの深さ／径）が
増大すると、配線用の導電膜をスルーホール内に堆積す
ることが困難になるため、従来より、高アスペクト比の
スルーホール内にプラグを埋め込む技術が利用されてい
る。
【０００３】例えば特開平８−２０４１４４号公報に記
載されている通り、微細化されたコンタクトホール内の
金属配線層とその下地膜との反応を防止するために、反
応バリア層として窒化チタン（ＴｉＮ）膜が利用されて
いる。
載されている通り、微細化されたコンタクトホール内の
金属配線層とその下地膜との反応を防止するために、反
応バリア層として窒化チタン（ＴｉＮ）膜が利用されて
いる。
【０００４】一方、 容量素子の容量絶縁膜である酸化
タンタル膜上に上部電極としてＴｉＮ膜をＣＶＤ法で堆
積する技術が開発されている。例えば、特開平９−２１
９５０１号公報には、容量絶縁膜である酸化タンタル膜
上に、上部電極としてＣＶＤ法によりＴｉＮ 膜を形成
する技術が開示されている。
タンタル膜上に上部電極としてＴｉＮ膜をＣＶＤ法で堆
積する技術が開発されている。例えば、特開平９−２１
９５０１号公報には、容量絶縁膜である酸化タンタル膜
上に、上部電極としてＣＶＤ法によりＴｉＮ 膜を形成
する技術が開示されている。
【０００５】
【発明が解決しようとする課題】ＴｉＮ膜をＣＶＤ法で
堆積する場合には、一般に四塩化チタン（ＴｉＣｌ4）
のようなハロゲン元素を含むソースガスが使用される。
これは、このソースガスを使用して成膜したＴｉＮ膜は
ステップカバレージが良好で、しかも４５０℃程度の低
温で成膜できるので素子の特性を劣化させない、といっ
た利点があるためである。
堆積する場合には、一般に四塩化チタン（ＴｉＣｌ4）
のようなハロゲン元素を含むソースガスが使用される。
これは、このソースガスを使用して成膜したＴｉＮ膜は
ステップカバレージが良好で、しかも４５０℃程度の低
温で成膜できるので素子の特性を劣化させない、といっ
た利点があるためである。
【０００６】しかし、ハロゲン元素を含むソースガスを
使用して成膜したＴｉＮ膜中には、ソースガスの分解に
よって生じた塩素などのハロゲン元素が含まれているた
め、容量絶縁膜の上部電極としてＣＶＤ−ＴｉＮ膜を形
成しその上にＡｌ配線を形成する際に、ハロゲン元素と
Ａｌが反応して配線腐食を引き起こすという問題があ
る。
使用して成膜したＴｉＮ膜中には、ソースガスの分解に
よって生じた塩素などのハロゲン元素が含まれているた
め、容量絶縁膜の上部電極としてＣＶＤ−ＴｉＮ膜を形
成しその上にＡｌ配線を形成する際に、ハロゲン元素と
Ａｌが反応して配線腐食を引き起こすという問題があ
る。
【０００７】本発明の目的は、容量絶縁膜の上部電極と
してのＣＶＤ−ＴｉＮ膜上の、Ａｌ配線の腐食を防止す
る技術を提供することにある。
してのＣＶＤ−ＴｉＮ膜上の、Ａｌ配線の腐食を防止す
る技術を提供することにある。
【０００８】
【課題を解決するための手段】蓄積容量部の電極とし
て、ソースガスとしてハロゲンを含むガスを用いて形成
された窒化チタン膜と、第２の導電膜との間に、タング
ステン膜またはタングステンを含む膜を設けるものであ
る。このように、アルミニウムのような第２の導電膜へ
の腐食作用を有するハロゲン元素をトラップする膜を、
窒化チタン膜とアルミニウムのような第２の導電膜との
間に設けることによって、ハロゲン元素の第２の導電膜
への拡散を防ぐことができ、第２の導電膜の腐食を防止
することが可能となる。
て、ソースガスとしてハロゲンを含むガスを用いて形成
された窒化チタン膜と、第２の導電膜との間に、タング
ステン膜またはタングステンを含む膜を設けるものであ
る。このように、アルミニウムのような第２の導電膜へ
の腐食作用を有するハロゲン元素をトラップする膜を、
窒化チタン膜とアルミニウムのような第２の導電膜との
間に設けることによって、ハロゲン元素の第２の導電膜
への拡散を防ぐことができ、第２の導電膜の腐食を防止
することが可能となる。
【０００９】このトラップ膜は、具体的には、スパッタ
法により形成されたタングステン膜、窒化タングステン
膜や、ハロゲンを構成元素として含まないガスを原料ガ
スとして用いたＣＶＤ法により形成されたタングステン
膜や窒化タングステン膜等が挙げられる。これらの膜
は、単層で用いる他、これらの２層以上の積層膜で用い
てもよい。スパッタ法によるタングステン膜とスパッタ
法による窒化タングステン膜の積層で用いられる場合に
は、タングステン膜がよりトラップ能力に優れているた
め、タングステン膜を窒化タングステン膜の膜厚以上と
した方が、腐食防食の効果が高い。なお、上記のトラッ
プ膜は単層でも積層でも５ｎｍ以上設けられるのが好ま
しく、望ましくは２０ｎｍ以上である。但し、１２０ｎ
ｍを超えると、抵抗が高くなるので実用上好ましくな
い。このようなトラップ層を設けることで、ハロゲン元
素を含む窒化チタン膜と層間絶縁膜との接着性が向上す
る。
法により形成されたタングステン膜、窒化タングステン
膜や、ハロゲンを構成元素として含まないガスを原料ガ
スとして用いたＣＶＤ法により形成されたタングステン
膜や窒化タングステン膜等が挙げられる。これらの膜
は、単層で用いる他、これらの２層以上の積層膜で用い
てもよい。スパッタ法によるタングステン膜とスパッタ
法による窒化タングステン膜の積層で用いられる場合に
は、タングステン膜がよりトラップ能力に優れているた
め、タングステン膜を窒化タングステン膜の膜厚以上と
した方が、腐食防食の効果が高い。なお、上記のトラッ
プ膜は単層でも積層でも５ｎｍ以上設けられるのが好ま
しく、望ましくは２０ｎｍ以上である。但し、１２０ｎ
ｍを超えると、抵抗が高くなるので実用上好ましくな
い。このようなトラップ層を設けることで、ハロゲン元
素を含む窒化チタン膜と層間絶縁膜との接着性が向上す
る。
【００１０】なお、このトラップ膜は、第２の導電膜の
直下に設けられていても、第２の導電膜とトラップ膜と
の間にさらに１層以上の別の膜が設けられていても第２
の導電膜の腐食防止の効果は同等である。
直下に設けられていても、第２の導電膜とトラップ膜と
の間にさらに１層以上の別の膜が設けられていても第２
の導電膜の腐食防止の効果は同等である。
【００１１】窒化チタン膜のソースガスとして、塩素は
勿論のことフッ素、臭素、ヨウ素を構成元素として含む
ガスを用いた場合にも、タングステン膜等のトラップ膜
は、ハロゲンをトラップする能力に優れている。また、
ハロゲンを含むソースガスとして、具体的には例えば４
塩化チタン、４ヨウ化チタン等が挙げられるが、４塩化
チタンを用いた場合には、最もメタルに対する腐食性が
高く、特に４塩化チタンを原料ガスとして用いた場合に
トラップ膜を設ける意義がある。
勿論のことフッ素、臭素、ヨウ素を構成元素として含む
ガスを用いた場合にも、タングステン膜等のトラップ膜
は、ハロゲンをトラップする能力に優れている。また、
ハロゲンを含むソースガスとして、具体的には例えば４
塩化チタン、４ヨウ化チタン等が挙げられるが、４塩化
チタンを用いた場合には、最もメタルに対する腐食性が
高く、特に４塩化チタンを原料ガスとして用いた場合に
トラップ膜を設ける意義がある。
【００１２】また、この第２の導電膜は、腐食され得る
膜であり、アルミニウム膜やアルミニウム合金膜、銅
膜、銅合金膜等からなっている。
膜であり、アルミニウム膜やアルミニウム合金膜、銅
膜、銅合金膜等からなっている。
【００１３】なお、従来、蓄積容量部の電極には、多結
晶シリコンが主に用いられていたが、多結晶シリコンの
成膜温度は約６５０℃と、温度を高くする必要があっ
た。しかし、ハロゲンを構成元素として含むソースガス
を利用したＣＶＤ法による窒化チタン膜を用いること
で、成膜温度をより低くすることが可能となる。前記の
ＣＶＤ法による窒化チタン膜の成膜温度は、４００℃〜
６００℃である。
晶シリコンが主に用いられていたが、多結晶シリコンの
成膜温度は約６５０℃と、温度を高くする必要があっ
た。しかし、ハロゲンを構成元素として含むソースガス
を利用したＣＶＤ法による窒化チタン膜を用いること
で、成膜温度をより低くすることが可能となる。前記の
ＣＶＤ法による窒化チタン膜の成膜温度は、４００℃〜
６００℃である。
【００１４】ここで、ソースガスとして４塩化チタンを
用いた場合の窒化チタン膜中の塩素濃度と成膜温度との
関係を図６に示す。図６に示す通り、成膜温度を低くす
るほど窒化チタン膜中の塩素濃度は高くなり、特に５０
０℃以下で成膜した場合は、蓄積容量部周辺の配線層の
腐食の度合いが高くなる。従って、特に５００℃以下で
窒化チタン膜を形成した場合に、本発明のトラップ膜を
設けると、より配線層の腐食防止の効果が顕著となる。
なお、このように蓄積電極としてハロゲン含有の窒化チ
タン膜を形成する場合の他、アルミニウム配線層を形成
した後、窒化チタン膜を形成する場合も５００℃以下で
行うことが好ましく、低温で形成することにより窒化チ
タン膜中のハロゲンの含有率が高くなる。
用いた場合の窒化チタン膜中の塩素濃度と成膜温度との
関係を図６に示す。図６に示す通り、成膜温度を低くす
るほど窒化チタン膜中の塩素濃度は高くなり、特に５０
０℃以下で成膜した場合は、蓄積容量部周辺の配線層の
腐食の度合いが高くなる。従って、特に５００℃以下で
窒化チタン膜を形成した場合に、本発明のトラップ膜を
設けると、より配線層の腐食防止の効果が顕著となる。
なお、このように蓄積電極としてハロゲン含有の窒化チ
タン膜を形成する場合の他、アルミニウム配線層を形成
した後、窒化チタン膜を形成する場合も５００℃以下で
行うことが好ましく、低温で形成することにより窒化チ
タン膜中のハロゲンの含有率が高くなる。
【００１５】
【発明の実施の形態】（実施例１）ＤＲＡＭの蓄積容量
部の断面図を図１に示す。本図面では、蓄積容量部のみ
を図示し、トランジスタ部等は省略してある。キャパシ
タの一方の多結晶シリコンからなる電極１０１、タンタ
ルオキサイドからなる容量絶縁膜１０２を形成する。こ
のタンタルオキサイドは、膜厚２０ｎｍ程度で、ＣＶＤ
方により堆積し、続いて熱処理してタンタルオキサイド
膜の欠陥を修復する。こんもタンタルオキサイド膜１０
２は、情報蓄積用容量素子の容量絶縁膜材料として使用
される。なお、容量絶縁膜は、本実施例ではタンタルオ
キサイド膜を用いたが、ＢＳＴやＰＺＴのような強誘電
体膜を用いても良い。
部の断面図を図１に示す。本図面では、蓄積容量部のみ
を図示し、トランジスタ部等は省略してある。キャパシ
タの一方の多結晶シリコンからなる電極１０１、タンタ
ルオキサイドからなる容量絶縁膜１０２を形成する。こ
のタンタルオキサイドは、膜厚２０ｎｍ程度で、ＣＶＤ
方により堆積し、続いて熱処理してタンタルオキサイド
膜の欠陥を修復する。こんもタンタルオキサイド膜１０
２は、情報蓄積用容量素子の容量絶縁膜材料として使用
される。なお、容量絶縁膜は、本実施例ではタンタルオ
キサイド膜を用いたが、ＢＳＴやＰＺＴのような強誘電
体膜を用いても良い。
【００１６】その後、原料ガスとして４塩化チタンとア
ンモニアとの混合ガスソースガスとして用い、化学気相
成長法により窒化チタン膜１０３を５０ｎｍから１００
ｎｍ形成する。この窒化チタン膜は約５００℃で形成さ
れ、約４％の塩素を含んでいる。上部電極には、従来の
多結晶シリコンに比べ、窒化チタンを用いると、より低
温度で形成できる利点がある。続いて、塩素含有ＴｉＮ
膜１０３上に、塩素のトラップ膜としてスパッタ法によ
りタングステン膜１０４を約３０ｎｍ形成する。
ンモニアとの混合ガスソースガスとして用い、化学気相
成長法により窒化チタン膜１０３を５０ｎｍから１００
ｎｍ形成する。この窒化チタン膜は約５００℃で形成さ
れ、約４％の塩素を含んでいる。上部電極には、従来の
多結晶シリコンに比べ、窒化チタンを用いると、より低
温度で形成できる利点がある。続いて、塩素含有ＴｉＮ
膜１０３上に、塩素のトラップ膜としてスパッタ法によ
りタングステン膜１０４を約３０ｎｍ形成する。
【００１７】このように、窒化チタン膜１０３は多くの
塩素を含有しているにも関わらず、塩素のトラップ層と
してタングステン膜１０４を形成することにより、蓄積
容量部周辺の配線層の腐食を効果的に防止することがで
きた。
塩素を含有しているにも関わらず、塩素のトラップ層と
してタングステン膜１０４を形成することにより、蓄積
容量部周辺の配線層の腐食を効果的に防止することがで
きた。
【００１８】なお、本実施例では、窒化チタン膜上にタ
ングステン膜を形成したが、タングステン膜の代わりに
窒化タングステン膜のようなタングステンを含む膜でも
良い。また、タングステン膜をスパッタ法により形成し
たが、ハロゲンを含まないガスを用いた化学気相成長法
により形成しても良い。
ングステン膜を形成したが、タングステン膜の代わりに
窒化タングステン膜のようなタングステンを含む膜でも
良い。また、タングステン膜をスパッタ法により形成し
たが、ハロゲンを含まないガスを用いた化学気相成長法
により形成しても良い。
【００１９】（実施例２）本実施例は、実施例１のスパ
ッタタングステン膜１０４上に、さらにスパッタ法によ
り窒化タングステン膜１０５を形成した例を図２を用い
て説明する。タンタルオキサイドからなる容量絶縁膜を
形成する工程までは、実施例１と同様である。その後、
上部電極として、原料ガスとして４塩化チタンとアンモ
ニアとの混合ガスソースガスとして用い、化学気相成長
法により窒化チタン膜１０３を５０ｎｍから１００ｎｍ
形成する。この窒化チタン膜は約４５０℃で形成され、
約５％の塩素を含んでいる。
ッタタングステン膜１０４上に、さらにスパッタ法によ
り窒化タングステン膜１０５を形成した例を図２を用い
て説明する。タンタルオキサイドからなる容量絶縁膜を
形成する工程までは、実施例１と同様である。その後、
上部電極として、原料ガスとして４塩化チタンとアンモ
ニアとの混合ガスソースガスとして用い、化学気相成長
法により窒化チタン膜１０３を５０ｎｍから１００ｎｍ
形成する。この窒化チタン膜は約４５０℃で形成され、
約５％の塩素を含んでいる。
【００２０】続いて、スパッタ法によるタングステン膜
１０４を４０ｎｍ形成し、その後窒素ガスを流した反応
性スパッタにより窒化タングステン膜１０５を６０ｎｍ
形成する。
１０４を４０ｎｍ形成し、その後窒素ガスを流した反応
性スパッタにより窒化タングステン膜１０５を６０ｎｍ
形成する。
【００２１】このように塩素のトラップ層として、スパ
ッタ法によるタングステン膜１０４とスパッタ法による
窒化タングステン膜１０５との積層膜とすることで、塩
素をほぼ完全にトラップすることができ、更に情報蓄積
用容量素子周辺の配線層の腐食防止することが可能とな
る。
ッタ法によるタングステン膜１０４とスパッタ法による
窒化タングステン膜１０５との積層膜とすることで、塩
素をほぼ完全にトラップすることができ、更に情報蓄積
用容量素子周辺の配線層の腐食防止することが可能とな
る。
【００２２】また、本実施例では、スパッタ法によるタ
ングステン膜１０４は４０ｎｍ、窒化タングステン膜１
０５は６０ｎｍ形成したが、タングステン膜１０４は３
０から５０ｎｍ、窒化タングステン膜１０５は５０から
１００ｎｍ形成しても良い。
ングステン膜１０４は４０ｎｍ、窒化タングステン膜１
０５は６０ｎｍ形成したが、タングステン膜１０４は３
０から５０ｎｍ、窒化タングステン膜１０５は５０から
１００ｎｍ形成しても良い。
【００２３】また、本実施例では、タングステン膜１０
４、窒化タングステン膜１０５を積層して形成したが、
トラップ層を積層膜として用いる場合は、窒化タングス
テン膜（上層）／タングステン膜（下層）の積層膜の様
な主要な構成元素を共通とする膜を用いると、成膜やエ
ッチング等のパターン形成が容易に行える。
４、窒化タングステン膜１０５を積層して形成したが、
トラップ層を積層膜として用いる場合は、窒化タングス
テン膜（上層）／タングステン膜（下層）の積層膜の様
な主要な構成元素を共通とする膜を用いると、成膜やエ
ッチング等のパターン形成が容易に行える。
【００２４】（実施例３）本実施例は、蓄積容量部の一
方の電極としてハロゲン元素含有の窒化チタン膜を用
い、その上部と側部をトラップ膜で覆った例を、図３を
用いて説明する。
方の電極としてハロゲン元素含有の窒化チタン膜を用
い、その上部と側部をトラップ膜で覆った例を、図３を
用いて説明する。
【００２５】実施例２と同様に、多結晶シリコン膜１０
１、タンタルオキサイド膜１０２、ハロゲン元素含有の
窒化チタン膜１０３を蓄積容量部として形成する。その
後、窒化チタン膜１０３の上部から側部にかけて、ハロ
ゲンのトラップ層１０６を、選択ＣＶＤ法を用いて形成
した。このように選択ＣＶＤ法を用いることにより、ハ
ロゲン元素含有窒化チタン膜１０３の上部のみならず、
側部にもトラップ膜１０６が形成される。
１、タンタルオキサイド膜１０２、ハロゲン元素含有の
窒化チタン膜１０３を蓄積容量部として形成する。その
後、窒化チタン膜１０３の上部から側部にかけて、ハロ
ゲンのトラップ層１０６を、選択ＣＶＤ法を用いて形成
した。このように選択ＣＶＤ法を用いることにより、ハ
ロゲン元素含有窒化チタン膜１０３の上部のみならず、
側部にもトラップ膜１０６が形成される。
【００２６】なお、上記の選択ＣＶＤ法による他、以下
に示す方法によって、窒化チタン膜（上部電極１０３）
を覆うトラップ膜１０６を設けてもよい。まず、図４に
示す様にテトラキシジメチルアミノジタングステンを原
料ガスとしたＣＶＤ法により、トラップ層のＷＮ膜１０
６ａを形成する。続いて図５に示すように、上部電極の
窒化チタン膜１０３の上面上及び側面上にレジスト膜１
１１を形成し、このレジストをマスクとしてトラップ膜
のＷＮ膜１０６ａを形成する。
に示す方法によって、窒化チタン膜（上部電極１０３）
を覆うトラップ膜１０６を設けてもよい。まず、図４に
示す様にテトラキシジメチルアミノジタングステンを原
料ガスとしたＣＶＤ法により、トラップ層のＷＮ膜１０
６ａを形成する。続いて図５に示すように、上部電極の
窒化チタン膜１０３の上面上及び側面上にレジスト膜１
１１を形成し、このレジストをマスクとしてトラップ膜
のＷＮ膜１０６ａを形成する。
【００２７】このように、上部だけでなく側部にもトラ
ップ膜を形成することで、窒化チタン膜側部からのハロ
ゲンの拡散を防止することができ、キャパシタ周囲の配
線層の腐食防止効果をより高めることができる。
ップ膜を形成することで、窒化チタン膜側部からのハロ
ゲンの拡散を防止することができ、キャパシタ周囲の配
線層の腐食防止効果をより高めることができる。
【００２８】また、トラップ層１０６として、スパッタ
法によるタングステン膜または窒化タングステン膜、チ
タン膜または窒化チタン膜、タンタルまたは窒化タンタ
ル膜、ハロゲンを構成元素として含まない原料ガスを用
いたＣＶＤ法によるタングステン膜または窒化タングス
テン膜、チタン膜または窒化チタン膜、タンタルまたは
窒化タンタル膜のいずれか、またはこれらの積層膜を用
いても良い。
法によるタングステン膜または窒化タングステン膜、チ
タン膜または窒化チタン膜、タンタルまたは窒化タンタ
ル膜、ハロゲンを構成元素として含まない原料ガスを用
いたＣＶＤ法によるタングステン膜または窒化タングス
テン膜、チタン膜または窒化チタン膜、タンタルまたは
窒化タンタル膜のいずれか、またはこれらの積層膜を用
いても良い。
【００２９】さらに、上記実施例では、酸化タンタルを
容量絶縁膜として用いたが、これ以外にも、例えばＢａ
ＳｒＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＰＺＴ、Ｂ
（ホウ素）あるいはＦ（フッ素）をドープしたＺｎＯな
どを適用することができ、また、ＤＲＡＭの他、不揮発
性メモリなどに適用することもできる。
容量絶縁膜として用いたが、これ以外にも、例えばＢａ
ＳｒＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＰＺＴ、Ｂ
（ホウ素）あるいはＦ（フッ素）をドープしたＺｎＯな
どを適用することができ、また、ＤＲＡＭの他、不揮発
性メモリなどに適用することもできる。
【００３０】
【発明の効果】本発明によれば、容量絶縁膜の上部電極
にＣＶＤ−ＴｉＮ膜を含む容量素子の上層にＡｌ配線を
形成する場合の、Ａｌ配線の腐食を防止することが可能
となるので、容量絶縁膜の耐圧を劣化することなくか
つ、Ａｌ配線の信頼性、製造歩留まりを向上させるこが
できる。
にＣＶＤ−ＴｉＮ膜を含む容量素子の上層にＡｌ配線を
形成する場合の、Ａｌ配線の腐食を防止することが可能
となるので、容量絶縁膜の耐圧を劣化することなくか
つ、Ａｌ配線の信頼性、製造歩留まりを向上させるこが
できる。
【図１】本発明のＤＲＡＭの蓄積容量部の断面を示す図
である。
である。
【図２】本発明のＤＲＡＭの蓄積容量部の断面を示す図
である。
である。
【図３】本発明のＤＲＡＭの蓄積容量部の断面を示す図
である。
である。
【図４】本発明のＤＲＡＭの蓄積容量部の断面を示す図
である。
である。
【図５】本発明のＤＲＡＭの蓄積容量部の断面を示す図
である。
である。
【図６】ＣＶＤ法による窒化チタン膜の成膜温度と窒化
チタン膜中の塩素濃度との関係を示す図である。
チタン膜中の塩素濃度との関係を示す図である。
４９ プラグ ５１ 窒化シリコン膜 ５３ 酸化シリコン膜 ５７ ＳＯＧ膜 １０１ 多結晶シリコン膜 １０２ 酸化タンタル膜 １０３ ＣＶＤ−ＴｉＮ膜 １０４ Ｗ膜 １０５ ＷＮ膜 １０６ トラップ層 １０６ａ ＷＮ膜 １１１ レジスト膜。
フロントページの続き (72)発明者 中村 吉孝 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB18 BB30 DD43 5F038 AC02 AC14 AC15 AV06 BH07 5F083 AD24 JA06 JA14 JA15 JA39 JA40 PR21
Claims (10)
- 【請求項１】ＭＩＳＦＥＴが形成された基体と、前記基
体上に形成された、第１の電極、容量絶縁膜、ハロゲン
元素を含む窒化チタン膜を含む第２の電極からなる蓄積
容量部と、前記窒化チタン膜上に形成された、タングス
テン膜またはタングステンを含む膜とを有することを特
徴とする半導体集積回路装置。 - 【請求項２】前記タングステン膜またはタングステンを
含む膜は、前記窒化チタン膜を覆って形成されているこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】前記タングステンを含む膜は窒化タングス
テン膜であることを特徴とする請求項１または２記載の
半導体集積回路装置。 - 【請求項４】トランジスタが形成された基体上に、第１
の電極を形成する工程と、 前記第１の電極に容量絶縁膜を形成する工程と、 前記容量絶縁膜に、第２の電極として、ハロゲン元素を
含む原料ガスを用いて、化学気相成長法により窒化チタ
ン膜を形成し、蓄積容量部を形成する工程と、 前記窒化チタン膜に、タングステン膜またはタングステ
ンを含む第３の膜を形成する工程と、 前記第３の膜上に絶縁膜を形成する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項５】前記第３の膜を形成する工程は、選択ＣＶ
Ｄ法により形成する工程であることを特徴とする請求項
４記載の半導体集積回路装置の製造方法。 - 【請求項６】前記第３の膜を形成する工程は、前記蓄積
容量部を覆って前記第３の膜を形成し、前記蓄積容量部
の上面及び側面上の第３の膜上に第４の膜を形成し、前
記第４の膜をマスクとして前記蓄積容量部の上面及び側
面上の第３の膜を残すように前記第３の膜をエッチング
除去する工程を含むことを特徴とする請求項４記載の半
導体集積回路装置の製造方法。 - 【請求項７】前記第３の膜を形成する工程は、スパッタ
法により形成する工程であることを特徴とする請求項４
記載の半導体集積回路装置の製造方法。 - 【請求項８】前記第３の膜を形成する工程は、ハロゲン
を構成元素として含まない原料ガスを用いた化学気相成
長法により、形成する工程であることを特徴とする請求
項４記載の半導体集積回路装置の製造方法。 - 【請求項９】前記第３の膜を形成する工程は、スパッタ
リング法によりタングステン膜を形成する工程と、前記
タングステン膜上に、スパッタリング法により窒化タン
グステン膜を形成する工程とを有することを特徴とする
請求項４記載の半導体集積回路装置の製造方法。 - 【請求項１０】前記窒化チタン膜は、５００℃以下で形
成されることを特徴とする請求項４記載の半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348185A JP2000174230A (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348185A JP2000174230A (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174230A true JP2000174230A (ja) | 2000-06-23 |
Family
ID=18395322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10348185A Pending JP2000174230A (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11658110B2 (en) | 2020-02-25 | 2023-05-23 | Kioxia Corporation | Semiconductor device and method for manufacturing the semiconductor device |
-
1998
- 1998-12-08 JP JP10348185A patent/JP2000174230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11658110B2 (en) | 2020-02-25 | 2023-05-23 | Kioxia Corporation | Semiconductor device and method for manufacturing the semiconductor device |
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