JP2000172627A - 割込み制御回路 - Google Patents
割込み制御回路Info
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Abstract
(57)【要約】
【課題】コンピュータ装置におけるＰＣＩデバイスの割
り込み信号を任意に繋ぎかえる割込み制御回路を提供す
る。 【解決手段】デバイスナンバーレジスタ６０１の値によ
り、ＩＤＳＥＬ切り替え制御部１００のセレクタ部６１
２にてＩＤＳＥＬ信号６１４としてアドレス・データ信
号６１３の選択を行い、同時に割り込みルーティング制
御部２００のスイッチング回路６２２にて割り込み信号
の繋ぎかえを行う。
り込み信号を任意に繋ぎかえる割込み制御回路を提供す
る。 【解決手段】デバイスナンバーレジスタ６０１の値によ
り、ＩＤＳＥＬ切り替え制御部１００のセレクタ部６１
２にてＩＤＳＥＬ信号６１４としてアドレス・データ信
号６１３の選択を行い、同時に割り込みルーティング制
御部２００のスイッチング回路６２２にて割り込み信号
の繋ぎかえを行う。
Description
【０００１】
【発明の属する技術分野】本発明は割込み制御回路、特
にＰＣＩ（Ｐｅｒｐｈｅｒｏｌ Ｃｏｍｐｏｎｅｎｔ
Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスを持ち、そのＰＣＩバ
スに多数のデバイスを接続するコンピュータ装置の割込
み制御回路に関する。
にＰＣＩ（Ｐｅｒｐｈｅｒｏｌ Ｃｏｍｐｏｎｅｎｔ
Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスを持ち、そのＰＣＩバ
スに多数のデバイスを接続するコンピュータ装置の割込
み制御回路に関する。
【０００２】
【従来の技術】ＣＰＵ（中央演算処理装置）に依存しな
いＰＣＩバスをシステムバスとして使用するコンピュー
タ装置が提案されている。斯るコンピュータ装置の一例
は、例えば特開平９―７３４２９号公報の「コンピュー
タシステム及びバス間制御回路」に開示されている。
いＰＣＩバスをシステムバスとして使用するコンピュー
タ装置が提案されている。斯るコンピュータ装置の一例
は、例えば特開平９―７３４２９号公報の「コンピュー
タシステム及びバス間制御回路」に開示されている。
【０００３】斯るコンピュータ装置又はシステムでは、
ＰＣＩバスに接続されるＰＣＩデバイスのコンフィギュ
レーション（ＣＦＮ）レジスタにアクセスする際のデバ
イス選択信号ＩＤＳＥＬは、装置仕様によりアドレスデ
ータ信号ＡＤ＿Ｘ（Ｘ：１１〜３１）が割当てられてい
る。実装済みの各ＰＣＩデバイス又は各ＰＣＩカードコ
ネクタに接続されたＰＣＩデバイスのＣＦＮレジスタに
アクセスする際、ソフトウェアはデバイスナンバーを使
用する。
ＰＣＩバスに接続されるＰＣＩデバイスのコンフィギュ
レーション（ＣＦＮ）レジスタにアクセスする際のデバ
イス選択信号ＩＤＳＥＬは、装置仕様によりアドレスデ
ータ信号ＡＤ＿Ｘ（Ｘ：１１〜３１）が割当てられてい
る。実装済みの各ＰＣＩデバイス又は各ＰＣＩカードコ
ネクタに接続されたＰＣＩデバイスのＣＦＮレジスタに
アクセスする際、ソフトウェアはデバイスナンバーを使
用する。
【０００４】デバイスナンバーとＩＤＳＥＬは１対１対
応しており、ソフトウェアのアクセスは確実に目的とす
るＰＣＩデバイスに届く。各ＰＣＩデバイス又は各ＰＣ
Ｉカードコネクタのデバイスナンバーは、装置仕様によ
り既に決定している。また、各ＰＣＩデバイス又は各Ｐ
ＣＩカードコネクタの割込み信号線の接続方法は、ＰＣ
Ｉ ｌｏｃａｌ ｂｕｓ ｓｐｅｃｉｆｉｃａｔｉｏｎ
２．１の２．２．６項Ｉｎｔｅｒｒｕｐｔ Ｐｉｎｓ
（Ｏｐｔｉｏｎａｌ）の割込みルーティングの式を適用
し、デバイスナンバーから既に決定している。接続され
ているＰＣＩデバイスや用意されているＰＣＩカードコ
ネクタの数が多くなれば、１本の割込み信号線に複数の
ＰＣＩデバイスが接続されるような装置仕様となる。
応しており、ソフトウェアのアクセスは確実に目的とす
るＰＣＩデバイスに届く。各ＰＣＩデバイス又は各ＰＣ
Ｉカードコネクタのデバイスナンバーは、装置仕様によ
り既に決定している。また、各ＰＣＩデバイス又は各Ｐ
ＣＩカードコネクタの割込み信号線の接続方法は、ＰＣ
Ｉ ｌｏｃａｌ ｂｕｓ ｓｐｅｃｉｆｉｃａｔｉｏｎ
２．１の２．２．６項Ｉｎｔｅｒｒｕｐｔ Ｐｉｎｓ
（Ｏｐｔｉｏｎａｌ）の割込みルーティングの式を適用
し、デバイスナンバーから既に決定している。接続され
ているＰＣＩデバイスや用意されているＰＣＩカードコ
ネクタの数が多くなれば、１本の割込み信号線に複数の
ＰＣＩデバイスが接続されるような装置仕様となる。
【０００５】図８に、従来のコンピュータ装置の一例を
示す。このコンピュータ装置は、ＣＰＵ７００、ホスト
−ＰＣＩブリッジ回路７１０、メモリ７１１、ホストバ
ス７０５、割込みコントローラ７２０、ＰＣＩバス７４
０、７４１、ＰＣＩ＿ＰＣＩブリッジ回路７３０、デバ
イス７５０〜７５４を有する。このコンピュータ装置で
は、デバイス７５０とデバイス７５４の夫々の割込み信
号出力ＩＮＴＡ＃が装置の割込み信号線ＩＲＱＷ７４２
に接続されている。
示す。このコンピュータ装置は、ＣＰＵ７００、ホスト
−ＰＣＩブリッジ回路７１０、メモリ７１１、ホストバ
ス７０５、割込みコントローラ７２０、ＰＣＩバス７４
０、７４１、ＰＣＩ＿ＰＣＩブリッジ回路７３０、デバ
イス７５０〜７５４を有する。このコンピュータ装置で
は、デバイス７５０とデバイス７５４の夫々の割込み信
号出力ＩＮＴＡ＃が装置の割込み信号線ＩＲＱＷ７４２
に接続されている。
【０００６】従って、デバイス７５０とデバイス７５４
は割込みを共有することとなり、各デバイス７５０〜７
５４のソフトウェアはデバイス７５０とデバイス７５４
の両方の割込み状態を確認できるように作成されていな
ければならない。つまり、デバイス７５０とデバイス７
５４に接続されるＰＣＩデバイスのソフトウェアが割込
みをシェアリング可能（割込み信号を共有しても正しく
割込み処理が行える）である必要がある。逆に、割込み
をシェアリングできないＰＣＩデバイスは、デバイス７
５０、７５４には接続できない。
は割込みを共有することとなり、各デバイス７５０〜７
５４のソフトウェアはデバイス７５０とデバイス７５４
の両方の割込み状態を確認できるように作成されていな
ければならない。つまり、デバイス７５０とデバイス７
５４に接続されるＰＣＩデバイスのソフトウェアが割込
みをシェアリング可能（割込み信号を共有しても正しく
割込み処理が行える）である必要がある。逆に、割込み
をシェアリングできないＰＣＩデバイスは、デバイス７
５０、７５４には接続できない。
【０００７】
【発明が解決しようとする課題】上述従来の割り込み制
御回路は、以下のような問題点を包含する。第１の問題
点は、割り込みをシェアリングできないＰＣＩデバイス
をＰＣＩカードコネクタに接続したときに、割り込み信
号線を任意に接続替えられないコンピュータ装置では、
同じ割り込み信号線が用意された他のＰＣＩカードコネ
クタにＰＣＩデバイスを接続することができないという
ことである。図８の従来例によると、デバイス７５０に
シェアリングできないＰＣＩデバイスを接続した場合に
は、デバイス７５４にＰＣＩデバイスを接続できない。
御回路は、以下のような問題点を包含する。第１の問題
点は、割り込みをシェアリングできないＰＣＩデバイス
をＰＣＩカードコネクタに接続したときに、割り込み信
号線を任意に接続替えられないコンピュータ装置では、
同じ割り込み信号線が用意された他のＰＣＩカードコネ
クタにＰＣＩデバイスを接続することができないという
ことである。図８の従来例によると、デバイス７５０に
シェアリングできないＰＣＩデバイスを接続した場合に
は、デバイス７５４にＰＣＩデバイスを接続できない。
【０００８】その理由は、割り込みをシェアリングでき
ないＰＣＩデバイスのソフトウェアは割り込み要求が全
て自身の割り込み要求であると認識して動作するため、
その他のＰＣＩデバイスが割り込み要求を出しても、そ
れを割り込みをシェアリングできないＰＣＩデバイスの
割り込み要求として処理してしまい、正しい割り込み処
理が行えないからである。従って、このデバイスが接続
されている割り込み信号線を共有することができない。
ないＰＣＩデバイスのソフトウェアは割り込み要求が全
て自身の割り込み要求であると認識して動作するため、
その他のＰＣＩデバイスが割り込み要求を出しても、そ
れを割り込みをシェアリングできないＰＣＩデバイスの
割り込み要求として処理してしまい、正しい割り込み処
理が行えないからである。従って、このデバイスが接続
されている割り込み信号線を共有することができない。
【０００９】そこで、本発明の目的は、ＰＣＩデバイス
に任意の割り込み信号線が接続できる割り込み制御回路
を提供することにある。
に任意の割り込み信号線が接続できる割り込み制御回路
を提供することにある。
【００１０】本発明の他の目的は、装置内に割り込みを
シェアリングできないＰＣＩデバイスが存在する場合
に、そのＰＣＩデバイスに１つの割り込みレベルを専有
させることにある。
シェアリングできないＰＣＩデバイスが存在する場合
に、そのＰＣＩデバイスに１つの割り込みレベルを専有
させることにある。
【００１１】
【課題を解決するための手段】前述の課題を解決するた
め、本発明による割込み制御回路は、次のような特徴的
な構成を採用している。
め、本発明による割込み制御回路は、次のような特徴的
な構成を採用している。
【００１２】（１）複数のＰＣＩデバイス又はＰＣＩカ
ードコネクタのデバイスナンバーを記憶するデバイスナ
ンバーレジスタ部と、前記デバイスナンバーに対応する
デバイス選択信号を選択するデバイス切替制御部と、前
記デバイスナンバーに対応した割込みルーティングを行
う割込み信号ルーティング制御部と、を備える割込み制
御回路。
ードコネクタのデバイスナンバーを記憶するデバイスナ
ンバーレジスタ部と、前記デバイスナンバーに対応する
デバイス選択信号を選択するデバイス切替制御部と、前
記デバイスナンバーに対応した割込みルーティングを行
う割込み信号ルーティング制御部と、を備える割込み制
御回路。
【００１３】（２）前記デバイスナンバーレジスタ部
は、デバイスナンバーレジスタと比較演算器とを含む上
記（１）の割込み制御回路。
は、デバイスナンバーレジスタと比較演算器とを含む上
記（１）の割込み制御回路。
【００１４】（３）前記デバイス切替制御部は、複数の
アドレスデータ信号を入力とし、前記デバイスナンバー
レジスタ部の出力であるデバイスナンバーレジスタ情報
により選択出力する複数のセレクタを含む上記（１）又
は（２）の割込み制御回路。
アドレスデータ信号を入力とし、前記デバイスナンバー
レジスタ部の出力であるデバイスナンバーレジスタ情報
により選択出力する複数のセレクタを含む上記（１）又
は（２）の割込み制御回路。
【００１５】（４）前記割込み信号ルーティング部は、
前記デバイスからの割込み信号及び前記デバイスナンバ
ーレジスタ部からのデバイスナンバーレジスタ情報を受
け、割込み信号を出力するスイッチング回路を含む上記
（１）、（２）又は（３）の割込み制御回路。
前記デバイスからの割込み信号及び前記デバイスナンバ
ーレジスタ部からのデバイスナンバーレジスタ情報を受
け、割込み信号を出力するスイッチング回路を含む上記
（１）、（２）又は（３）の割込み制御回路。
【００１６】（５）コンピュータ装置内に使用され、前
記割込み信号出力を前記コンピュータ装置の割込みコン
トローラに入力し、該割込みコントローラからＣＰＵに
対して装置割込み信号を出力するよう構成する上記
（１）及至（４）のいずれかの割込み制御回路。
記割込み信号出力を前記コンピュータ装置の割込みコン
トローラに入力し、該割込みコントローラからＣＰＵに
対して装置割込み信号を出力するよう構成する上記
（１）及至（４）のいずれかの割込み制御回路。
【００１７】
【発明の実施の形態】以下、本発明の割込み制御回路の
好適実施形態例の構成及び動作を添付図、特に図１乃至
図７を参照して詳細に説明する。
好適実施形態例の構成及び動作を添付図、特に図１乃至
図７を参照して詳細に説明する。
【００１８】先ず、図１は、本発明の割込み制御回路を
使用するホスト−ＰＣＩブリッジ回路のブロック図を示
す。このホスト−ＰＣＩブリッジ回路３００は、デバイ
ス切替（ＦＤＳＥＬ）制御部１００を含むＰＣＩバス制
御部３５０、デバイスナンバーレジスタ部１１０、割込
み信号ルーティング制御部２００、ホストバスメモリイ
ンタフェース（Ｉ／Ｆ）制御部３１０、ＰＣＩ Ｉ／Ｆ
３２０、Ｍｅｍｏｒｙｔｏ ＰＣＩ アドレスデータ制
御部３３０、ＰＣＩ ｔｏ Ｍｅｍｏｒｙアドレスデー
タ制御部３３１、ホストバスメモリＩ／Ｆ制御部３４
０、コンフィギュレーション（ＣＦＧ）レジスタ３８０
及びＰＣＩバスアービタ（バス調停器）３９０より構成
される。
使用するホスト−ＰＣＩブリッジ回路のブロック図を示
す。このホスト−ＰＣＩブリッジ回路３００は、デバイ
ス切替（ＦＤＳＥＬ）制御部１００を含むＰＣＩバス制
御部３５０、デバイスナンバーレジスタ部１１０、割込
み信号ルーティング制御部２００、ホストバスメモリイ
ンタフェース（Ｉ／Ｆ）制御部３１０、ＰＣＩ Ｉ／Ｆ
３２０、Ｍｅｍｏｒｙｔｏ ＰＣＩ アドレスデータ制
御部３３０、ＰＣＩ ｔｏ Ｍｅｍｏｒｙアドレスデー
タ制御部３３１、ホストバスメモリＩ／Ｆ制御部３４
０、コンフィギュレーション（ＣＦＧ）レジスタ３８０
及びＰＣＩバスアービタ（バス調停器）３９０より構成
される。
【００１９】動作を説明すると、コンフィギュレーショ
ン（ＣＦＧ）レジスタ３８０はこのホスト-ＰＣＩブリ
ッジ回路３００の制御情報記憶部である。ホストからＰ
ＣＩバスへのアクセスは、ホストバス・メモリインタフ
ェース３１０で受け、アドレス及びデータは Memory to
PCI アドレス・データ制御部３３０へ送られる。バス
制御信号は、ホストバス・メモリインタフェース制御部
３４０で読みとられ、その情報をもとにＰＣＩバス制御
部３５０ではＰＣＩバス制御信号が生成され、Memory t
o PCI アドレス・データ制御部３３０のデータとともに
ＰＣＩインタフェース３２０へ送られる。
ン（ＣＦＧ）レジスタ３８０はこのホスト-ＰＣＩブリ
ッジ回路３００の制御情報記憶部である。ホストからＰ
ＣＩバスへのアクセスは、ホストバス・メモリインタフ
ェース３１０で受け、アドレス及びデータは Memory to
PCI アドレス・データ制御部３３０へ送られる。バス
制御信号は、ホストバス・メモリインタフェース制御部
３４０で読みとられ、その情報をもとにＰＣＩバス制御
部３５０ではＰＣＩバス制御信号が生成され、Memory t
o PCI アドレス・データ制御部３３０のデータとともに
ＰＣＩインタフェース３２０へ送られる。
【００２０】ＰＣＩデバイスからメモリへのアクセス
は、ＰＣＩインタフェース３２０で受け、アドレス及び
データは PCI to Memory アドレス・データ制御部３３
１へ送られる。ＰＣＩの制御信号はＰＣＩバス制御部３
５０で読みとられ、その情報からホストバス・メモリイ
ンタフェース制御部３４０にてホストバス・メモリイン
タフェース３１０用の制御信号が生成され、PCI to Mem
ory アドレス・データ制御部３３１のデータとともにホ
ストバス・メモリインタフェース３１０へ送られる。
は、ＰＣＩインタフェース３２０で受け、アドレス及び
データは PCI to Memory アドレス・データ制御部３３
１へ送られる。ＰＣＩの制御信号はＰＣＩバス制御部３
５０で読みとられ、その情報からホストバス・メモリイ
ンタフェース制御部３４０にてホストバス・メモリイン
タフェース３１０用の制御信号が生成され、PCI to Mem
ory アドレス・データ制御部３３１のデータとともにホ
ストバス・メモリインタフェース３１０へ送られる。
【００２１】ＰＣＩバスアービタ３９０は、ＰＣＩバス
側のバスマスタを搭載したＰＣＩデバイスのバスマスタ
要求を管理し、バスマスタの許可を各ＰＣＩデバイスに
与える。デバイスナンバーレジスタ部１１０は、デバイ
スナンバー情報を保持する。このデバイスナンバーレジ
スタ部１１０へのアクセスは、ホストバス・メモリイン
タフェース３１０側からのみ行える。
側のバスマスタを搭載したＰＣＩデバイスのバスマスタ
要求を管理し、バスマスタの許可を各ＰＣＩデバイスに
与える。デバイスナンバーレジスタ部１１０は、デバイ
スナンバー情報を保持する。このデバイスナンバーレジ
スタ部１１０へのアクセスは、ホストバス・メモリイン
タフェース３１０側からのみ行える。
【００２２】デバイスナンバーレジスタ部１１０のデバ
イスナンバー情報をもとに、デバイス切替（ＩＤＳＥ
Ｌ）制御部１００は、適切なアドレス・データ信号をＩ
ＤＳＥＬ３５２としてＰＣＩインタフェース３２０へ送
出する。またこのデバイスナンバー情報から、割り込み
信号ルーティング制御部２００にて割り込み信号のルー
ティングを行い、割り込み信号入力３７１を適切な割り
込み信号出力３７２に出力する。この割り込み信号出力
３７２は、コンピュータ装置の割り込みコントローラへ
送られる。
イスナンバー情報をもとに、デバイス切替（ＩＤＳＥ
Ｌ）制御部１００は、適切なアドレス・データ信号をＩ
ＤＳＥＬ３５２としてＰＣＩインタフェース３２０へ送
出する。またこのデバイスナンバー情報から、割り込み
信号ルーティング制御部２００にて割り込み信号のルー
ティングを行い、割り込み信号入力３７１を適切な割り
込み信号出力３７２に出力する。この割り込み信号出力
３７２は、コンピュータ装置の割り込みコントローラへ
送られる。
【００２３】次に、図２は、図１に示すホスト−ＰＣＩ
ブリッジ回路３００のデバイス切替制御部１００の具体
的構成例を示すブロック図である。このデバイス切替制
御部１００は、アドレスデータ信号１３０〜１４５が入
力され、デバイスナンバーレジスタ部１１０からの信号
で制御される４個のセレクタ１２０〜１２３を含んでい
る。
ブリッジ回路３００のデバイス切替制御部１００の具体
的構成例を示すブロック図である。このデバイス切替制
御部１００は、アドレスデータ信号１３０〜１４５が入
力され、デバイスナンバーレジスタ部１１０からの信号
で制御される４個のセレクタ１２０〜１２３を含んでい
る。
【００２４】セレクタ１２０〜１２３は同一構成であ
り、ＩＤＳＥＬ信号の元になる１６のアドレスデータ信
号１３０〜１４５を入力とし、デバイスナンバーレジス
タ部１１０からのデバイスナンバーレジスタ情報１１１
によりセレクタ１２０〜１２３は信号選択を独立して行
う。セレクタ１２０〜１２３では、アドレスデータ信号
１３０〜１４５のうちの１本が選択され、ＩＤＳＥＬ信
号１５０〜１５３として出力される。このＩＤＳＥＬ信
号は、各ＰＣＩデバイスのＩＤＳＥＬ端子に印加または
入力される。
り、ＩＤＳＥＬ信号の元になる１６のアドレスデータ信
号１３０〜１４５を入力とし、デバイスナンバーレジス
タ部１１０からのデバイスナンバーレジスタ情報１１１
によりセレクタ１２０〜１２３は信号選択を独立して行
う。セレクタ１２０〜１２３では、アドレスデータ信号
１３０〜１４５のうちの１本が選択され、ＩＤＳＥＬ信
号１５０〜１５３として出力される。このＩＤＳＥＬ信
号は、各ＰＣＩデバイスのＩＤＳＥＬ端子に印加または
入力される。
【００２５】また、図３は、図１におけるホスト−ＰＣ
Ｉブリッジ回路３００の割込み信号ルーティング部２０
０の具体的構成例を示すブロック図である。この割込み
信号ルーティング部２００も４個のスイッチング回路２
２０〜２２３により構成される。
Ｉブリッジ回路３００の割込み信号ルーティング部２０
０の具体的構成例を示すブロック図である。この割込み
信号ルーティング部２００も４個のスイッチング回路２
２０〜２２３により構成される。
【００２６】これらスイッチング回路２２０〜２２３は
同一構成であり、各ＰＣＩデバイスからの割り込み信号
２３０〜２４５の４本ずつを入力とし、デバイスナンバ
ーレジスタ部１１０からのデバイスナンバーレジスタ情
報２１０をもとに、スイッチング回路２２０〜２２３は
独立して動作する。スイッチング回路２２０〜２２３は
それぞれ４本の割り込み信号を出力する。各スイッチン
グ回路２２０〜２２３の出力はまとめられ、割り込み信
号ルーティング制御部２００の割り込み信号出力２５０
〜２５３となる。
同一構成であり、各ＰＣＩデバイスからの割り込み信号
２３０〜２４５の４本ずつを入力とし、デバイスナンバ
ーレジスタ部１１０からのデバイスナンバーレジスタ情
報２１０をもとに、スイッチング回路２２０〜２２３は
独立して動作する。スイッチング回路２２０〜２２３は
それぞれ４本の割り込み信号を出力する。各スイッチン
グ回路２２０〜２２３の出力はまとめられ、割り込み信
号ルーティング制御部２００の割り込み信号出力２５０
〜２５３となる。
【００２７】次に、図４を参照して、本発明の割込み制
御回路を使用するＰＣＩ−ＰＣＩブリッジ回路４００を
説明する。このＰＣＩ−ＰＣＩブリッジ回路４００は、
デバイス切替制御部１００を含むＰＣＩバス制御部４４
０、デバイスナンバーレジスタ部１１０、割込み信号ル
ーティング制御部２００と共に上位ＰＣＩ Ｉ／Ｆ４１
０、下位ＰＣＩ Ｉ／Ｆ４２０、上位ＰＣＩ ｔｏ 下
位ＰＣＩアドレスデータ制御部４３０、下位ＰＣＩ ｔ
ｏ 上位ＰＣＩアドレスデータ制御部４３１、ＣＦＧレ
ジスタ４７０及びＰＣＩバスアービタ４８０より構成さ
れる。
御回路を使用するＰＣＩ−ＰＣＩブリッジ回路４００を
説明する。このＰＣＩ−ＰＣＩブリッジ回路４００は、
デバイス切替制御部１００を含むＰＣＩバス制御部４４
０、デバイスナンバーレジスタ部１１０、割込み信号ル
ーティング制御部２００と共に上位ＰＣＩ Ｉ／Ｆ４１
０、下位ＰＣＩ Ｉ／Ｆ４２０、上位ＰＣＩ ｔｏ 下
位ＰＣＩアドレスデータ制御部４３０、下位ＰＣＩ ｔ
ｏ 上位ＰＣＩアドレスデータ制御部４３１、ＣＦＧレ
ジスタ４７０及びＰＣＩバスアービタ４８０より構成さ
れる。
【００２８】図４のＰＣＩ―ＰＣＩブリッジ回路４００
の動作を説明する。コンフィギュレーション（ＣＦＧ）
レジスタ４７０は、このＰＣＩ-ＰＣＩブリッジ回路４
００の制御情報記憶部である。上位ＰＣＩバスから下位
ＰＣＩバスへのアクセスは、上位ＰＣＩインタフェース
４１０で受け、アドレス及びデータは上位PCI to 下位P
CI アドレス・データ制御部４３０へ送られる。ＰＣＩ
バス制御部４４０では、上位ＰＣＩバスの制御信号から
下位ＰＣＩ制御信号を生成し、下位ＰＣＩ制御信号は上
位PCI to 下位PCI アドレス・データ制御部４３０のデ
ータとともに下位ＰＣＩインタフェース４２０へ送られ
る。
の動作を説明する。コンフィギュレーション（ＣＦＧ）
レジスタ４７０は、このＰＣＩ-ＰＣＩブリッジ回路４
００の制御情報記憶部である。上位ＰＣＩバスから下位
ＰＣＩバスへのアクセスは、上位ＰＣＩインタフェース
４１０で受け、アドレス及びデータは上位PCI to 下位P
CI アドレス・データ制御部４３０へ送られる。ＰＣＩ
バス制御部４４０では、上位ＰＣＩバスの制御信号から
下位ＰＣＩ制御信号を生成し、下位ＰＣＩ制御信号は上
位PCI to 下位PCI アドレス・データ制御部４３０のデ
ータとともに下位ＰＣＩインタフェース４２０へ送られ
る。
【００２９】下位ＰＣＩデバイスから上位ＰＣＩデバイ
スまたはメモリへのアクセスは、下位ＰＣＩインタフェ
ース４２０で受け、アドレス及びデータは下位PCI to
上位PCI アドレス・データ制御部４３１へ送られる。Ｐ
ＣＩバス制御部４４０では、下位ＰＣＩバスの制御信号
から上位ＰＣＩ制御信号を生成し、上位ＰＣＩ制御信号
は下位PCI to 上位PCI アドレス・データ制御部４３１
のデータとともに上位PCIインタフェース４１０へ送ら
れる。ＰＣＩバスアービタ４８０は、下位ＰＣＩバス側
のバスマスタを搭載したＰＣＩデバイスのバスマスタ要
求を管理し、バスマスタの許可をＰＣＩデバイスに与え
る。
スまたはメモリへのアクセスは、下位ＰＣＩインタフェ
ース４２０で受け、アドレス及びデータは下位PCI to
上位PCI アドレス・データ制御部４３１へ送られる。Ｐ
ＣＩバス制御部４４０では、下位ＰＣＩバスの制御信号
から上位ＰＣＩ制御信号を生成し、上位ＰＣＩ制御信号
は下位PCI to 上位PCI アドレス・データ制御部４３１
のデータとともに上位PCIインタフェース４１０へ送ら
れる。ＰＣＩバスアービタ４８０は、下位ＰＣＩバス側
のバスマスタを搭載したＰＣＩデバイスのバスマスタ要
求を管理し、バスマスタの許可をＰＣＩデバイスに与え
る。
【００３０】デバイスナンバーレジスタ部１１０は、下
位ＰＣＩバスに接続されているＰＣＩデバイスのデバイ
スナンバー情報を保持する。デバイスナンバーレジスタ
部１１０へのアクセスは、上位ＰＣＩインタフェース４
１０側からのみ行える。デバイスナンバーレジスタ部１
１０のデバイスナンバー情報をもとに、デバイス切替
（ＩＤＳＥＬ）制御部１００は、適切なアドレス・デー
タ信号をＩＤＳＥＬ４４２として下位ＰＣＩインタフェ
ース４２０へ送出する。
位ＰＣＩバスに接続されているＰＣＩデバイスのデバイ
スナンバー情報を保持する。デバイスナンバーレジスタ
部１１０へのアクセスは、上位ＰＣＩインタフェース４
１０側からのみ行える。デバイスナンバーレジスタ部１
１０のデバイスナンバー情報をもとに、デバイス切替
（ＩＤＳＥＬ）制御部１００は、適切なアドレス・デー
タ信号をＩＤＳＥＬ４４２として下位ＰＣＩインタフェ
ース４２０へ送出する。
【００３１】また、このデバイスナンバー情報から、割
り込み信号ルーティング制御部２００にて割り込み信号
のルーティングを行い、割り込み信号入力４６１を適切
な割り込み信号出力４６２に出力する。この割り込み信
号出力４６２は、上位ＰＣＩ側のブリッジ回路の割り込
み信号入力となる。
り込み信号ルーティング制御部２００にて割り込み信号
のルーティングを行い、割り込み信号入力４６１を適切
な割り込み信号出力４６２に出力する。この割り込み信
号出力４６２は、上位ＰＣＩ側のブリッジ回路の割り込
み信号入力となる。
【００３２】次に、ＰＣＩデバイスのデバイスナンバー
変更を行う場合について説明する。デバイスナンバーレ
ジスタ部１１０のＰＣＩデバイスナンバー情報が記憶さ
れているレジスタの書き替えを行う。この書き替え値が
他のデバイスナンバーレジスタレジスタの値と同じ場合
は、この値をＩＤＳＥＬ制御部１００及び割り込み信号
ルーティング部制御部２００へは伝えない。
変更を行う場合について説明する。デバイスナンバーレ
ジスタ部１１０のＰＣＩデバイスナンバー情報が記憶さ
れているレジスタの書き替えを行う。この書き替え値が
他のデバイスナンバーレジスタレジスタの値と同じ場合
は、この値をＩＤＳＥＬ制御部１００及び割り込み信号
ルーティング部制御部２００へは伝えない。
【００３３】ＩＤＳＥＬ制御部１００、割り込み信号ル
ーティング制御部２００は、このデバイスナンバーレジ
スタ部１１０のデバイスナンバーレジスタ情報１１１，
２１０が変更されると、対応したセレクタ１２０〜１２
３，スイッチング回路２２０〜２２３の設定変更を行
う。
ーティング制御部２００は、このデバイスナンバーレジ
スタ部１１０のデバイスナンバーレジスタ情報１１１，
２１０が変更されると、対応したセレクタ１２０〜１２
３，スイッチング回路２２０〜２２３の設定変更を行
う。
【００３４】図５は、本発明の割込み制御回路を使用す
るコンピュータ装置のブロック図を示す。このコンピュ
ータ装置は、ＣＰＵ５００、メモリ６００、ホスト−Ｐ
ＣＩブリッジ回路３００、割込みコントローラ５８０、
ＰＣＩ−ＰＣＩブリッジ回路４００及び複数のデバイス
５４０〜５４４を備える。ＣＰＵ５００とホスト−ＰＣ
Ｉブリッジ回路３００はホストバスで接続され、ホスト
−ＰＣＩブリッジ回路３００と、ＰＣＩ−ＰＣＩブリッ
ジ回路４００及びデバイス５４０〜５４２とはＰＣＩバ
ス５３０で接続されている。また、ＰＣＩ−ＰＣＩブリ
ッジ回路４００とデバイス５４３、５４４とは、２ｎｄ
ＰＣＩバス５３１で接続されている。
るコンピュータ装置のブロック図を示す。このコンピュ
ータ装置は、ＣＰＵ５００、メモリ６００、ホスト−Ｐ
ＣＩブリッジ回路３００、割込みコントローラ５８０、
ＰＣＩ−ＰＣＩブリッジ回路４００及び複数のデバイス
５４０〜５４４を備える。ＣＰＵ５００とホスト−ＰＣ
Ｉブリッジ回路３００はホストバスで接続され、ホスト
−ＰＣＩブリッジ回路３００と、ＰＣＩ−ＰＣＩブリッ
ジ回路４００及びデバイス５４０〜５４２とはＰＣＩバ
ス５３０で接続されている。また、ＰＣＩ−ＰＣＩブリ
ッジ回路４００とデバイス５４３、５４４とは、２ｎｄ
ＰＣＩバス５３１で接続されている。
【００３５】図１及び図４で説明した如く、ホスト−Ｐ
ＣＩブリッジ回路３００及びＰＣＩ−ＰＣＩブリッジ回
路４００には、デバイス切替（ＩＤＳＥＬ）制御部１０
０、割込みルーティング制御部２００及びデバイスナン
バーレジスタ部１１０が含まれる。ＰＣＩバス５３０に
接続される各ＰＣＩデバイス５４０〜５４２へは、ホス
ト−ＰＣＩブリッジ回路３００のＩＤＳＥＬ制御部１０
０を経由してＩＤＳＥＬ信号５５０〜５５３が入力され
る。また、各ＰＣＩデバイスの割込み信号５６０〜５６
３は、割込みルーティング制御部２００を経由して割込
みコントローラ５８０へ送られ、最終的にはＣＰＵ５０
０の割込み信号５８１となる。
ＣＩブリッジ回路３００及びＰＣＩ−ＰＣＩブリッジ回
路４００には、デバイス切替（ＩＤＳＥＬ）制御部１０
０、割込みルーティング制御部２００及びデバイスナン
バーレジスタ部１１０が含まれる。ＰＣＩバス５３０に
接続される各ＰＣＩデバイス５４０〜５４２へは、ホス
ト−ＰＣＩブリッジ回路３００のＩＤＳＥＬ制御部１０
０を経由してＩＤＳＥＬ信号５５０〜５５３が入力され
る。また、各ＰＣＩデバイスの割込み信号５６０〜５６
３は、割込みルーティング制御部２００を経由して割込
みコントローラ５８０へ送られ、最終的にはＣＰＵ５０
０の割込み信号５８１となる。
【００３６】他方、ＰＣＩ-ＰＣＩブリッジ回路４００
により２ｎｄＰＣＩバス５３１が構成され、ＰＣＩデバ
イス５４３，５４４が接続されている。各ＰＣＩデバイ
ス５４３，５４４へは、ＰＣＩ-ＰＣＩブリッジ回路４
００のＩＤＳＥＬ切り替え制御部１００を経由してＩＤ
ＳＥＬ信号５５４，５５５が接続されている。また各Ｐ
ＣＩデバイスの割り込み信号５６４，５６５は、ＰＣＩ
-ＰＣＩブリッジ回路４００の割り込みルーティング制
御部２００を経由して、ホスト-ＰＣＩブリッジ回路３
００の割り込みルーティング制御部２００に接続されて
いる。
により２ｎｄＰＣＩバス５３１が構成され、ＰＣＩデバ
イス５４３，５４４が接続されている。各ＰＣＩデバイ
ス５４３，５４４へは、ＰＣＩ-ＰＣＩブリッジ回路４
００のＩＤＳＥＬ切り替え制御部１００を経由してＩＤ
ＳＥＬ信号５５４，５５５が接続されている。また各Ｐ
ＣＩデバイスの割り込み信号５６４，５６５は、ＰＣＩ
-ＰＣＩブリッジ回路４００の割り込みルーティング制
御部２００を経由して、ホスト-ＰＣＩブリッジ回路３
００の割り込みルーティング制御部２００に接続されて
いる。
【００３７】図６は、デバイスナンバーレジスタ部１１
０、デバイス切替（ＩＤＳＥＬ）制御部１００及び割込
みルーティング制御部２００の具体的構成を説明するブ
ロック図である。
０、デバイス切替（ＩＤＳＥＬ）制御部１００及び割込
みルーティング制御部２００の具体的構成を説明するブ
ロック図である。
【００３８】デバイスナンバーレジスタ部１１０は、デ
バイスナンバーを格納する４ビットのデバイスナンバー
レジスタ６０１、他のデバイスナンバーレジスタとの値
を比較し、変更値が正常であるかどうかを示す比較演算
結果を出力する比較演算器６０２、比較演算結果により
レジスタデータの出力制御を行うバッファ６０３とから
なる。
バイスナンバーを格納する４ビットのデバイスナンバー
レジスタ６０１、他のデバイスナンバーレジスタとの値
を比較し、変更値が正常であるかどうかを示す比較演算
結果を出力する比較演算器６０２、比較演算結果により
レジスタデータの出力制御を行うバッファ６０３とから
なる。
【００３９】ＤＳＥＬ制御部１００は、レジスタデータ
をデコード（復号）する４ビットデコーダ６１１と、デ
コード結果を切り替え制御信号、デバイスナンバーレジ
スタ部６００の比較演算結果６０４をアウトプットイネ
ーブル信号として入力し、選択されたアドレス・データ
信号をＩＤＳＥＬ信号として出力するセレクタ部６１２
とからなる。
をデコード（復号）する４ビットデコーダ６１１と、デ
コード結果を切り替え制御信号、デバイスナンバーレジ
スタ部６００の比較演算結果６０４をアウトプットイネ
ーブル信号として入力し、選択されたアドレス・データ
信号をＩＤＳＥＬ信号として出力するセレクタ部６１２
とからなる。
【００４０】割り込みルーティング制御部２００は、レ
ジスタデータの下位２ビットをデコードするデコーダ６
２１と、デコード結果を切り替え制御信号、デバイスナ
ンバーレジスタ部１１０の比較演算結果６０４をアウト
プットイネーブル信号として入力し、ＰＣＩデバイスか
らの４本の割り込み信号をルーティングして出力するス
イッチング回路６２２とからなる。
ジスタデータの下位２ビットをデコードするデコーダ６
２１と、デコード結果を切り替え制御信号、デバイスナ
ンバーレジスタ部１１０の比較演算結果６０４をアウト
プットイネーブル信号として入力し、ＰＣＩデバイスか
らの４本の割り込み信号をルーティングして出力するス
イッチング回路６２２とからなる。
【００４１】図５のコンピュータ装置では、図６に示す
回路が ホスト-ＰＣＩブリッジ回路３００に４つ、Ｐ
ＣＩ-ＰＣＩブリッジ回路４００に２つ内蔵することで
実現する。なお、ホスト-ＰＣＩブリッジ回路３００で
は、回路自身のデバイスナンバーを保持するレジスタが
１つ内蔵されている。
回路が ホスト-ＰＣＩブリッジ回路３００に４つ、Ｐ
ＣＩ-ＰＣＩブリッジ回路４００に２つ内蔵することで
実現する。なお、ホスト-ＰＣＩブリッジ回路３００で
は、回路自身のデバイスナンバーを保持するレジスタが
１つ内蔵されている。
【００４２】図６の動作を説明する。デバイスナンバー
レジスタ６０１の書き替えが発生すると、そのレジスタ
値が比較演算器６０２に送られ、全てのデバイスナンバ
ーレジスタ値が異なる場合には、出力バッファ６０３の
出力がイネーブルとなる。レジスタ値に同じ値がある場
合は、バッファ６０３の出力を無効とすると同時に、Ｉ
ＤＳＥＬ制御部１００のセレクタ部６１２の出力と、割
り込みルーティング制御部２００のスイッチング回路６
２２の出力も無効にする。
レジスタ６０１の書き替えが発生すると、そのレジスタ
値が比較演算器６０２に送られ、全てのデバイスナンバ
ーレジスタ値が異なる場合には、出力バッファ６０３の
出力がイネーブルとなる。レジスタ値に同じ値がある場
合は、バッファ６０３の出力を無効とすると同時に、Ｉ
ＤＳＥＬ制御部１００のセレクタ部６１２の出力と、割
り込みルーティング制御部２００のスイッチング回路６
２２の出力も無効にする。
【００４３】レジスタ値が有効な場合は、ＩＤＳＥＬ切
り替え制御部１００の４ビットデコーダ６１１及び割り
込みルーティング制御部２００の下位２ビットデコーダ
６２１へと送られ、それぞれデコードされる。ＩＤＳＥ
Ｌ切り替え制御部１００は、４ビットデコーダの値から
どのアドレスデータ信号６１３をＩＤＳＥＬ信号６１４
として出力するかを切り替える。出力無効の場合、出力
段は論理「０」に固定される。
り替え制御部１００の４ビットデコーダ６１１及び割り
込みルーティング制御部２００の下位２ビットデコーダ
６２１へと送られ、それぞれデコードされる。ＩＤＳＥ
Ｌ切り替え制御部１００は、４ビットデコーダの値から
どのアドレスデータ信号６１３をＩＤＳＥＬ信号６１４
として出力するかを切り替える。出力無効の場合、出力
段は論理「０」に固定される。
【００４４】割り込みルーティング制御部２００は、下
位２ビットデコーダ６２１の結果から、スイッチング回
路６２２のルーティングを行う。ルーティングの法則
は、PCI Local Bus Specification 2.1の2.2.6項 Inter
rupt Pins(Optional) に記載されている Interrupt Rou
ting による。出力無効の場合、出力段はハイインピー
ダンス（Ｈｉｇｈ−Ｚ）となる。
位２ビットデコーダ６２１の結果から、スイッチング回
路６２２のルーティングを行う。ルーティングの法則
は、PCI Local Bus Specification 2.1の2.2.6項 Inter
rupt Pins(Optional) に記載されている Interrupt Rou
ting による。出力無効の場合、出力段はハイインピー
ダンス（Ｈｉｇｈ−Ｚ）となる。
【００４５】図５のコンピュータ装置について、例をあ
げ説明する。図７はこのコンピュータ装置のデバイスナ
ンバーとアドレス信号線の対応表の一例である。今、デ
バイス５４０のデバイスナンバーを１から２へ変更する
ものとして記述する。
げ説明する。図７はこのコンピュータ装置のデバイスナ
ンバーとアドレス信号線の対応表の一例である。今、デ
バイス５４０のデバイスナンバーを１から２へ変更する
ものとして記述する。
【００４６】ホスト-ＰＣＩブリッジ回路３００のＩＤ
ＳＥＬ制御部１００はＩＤＳＥＬ５５１としてＡＤ＿１
７が、割り込みルーティング制御部２００はINTA#→IRQ
X５７１なる接続がそれぞれ選択されている。ここでＣ
ＰＵ５００が、ホスト-ＰＣＩブリッジ回路３００のデ
バイスナンバーレジスタ部１１０へアクセスし、該当す
るレジスタを書き替えるものとする。既にこのデバイス
ナンバー値が使用されている場合は、デバイス５４０へ
のＩＤＳＥＬ５５１及び割り込み信号５６１を無効にす
る。書き換え値が正常である場合は、ホスト-ＰＣＩブ
リッジ回路３００のＩＤＳＥＬ切り替え制御部１００に
てＡＤ＿１７がＩＤＳＥＬ５５１に接続され、割り込み
信号はINTA#→IRQY５７２に代えられる。
ＳＥＬ制御部１００はＩＤＳＥＬ５５１としてＡＤ＿１
７が、割り込みルーティング制御部２００はINTA#→IRQ
X５７１なる接続がそれぞれ選択されている。ここでＣ
ＰＵ５００が、ホスト-ＰＣＩブリッジ回路３００のデ
バイスナンバーレジスタ部１１０へアクセスし、該当す
るレジスタを書き替えるものとする。既にこのデバイス
ナンバー値が使用されている場合は、デバイス５４０へ
のＩＤＳＥＬ５５１及び割り込み信号５６１を無効にす
る。書き換え値が正常である場合は、ホスト-ＰＣＩブ
リッジ回路３００のＩＤＳＥＬ切り替え制御部１００に
てＡＤ＿１７がＩＤＳＥＬ５５１に接続され、割り込み
信号はINTA#→IRQY５７２に代えられる。
【００４７】２ｎｄＰＣＩバス５３１に接続されるデバ
イスにおいても同様に、ＰＣＩ-ＰＣＩブリッジ回路４
００のデバイスナンバーレジスタ部１１０のレジスタ値
を書き替えることで、ＩＤＳＥＬ切り替え及び割り込み
ルーティングが可能である。
イスにおいても同様に、ＰＣＩ-ＰＣＩブリッジ回路４
００のデバイスナンバーレジスタ部１１０のレジスタ値
を書き替えることで、ＩＤＳＥＬ切り替え及び割り込み
ルーティングが可能である。
【００４８】以上、本発明の割込み制御回路の好適実施
形態例及びそれを使用する装置乃至回路を詳述した。し
かし、本発明は、斯る特定例のみに限定されるべきでは
なく、本発明の要旨を逸脱することなく、種々の変形変
更が可能であることが当業者には理解できよう。
形態例及びそれを使用する装置乃至回路を詳述した。し
かし、本発明は、斯る特定例のみに限定されるべきでは
なく、本発明の要旨を逸脱することなく、種々の変形変
更が可能であることが当業者には理解できよう。
【００４９】
【発明の効果】上述の説明から理解される如く、本発明
の割込み制御回路によると、デバイス切替制御部、デバ
イスナンバーレジスタ部及び割込みルーティング制御部
を使用することにより、ＰＣＩデバイスのデバイスナン
バーを任意に変更することができるので、ソフトウェア
によりＰＣＩデバイスの割込みを自由に変更することが
可能になるという実用上の顕著な効果を有する。
の割込み制御回路によると、デバイス切替制御部、デバ
イスナンバーレジスタ部及び割込みルーティング制御部
を使用することにより、ＰＣＩデバイスのデバイスナン
バーを任意に変更することができるので、ソフトウェア
によりＰＣＩデバイスの割込みを自由に変更することが
可能になるという実用上の顕著な効果を有する。
【図１】本発明による割込み制御回路を使用するホスト
−ＰＣＩブリッジ回路の構成を示すブロック図である。
−ＰＣＩブリッジ回路の構成を示すブロック図である。
【図２】本発明によるの割込み制御回路を構成するデバ
イス切替制御部の構成を示すブロック図である。
イス切替制御部の構成を示すブロック図である。
【図３】本発明による割込み制御回路を構成する割込み
信号ルーティング回路の構成を示すブロック図である。
信号ルーティング回路の構成を示すブロック図である。
【図４】本発明による割込み制御回路を使用するＰＣＩ
−ＰＣＩブリッジ回路のブロック図である。
−ＰＣＩブリッジ回路のブロック図である。
【図５】図１及び図４におけるブリッジ回路を使用する
コンピュータ装置のブロック図である。
コンピュータ装置のブロック図である。
【図６】本発明による割込み制御回路を構成するデバイ
ス切替制御部、デバイスナンバーレジスタ部及び割込み
ルーティング制御部の具体的構成図である。
ス切替制御部、デバイスナンバーレジスタ部及び割込み
ルーティング制御部の具体的構成図である。
【図７】図５におけるコンピュータ装置の動作説明用表
図である。
図である。
【図８】従来のコンピュータ装置の構成を示すブロック
図である。
図である。
１００ デバイス切替制御部 １１０ デバイスナンバーレジスタ部 ２００ 割込み信号ルーティング制御部 １２０〜１２３ セレクタ ２２０〜２２３ スイッチング回路 ６０１ デバイスナンバーレジスタ ６０２ 比較演算器
Claims (5)
- 【請求項１】複数のＰＣＩデバイス又はＰＣＩカードコ
ネクタのデバイスナンバーを記憶するデバイスナンバー
レジスタ部と、 前記デバイスナンバーに対応するデバイス選択信号を選
択するデバイス切替制御部と、 前記デバイスナンバーに対応した割込みルーティングを
行う割込み信号ルーティング制御部と、 を備えることを特徴とする割込み制御回路。 - 【請求項２】前記デバイスナンバーレジスタ部は、デバ
イスナンバーレジスタと比較演算器とを含むことを特徴
とする請求項１に記載の割込み制御回路。 - 【請求項３】前記デバイス切替制御部は、複数のアドレ
スデータ信号を入力とし、前記デバイスナンバーレジス
タ部の出力であるデバイスナンバーレジスタ情報により
選択出力する複数のセレクタを含むことを特徴とする請
求項１又は２に記載の割込み制御回路。 - 【請求項４】前記割込み信号ルーティング部は、前記デ
バイスからの割込み信号及び前記デバイスナンバーレジ
スタ部からのデバイスナンバーレジスタ情報を受け、割
込み信号を出力するスイッチング回路を含むことを特徴
とする請求項１、２又は３に記載の割込み制御回路。 - 【請求項５】コンピュータ装置内に使用され、前記割込
み信号出力を前記コンピュータ装置の割込みコントロー
ラに入力し、該割込みコントローラからＣＰＵに対して
装置割込み信号を出力するよう構成することを特徴とす
る請求項１及至４のいずれかに記載の割込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363821A JP2000172627A (ja) | 1998-12-07 | 1998-12-07 | 割込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363821A JP2000172627A (ja) | 1998-12-07 | 1998-12-07 | 割込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000172627A true JP2000172627A (ja) | 2000-06-23 |
Family
ID=18480281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10363821A Pending JP2000172627A (ja) | 1998-12-07 | 1998-12-07 | 割込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000172627A (ja) |
-
1998
- 1998-12-07 JP JP10363821A patent/JP2000172627A/ja active Pending
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