JP2000164791A

JP2000164791A - 半導体装置およびその製造方法

Info

Publication number: JP2000164791A
Application number: JP10336728A
Authority: JP
Inventors: Kensuke Tokida; 健祐常田; Koji Nagaoka; 講二長岡; Seiichiro Tsukui; 誠一郎津久井
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1998-11-27
Filing date: 1998-11-27
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】１チップに占めるアウターリードの割合を低
減し、実装基板への高密度実装を実現する。【解決手段】テープ状の基板１に、０．１〜０．２ｍ
ｍの微小な隙間を設けて４個のＫＧＤな半導体チップ２
を配置する。基板１の一面には配線３が形成され、両端
にはガルウイング状に切断加工されたアウターリード３
ａが形成されている。半導体チップ２の表面にはボンデ
ィングパッド４とバンプ５が形成され、バンプ５には配
線３のインナーリード３ｂが電気的に接続される。半導
体チップ２の各端子のうち、チップ間で共通にできる端
子には共通の配線３が接続され、チップ毎に異なる入出
力を設ける必要がある端子には独立の配線３が接続され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、複数の半導体チップを１つのパッケ
ージに組み込んだ半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】たとえば、昭和５９年１１月３０日、株
式会社オーム社発行、「ＬＳＩハンドブック」、ｐ４１
０に記載されているように、ＴＣＰ（テープキャリアパ
ッケージ）といわれるパッケージ技術が知られている。
また、たとえば、１９９８年、５月２８日、日刊工業新
聞社発行、「超小型パッケージＣＳＰ／ＢＧＡ技術」、
ｐ２５〜ｐ３３に記載されているように、ＣＳＰ（チッ
プサイズパッケージ）といわれるパッケージ技術が知ら
れている。

【０００３】ＣＳＰあるいはＴＣＰの技術は高密度実装
の要求を満足すべく開発されつつある技術であり、近年
の携帯電話等の代表される電子製品の小型化あるいは高
性能化の要求を満足するべくその開発が進められてい
る。

【０００４】

【発明が解決しようとする課題】ところが、前記したＴ
ＣＰ技術あるいはＣＳＰ技術を用いたパッケージでは、
１つのパッケージに１つの半導体チップが組み込まれて
いる。すなわち、１つのチップを回路基板に実装するに
は、パッケージのアウターリードを含めた実装面積が必
要であり、１チップすなわち１パッケージについての各
アウターリードの占める面積が必要である。このような
面積の必要性は高密度実装の要求に反する。

【０００５】また、パッケージを実装するにはアウター
リードを接続する実装パッドが必要であり、実装基板
（回路基板）に実装パッドを設けるための前記したよう
な面積の増加に加えて、回路基板上の配線の引き回しが
複雑になる問題がある。このような配線の複雑化は、設
計の困難性を高めるだけでなく、配線を形成するための
面積が増加し、高密度実装の要求に反することとなる。

【０００６】また、回路ブロック等が変更される度に、
複雑な回路基板（実装基板）の配線設計をし直す必要が
ある。

【０００７】本発明の目的は、１チップに占めるアウタ
ーリードの割合を低減し、実装基板への高密度実装を実
現することにある。

【０００８】また、本発明の目的は、チップ間の配線距
離を短くして回路性能を向上することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体装置は、複数個
のチップを１つのパッケージに内蔵することにより、チ
ップ１個あたりのアウターリードの数を減少し、同一性
能を実現するチップセットに対してアウターリードの占
める面積を低減し、高密度実装を実現するものである。
また、チップ１個あたりのアウターリード数の減少は、
実装基板の配線を簡略化することも可能となり、さら
に、チップ間の配線距離を実装基板を介することなくパ
ッケージ内での接続を実現して短くすることができる。
この配線間距離の短縮によりチップ間の信号伝達時間を
短縮して回路応答等その性能を向上できる。

【００１２】なお、１つのパッケージに内蔵される複数
個のチップのうち、１つのチップが不良品で有る場合に
は、パッケージ全体が不良品になる恐れがあるが、ＫＧ
Ｄ（Known Good Die）技術を用いてチップ毎の良不良を
判定し、良品チップのみをパッケージ化することにより
製品歩留まりを向上することができる。ＫＧＤ技術は、
ウェハもしくはチップ状態でのバーンイン等の電気的特
性試験を行うプロセス技術であり、ウェハもしくはチッ
プレベルでの良否の判定が可能となる技術である。

【００１３】以下、本発明の代表的なものの概要を列記
して示す。

【００１４】（１）本発明の半導体装置は、インナーリ
ード部を有する配線が形成された絶縁基体と、接続端子
をその主面に有する半導体チップとを備え、接続端子と
配線とがインナーリード部を介して電気的に接続された
半導体装置であって、単一の絶縁基体に面して、複数の
半導体チップが配置されているものである。

【００１５】（２）本発明の半導体装置は、前記（１）
記載の半導体装置であって、絶縁基体は、テープ状の弾
性部材である。

【００１６】（３）本発明の半導体装置は、前記（１）
または（２）記載の半導体装置であって、さらに、配線
に電気的に接続されたアウターリードを有し、アウター
リードは、配線の一部を整形加工して形成され絶縁基体
の周辺から露出したリード、または、半導体チップが配
置された面とは逆の絶縁基体面に形成されたバンプであ
る。

【００１７】（４）本発明の半導体装置は、前記（１）
〜（３）記載の半導体装置であって、複数の半導体チッ
プのうち、一の半導体チップの何れかの接続端子と他の
半導体チップの何れかの接続端子とは共通配線で接続さ
れ、共通配線に接続されない他の接続端子は、各接続端
子毎に独立配線に接続されているものである。

【００１８】（５）本発明の半導体装置は、前記（４）
記載の半導体装置であって、共通配線で接続される接続
端子は、複数の半導体チップに共通の入力または出力端
子である第１の構成、複数の半導体チップに共通の電源
供給端子である第２の構成、複数の半導体チップのうち
一の半導体チップの入力端子と他の半導体チップの出力
端子とである第３の構成、の何れかの構成を有するもの
である。

【００１９】（６）本発明の半導体装置は、前記（１）
〜（５）の何れか一項に記載の半導体装置であって、複
数の半導体チップの全部または一部の裏面、または半導
体チップが配置された面とは逆の絶縁基体面に、絶縁基
体の湾曲または半導体装置の蓄熱を防止する板状部材が
配置されているものである。

【００２０】（７）本発明の半導体装置は、前記（１）
記載の半導体装置であって、半導体チップをメモリ半導
体チップで構成し、そのワード・ビット構成を、メモリ
半導体チップのビット数にそのチップ個数を乗じた数の
ビットとワードとで構成するものである。

【００２１】（８）本発明の半導体装置は、前記（１）
〜（７）の何れか一項に記載の半導体装置であって、半
導体装置を単層または積層して実装基板上に実装するも
のである。

【００２２】（９）本発明の半導体装置の製造方法は、
（ａ）弾性部材からなる絶縁基体上に配線を形成し、絶
縁基体に複数の開口を形成し、複数の開口に配線の一部
であるインナーリードを露出する工程、（ｂ）インナー
リードが形成された複数の開口のうち、一の開口のイン
ナーリードに、半導体チップの主面に形成された接続部
材をアライメントし、接続部材とインナーリードとを接
続する工程、（ｃ）前記（ｂ）の工程を、他の開口につ
いて繰り返す工程、（ｄ）複数の開口および絶縁基体と
半導体チップとの空隙を樹脂で封止する工程、を有する
ものである。

【００２３】（１０）本発明の半導体装置の製造方法
は、前記（９）記載の半導体装置の製造方法であって、
（ａ）工程において、開口の形成の際に、半導体装置の
辺となる領域に配線の一部であるアウターリードを露出
する工程を有する第１の構成、（ｄ）工程の後、半導体
チップが配置された面とは逆の絶縁基体面にボールを供
給し、ボールと配線とを接続してバンプを形成する工程
を有する第２の構成、の何れかの構成を有するものであ
る。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２５】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置を示したものであり、図１
（ａ）は全体平面図、図１（ｂ）は図１（ａ）における
ｂ−ｂ線断面図、図１（ｃ）は図１（ｂ）におけるｃ部
の拡大断面図である。

【００２６】本実施の形態の半導体装置は、テープ状の
基板１に４個の半導体チップ２が配置されている。半導
体チップ２間には微小な隙間（クリアランス）が設けら
れており、半導体チップ２を個別にパッケージし、これ
を実装基板に４個搭載する場合と比較して実装面積を小
さくすることができる。隙間は、たとえば０．１〜０．
２ｍｍである。

【００２７】基板１は１つのＴＣＰパッケージの基板を
構成するものであり、その一面には配線３が形成され、
両端にはアウターリード３ａが形成されている。基板１
はたとえばポリイミドテープであり、配線３はたとえば
銅である。また、アウターリード３ａは実装に適した形
状たとえばガルウイング状に切断加工されている。

【００２８】半導体チップ２にはＫＧＤを用いる。これ
により良品チップのみを用いて半導体装置の不良を低減
することができる。

【００２９】半導体チップ２の表面にはボンディングパ
ッド４が形成され、ボンディングパッド４上にはバンプ
５が形成されている。バンプ５はたとえば金である。バ
ンプ５には配線３のインナーリード３ｂが接続され、半
導体チップ２の接続端子であるボンディングパッド４と
配線３とが電気的に接続されている。

【００３０】本実施の形態では、半導体チップ２の各端
子（ボンディングパッド４）のうち、チップ間で共通に
できる端子には共通の配線３が接続される。たとえば電
源端子、ＤＲＡＭ等のメモリチップにおけるデータ線等
である。一方、チップ毎に異なる入出力を設ける必要が
ある端子には独立の配線３が接続されている。たとえば
メモリチップにおけるチップセレクト信号等である。こ
のように、共通配線については複数チップに対して１つ
で済むため、アウターリード３ａの数を減少できる。こ
れにより実装面積を縮小して高密度実装を実現できる。

【００３１】なお、基板１にはスリット状の開口１ａが
形成されている。この開口１ａは、インナーリード３ｂ
をバンプ５に接続する為に必要な部分と、接続には必要
ないが、テープの湾曲を緩和するために形成されている
部分とがある。また、本実施の形態では、アウターリー
ド３ａがパッケージの短辺側に形成されているが、長辺
側に形成されてもよい。

【００３２】本実施の形態の基板１と半導体チップ２と
は、樹脂６で封止されており、周辺部分には枠体７が配
置されている。本実施の形態の半導体装置の基板１はた
とえばポリイミドテープで形成されるため、たわみが生
じる。このたわみは用途によっては好適に利用できる
が、一般的に好ましくない。このため、枠体７により機
械的強度を保持し、たわみの発生を防止することができ
る。枠体７は、たとえばプラスチック等とする。

【００３３】また、本実施の形態では、放熱板８を取り
付けている。この放熱板８により半導体チップ２からの
発熱による半導体装置の加熱を防止する。蓄熱は高密度
実装の場合ほど顕著になるから、本実施の形態のように
高密度に半導体チップ２を配置する場合には放熱板８を
取り付ける効果が大きい。放熱板８はたとえばアルミニ
ウム板とする。

【００３４】なお、放熱板８は、熱伝導性のよい接着剤
で取り付けられる。また、本実施の形態では半導体装置
の両面に放熱板８を配置しているが、放熱板８は、半導
体装置の一方の面にのみ配置してもよい。さらに、放熱
板８が機械的強度を有する場合には、前記枠体７は特に
必要でなく、省略が可能である。

【００３５】また、本実施の形態では、半導体チップ２
を４個配置した例を示しているが、半導体チップ２は複
数であればよく、２個、３個あるいは５個以上であって
もよい。

【００３６】また、本実施の形態では、基板１としてテ
ープ状の基板を例示しているが、金属からなるフレー
ム、プラスチックからなる基板等を用いてもよい。

【００３７】このように１つのパッケージに複数個の半
導体チップ２が配置されているため、半導体チップ２の
１個あたりのアウターリード３ａの数が、半導体チップ
を個別にパッケージした場合と比較して少なくすること
ができる。このため、アウターリード３ａの占める面積
が、同一の性能を実現した場合つまり個別にパッケージ
された半導体装置を４つ実装した場合と比較して実装面
積を縮小することができる。これにより高密度実装を実
現できる。また、個別パッケージした半導体装置を４つ
実装する場合と比較して実装基板の配線数を低減し、配
線設計を簡略化し、配線面積を低減して高密度実装を有
利に行うことができる。

【００３８】次に、本実施の形態の半導体装置の製造方
法を図２〜図８を用いて工程順に説明する。図２〜図８
は、本実施の形態の半導体装置の製造方法を工程順に示
した平面図または断面図である。また、図２、図３、図
５、図６および図８において、（ａ）は図１（ａ）に相
当する平面図であり、（ｂ）は図１（ｂ）に相当する断
面図である。図４および図７は図１（ｃ）に相当する断
面図である。

【００３９】まず、基板１用のポリイミドからなるテー
プ９を用意し、配線３を形成する。配線３の形成は、テ
ープ９へのスパッタ法等による導電膜たとえば銅膜の堆
積とフォトリソグラフィを用いたエッチングにより形成
できる。次に、テープ９に開口１ａを形成する。また、
テープ９には、テープ９を送るための歯車にかみ合う孔
９ｂ等も形成する（図２）。開口１ａ、孔９ｂ等の開口
はポリイミド等樹脂の選択エッチングを用いることがで
きる。

【００４０】なお、配線３の端部には、検査用パッド３
ｃを形成できる。また、後にアウターリード３ａまたは
インナーリード３ｂとなる部分には、はんだあるいは金
バンプとの接着性を向上する接着層たとえば金膜を形成
してもよい。

【００４１】次に、表面にボンディングパッド４および
たとえば金からなるバンプ５を形成した半導体チップ２
を１個用意し、バンプ５がインナーリード３ｂと接合さ
れる平面位置にこの半導体チップ２をアライメントし、
ギャングボンディングを施してバンプ５とインナーリー
ド３ｂとを一度に接合する（図３および図４）。

【００４２】次に、別の半導体チップ２を１つ用意し、
前記工程でギャングボンディングを施した半導体チップ
２の隣りに前記工程と同様にアライメントし、ギャング
ボンディングを施す。この工程をさらに同様に２回繰り
返して、結局４個の半導体チップ２にボンディングを施
す（図５）。

【００４３】次に、半導体チップ２のボンディング領域
を含むテープ９の表面に封止用のレジンを塗布し、乾燥
または加熱により硬化して樹脂６を形成する。さらに、
接着剤等により枠体７を取り付ける（図６および図
７）。

【００４４】次に、放熱板８を半導体チップ２の裏面側
およびその反対面側に熱伝導性に優れた接着剤を用いて
張り付ける（図８）。なお、枠体７を放熱板８の取り付
けの前に取り付ける例を上記で例示したが、放熱板８の
取り付け後に枠体７を取り付けてもよい。

【００４５】次に、検査用パッド３ｃを用いて製品の電
気検査を行い、テープ９を放熱板８に沿って切断し、ま
た、アウターリード３ａを整形加工して、図１に示す半
導体装置が完成する。

【００４６】なお、本実施の形態では、半導体チップ２
の裏面側（バックグラインド側）にアウターリード３ａ
を折り曲げて整形加工し、裏面側を下方とする例を示し
たが、図９に示すように、アウターリード３ａを樹脂６
の形成側に折り曲げて整形加工し、半導体チップ２の表
面側を下方とすることも可能である。

【００４７】（実施の形態２）図１０は、本発明の半導
体装置を用いて構成されたメモリモジュールの一例を示
し、（ａ）は断面図、（ｂ）は平面図を示す。

【００４８】本実施の形態のメモリモジュールは、実施
の形態１で説明したと同様な半導体装置１１、１２をプ
リント基板１３に実装したものである。半導体装置１１
は、下段用にアウターリード３ａが短く整形加工された
半導体装置であり、半導体装置１２は、上段用にアウタ
ーリード３ａが長く整形加工された半導体装置である。

【００４９】また、本実施の形態のメモリモジュール
は、たとえば１６Ｍワード×１６ビットのメモリチップ
を４個搭載した半導体装置１１、１２を合計８個搭載す
るものであり、半導体装置１１上に、半導体装置１２が
積層されて搭載されている。半導体装置１１、１２は、
１６Ｍワード×１６ビットのメモリチップが４個で構成
されるため、６４Ｍワード×１６ビット構成のメモリ素
子となる。このようなメモリ素子が８個搭載されている
ことから、本メモリモジュールは、１２８Ｍワード×６
４ビット構成となる。

【００５０】なお、本発明は、上記例示の１２８Ｍワー
ド×６４ビット構成に限られず、種々の容量、ワードお
よびビット構成のメモリ素子を構成することが可能であ
り、複数のメモリ素子を用いて、種々のワードおよびビ
ット構成のメモリモジュールを構成できることはいうま
でもない。

【００５１】（実施の形態３）図１１は、本発明の他の
実施の形態である半導体装置を示し、図１１（ａ）は全
体平面図、図１１（ｂ）は図１１（ａ）におけるｂ−ｂ
線断面図、図１１（ｃ）は図１１（ｂ）におけるｃ部の
拡大断面図である。

【００５２】本実施の形態の半導体装置は、実施の形態
１における半導体装置と、アウターリード３ａについて
相違し、他の部材はほぼ実施の形態１と同様である。従
って、その相違する部分についてのみ以下に説明し、同
様の部分についての繰り返しての説明は省略する。

【００５３】本実施の形態の半導体装置のアウターリー
ド３ａは、基板１の配線３の側に形成された半田ボール
で構成される。アウターリード３ａ（半田ボール）は、
半導体装置の両端部に形成されているが、中央部あるい
は周辺部の何れに形成されていてもよい。すなわち、実
装に適する位置であれば何れの位置に形成されていても
よい。また、配線３のアウターリード３ａが形成される
位置には、配線３の金属面への半田付けに適した下地金
属層を設けてもよい。下地金属層としては、ニッケルお
よび半田またはニッケルおよび金の積層メッキ層とする
ことができる。さらに、アウターリード３ａの部分以外
の領域には絶縁層１４を設けて配線３を保護することが
できる。

【００５４】なお、本実施の形態の半導体装置の製造方
法は実施の形態１の製造方法とほぼ同様である。ただ
し、アウターリードの整形加工は、本実施の形態の半田
ボールの形成がそれに代わる。半田ボールは、蒸着法あ
るいはメッキ法による半田膜の堆積後にパターニングよ
って形成する方法、あるいは、転写法を用いることがで
きる。なお、半田膜の堆積前に絶縁層１４を塗布等によ
り形成し、半田ボール形成領域の絶縁層１４をあらかじ
め除去しておくことが必要である。

【００５５】本実施の形態の半導体装置によれば、アウ
ターリード３ａは半導体装置と実装基板との間に形成さ
れることとなり、実装面積はほぼ複数のチップ面積の和
に等しくなる。このため、実装面積をさらに縮小し、高
密度実装を実現できる。また、アウターリード３ａの配
置を工夫することにより、プリント基板の配線をさらに
簡素化することが可能となる。

【００５６】（実施の形態４）図１２は、本発明のさら
に他の実施の形態であるコンパクトフラッシュカードを
示した平面図である。

【００５７】本実施の形態のコンパクトフラッシュカー
ドは、カード基板１５上に本発明を適用したフラッシュ
メモリ素子１６を実装したものである。フラッシュメモ
リ素子１６は、実施の形態１とほぼ同様の構成を有する
が、フラッシュメモリである半導体チップ２が２個であ
る点で相違する。その他の構成は実施の形態１と同様で
ある。

【００５８】このようなコンパクトフラッシュカードに
よれば、半導体チップ２間の間隔が極めて狭く配置でき
ることから、フラッシュメモリ素子１６を小さく構成す
ることができ、カード基板１５への実装が容易にでき
る。あるいはカード基板１５をより小さくしてコンパク
トフラッシュカードを小型化できる。また、カード基板
１５への他の素子の実装面積が容易に確保でき、カード
基板１５の配線設計を簡略化することができる。

【００５９】これに対し、本発明を適用しない場合を比
較例として図１３に示す。この比較例の場合のフラッシ
ュメモリ素子１７は半導体チップ２毎にアウターリード
１８を有し、フラッシュメモリ素子１７間のアウターリ
ード１８の分だけ実装面積を多く必要とする。また、比
較例の場合は、実装面積に余裕が無いため、片側つまり
フラッシュメモリ素子１７間のアウターリード１８の側
をノンコネクト（ＮＣ）とし、且つ一本飛びに形成さ
せ、千鳥実装とすることで限られた面積内に実装する必
要がある。さらに、カード基板１５上の配線の引き回し
においても電気的にＮＣである前記のようなアウターリ
ードを接続する為の実装パッドが必要であり、配線が複
雑になる不具合がある。しかしながら、本発明を適用し
た本実施の形態のコンパクトフラッシュカードでは、上
記のような不具合は生じない。

【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。

【００６１】たとえば、前記実施の形態では、同一品種
のメモリチップを複数搭載した半導体装置について説明
したが、品種の異なるチップを混在させて複数搭載する
ことが可能である。たとえばワンチップマイクロコンピ
ュータとメモリチップとを混在させることが可能であ
る。この場合、メモリチップをたとえばワンチップマイ
クロコンピュータのキャッシュメモリとして使用するこ
とが可能であり、実装面積を低減できるだけでなく、マ
イコンチップとメモリチップ間の配線距離が実装基板に
個別に実装した場合と比較して短くすることができ、チ
ップ間のデータ転送時間を短縮してシステム全体の速度
を向上できる。さらに、配線間距離の短縮は、配線容量
の低減を実現し、データ転送速度を向上できる利点もあ
る。

【００６２】また、マイコンチップとＡＳＩＣ等他のロ
ジック回路との混在、さらにこれにメモリチップを加え
ることも可能である。このような品種の異なるチップを
混在させることは、各チップ毎にその回路性能に応じた
独自の製造プロセスの採用を許容し、各チップの製造コ
ストを低減してシステム全体のコストを低減することも
可能となる。すなわち、製造プロセスの相違するメモリ
素子とロジック素子とをワンチップ内つまり同一ウェハ
上に形成する必要はなく、製造コストの低減に寄与でき
る。

【００６３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６４】すなわち、１チップに占めるアウターリー
ドの割合を低減し、実装基板への高密度実装を実現する
ことができる。

【００６５】また、チップ間の配線距離を短くして回路
性能を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置を示し
たものであり、（ａ）は全体平面図、（ｂ）は（ａ）に
おけるｂ−ｂ線断面図、（ｃ）は（ｂ）におけるｃ部の
拡大断面図である。

【図２】本発明の一実施の形態である半導体装置の製造
方法を工程順に示したものであり（ａ）は平面図、
（ｂ）は断面図である。

【図３】本発明の一実施の形態である半導体装置の製造
方法を工程順に示したものであり（ａ）は平面図、
（ｂ）は断面図である。

【図４】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した一部拡大断面図である。

【図５】本発明の一実施の形態である半導体装置の製造
方法を工程順に示したものであり（ａ）は平面図、
（ｂ）は断面図である。

【図６】本発明の一実施の形態である半導体装置の製造
方法を工程順に示したものであり（ａ）は平面図、
（ｂ）は断面図である。

【図７】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した一部拡大断面図である。

【図８】本発明の一実施の形態である半導体装置の製造
方法を工程順に示したものであり（ａ）は平面図、
（ｂ）は断面図である。

【図９】本発明の一実施の形態である半導体装置の他の
例を示したものであり、（ａ）は断面図、（ｂ）は一部
拡大断面図である。

【図１０】本発明の半導体装置を用いて構成されたメモ
リモジュールの一例を示し、（ａ）は断面図、（ｂ）は
平面図を示す。

【図１１】本発明の他の実施の形態である半導体装置を
示し、（ａ）は全体平面図、（ｂ）は（ａ）におけるｂ
−ｂ線断面図、（ｃ）は（ｂ）におけるｃ部の拡大断面
図である。

【図１２】本発明のさらに他の実施の形態であるコンパ
クトフラッシュカードを示した平面図である。

【図１３】コンパクトフラッシュカードの比較例を示し
た平面図である。

【符号の説明】

１基板１ａ開口２半導体チップ３配線３ａアウターリード３ｂインナーリード３ｃ検査用パッド４ボンディングパッド５バンプ６樹脂７枠体８放熱板９テープ９ｂ孔１１半導体装置１２半導体装置１３プリント基板１４絶縁層１５カード基板１６、１７フラッシュメモリ素子１８アウターリード

───────────────────────────────────────────────────── フロントページの続き (72)発明者長岡講二埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内 (72)発明者津久井誠一郎埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内Ｆターム(参考） 5F044 MM03 MM07 MM16 MM39 MM40 NN09 NN13

Claims

【特許請求の範囲】

【請求項１】インナーリード部を有する配線が形成さ
れた絶縁基体と、接続端子をその主面に有する半導体チ
ップとを備え、前記接続端子と前記配線とが前記インナ
ーリード部を介して電気的に接続された半導体装置であ
って、単一の前記絶縁基体に面して、複数の前記半導体チップ
が配置されていることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置であって、前記絶縁基体は、テープ状の弾性部材であることを特徴
とする半導体装置。
【請求項３】請求項１または２記載の半導体装置であ
って、前記配線に電気的に接続されたアウターリードを有し、
前記アウターリードは、前記配線の一部を整形加工して
形成され前記絶縁基体の周辺から露出したリード、また
は、前記半導体チップが配置された面とは逆の前記絶縁
基体面に形成されたバンプであることを特徴とする半導
体装置。
【請求項４】請求項１、２または３記載の半導体装置
であって、前記複数の半導体チップのうち、一の半導体チップの何
れかの接続端子と他の半導体チップの何れかの接続端子
とは共通配線で接続され、前記共通配線に接続されない
他の接続端子は、各接続端子毎に独立配線に接続されて
いることを特徴とする半導体装置。
【請求項５】請求項４記載の半導体装置であって、前記共通配線で接続される接続端子は、前記複数の半導
体チップに共通の入力または出力端子である第１の構
成、前記複数の半導体チップに共通の電源供給端子であ
る第２の構成、前記複数の半導体チップのうち一の半導
体チップの入力端子と他の半導体チップの出力端子とで
ある第３の構成、の何れかの構成を有することを特徴と
する半導体装置。
【請求項６】請求項１〜５の何れか一項に記載の半導
体装置であって、前記複数の半導体チップの全部または一部の裏面、また
は前記半導体チップが配置された面とは逆の前記絶縁基
体面に、前記絶縁基体の湾曲または半導体装置の蓄熱を
防止する板状部材が配置されていることを特徴とする半
導体装置。
【請求項７】請求項１記載の半導体装置であって、前記半導体チップをメモリ半導体チップで構成し、その
ワード・ビット構成を、前記メモリ半導体チップのビッ
ト数にそのチップ個数を乗じた数のビットとワードとで
構成することを特徴とする半導体装置。
【請求項８】請求項１〜７の何れか一項に記載の半導
体装置であって、前記半導体装置を単層または積層して実装基板上に実装
することを特徴とする半導体装置。
【請求項９】（ａ）弾性部材からなる絶縁基体上に配
線を形成し、前記絶縁基体に複数の開口を形成し、前記
複数の開口に前記配線の一部であるインナーリードを露
出する工程、（ｂ）前記インナーリードが形成された複
数の開口のうち、一の開口の前記インナーリードに、半
導体チップの主面に形成された接続部材をアライメント
し、前記接続部材と前記インナーリードとを接続する工
程、（ｃ）前記（ｂ）の工程を、他の開口について繰り
返す工程、（ｄ）前記複数の開口および前記絶縁基体と
前記半導体チップとの空隙を樹脂で封止する工程、を有
することを特徴とする半導体装置の製造方法。
【請求項１０】請求項９記載の半導体装置の製造方法
であって、前記（ａ）工程において、前記開口の形成の
際に、半導体装置の辺となる領域に前記配線の一部であ
るアウターリードを露出する工程を有する第１の構成、
前記（ｄ）工程の後、前記半導体チップが配置された面
とは逆の前記絶縁基体面にボールを供給し、前記ボール
と前記配線とを接続してバンプを形成する工程を有する
第２の構成、の何れかの構成を有することを特徴とする
半導体装置の製造方法。