JP2000164604A - 半導体装置及び通信端末装置 - Google Patents
半導体装置及び通信端末装置Info
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- JP2000164604A JP2000164604A JP10332141A JP33214198A JP2000164604A JP 2000164604 A JP2000164604 A JP 2000164604A JP 10332141 A JP10332141 A JP 10332141A JP 33214198 A JP33214198 A JP 33214198A JP 2000164604 A JP2000164604 A JP 2000164604A
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Abstract
(57)【要約】
【課題】 半導体装置或いは通信端末装置が有する増幅
器の電力増幅回路に適切なバイアスを与えるために、バ
イアス発生回路のＦＥＴの特性の誤差を小さくし、ピン
チオフ電圧特性のペア性を向上させる。 【解決手段】 半導体装置或いは通信端末装置が有する
増幅器を、半導体基板に電力増幅回路とダミーＦＥＴと
比較増幅回路とを設け、このダミーＦＥＴのドレイン電
流と基準値との差分を比較増幅回路によって増幅した出
力電圧を、前記ダミーＦＥＴのゲートに直流負帰還させ
るとともに、前記電力増幅回路のＦＥＴのゲートにバイ
アス電圧として与える回路構成とし、前記ダミーＦＥＴ
のゲート電極を、並列に配置した複数本の電極を接続し
たマルチフィンガとする。
器の電力増幅回路に適切なバイアスを与えるために、バ
イアス発生回路のＦＥＴの特性の誤差を小さくし、ピン
チオフ電圧特性のペア性を向上させる。 【解決手段】 半導体装置或いは通信端末装置が有する
増幅器を、半導体基板に電力増幅回路とダミーＦＥＴと
比較増幅回路とを設け、このダミーＦＥＴのドレイン電
流と基準値との差分を比較増幅回路によって増幅した出
力電圧を、前記ダミーＦＥＴのゲートに直流負帰還させ
るとともに、前記電力増幅回路のＦＥＴのゲートにバイ
アス電圧として与える回路構成とし、前記ダミーＦＥＴ
のゲート電極を、並列に配置した複数本の電極を接続し
たマルチフィンガとする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び通
信端末装置に関し、特に、半導体装置の低電源電圧化・
高効率化に適用して有効な技術に関するものである。
信端末装置に関し、特に、半導体装置の低電源電圧化・
高効率化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】携帯電話等の移動体通信では、端末装置
の低電圧化・高効率化が常に求められている。また、Ｃ
ＤＭＡ方式の移動体通信では、基地局との距離によって
端末装置の送信電力を必要最低限に抑える送信電力制御
を行い、一のユーザの通信が他のユーザの通信に妨害を
与える遠近問題の対策とし、周波数利用効率を高めるこ
とが考えられ、こうした送信電力制御はバッテリの消耗
を抑え連続通話時間を延長するためにも有効である。
の低電圧化・高効率化が常に求められている。また、Ｃ
ＤＭＡ方式の移動体通信では、基地局との距離によって
端末装置の送信電力を必要最低限に抑える送信電力制御
を行い、一のユーザの通信が他のユーザの通信に妨害を
与える遠近問題の対策とし、周波数利用効率を高めるこ
とが考えられ、こうした送信電力制御はバッテリの消耗
を抑え連続通話時間を延長するためにも有効である。
【０００３】このような出力制御の方法として、図１に
示すように、電力増幅ＦＥＴと同種のダミーＦＥＴＪｄ
を設け、このダミーＦＥＴＪｄのドレイン電流と基準値
との差分を比較増幅回路ＯＰによって増幅し、この増幅
した出力電圧をダミーＦＥＴＪｄのゲートに直流負帰還
させるとともに前記電力増幅ＦＥＴのゲートにバイアス
電圧を与えるバイアス発生回路としてＡＢＣ（Automati
c Bias-voltage Control）回路が考えられている。この
ＡＢＣ回路については、特開平１０‐６５４５６号公報
に開示されている。
示すように、電力増幅ＦＥＴと同種のダミーＦＥＴＪｄ
を設け、このダミーＦＥＴＪｄのドレイン電流と基準値
との差分を比較増幅回路ＯＰによって増幅し、この増幅
した出力電圧をダミーＦＥＴＪｄのゲートに直流負帰還
させるとともに前記電力増幅ＦＥＴのゲートにバイアス
電圧を与えるバイアス発生回路としてＡＢＣ（Automati
c Bias-voltage Control）回路が考えられている。この
ＡＢＣ回路については、特開平１０‐６５４５６号公報
に開示されている。
【０００４】また、移動体通信では、使用されるマイク
ロ波領域の高周波を低電圧電源で効率よく電力増幅を行
う必要があるため、動作速度の速いＧａＡｓを用いたＭ
ＥＳＦＥＴが用いられている。
ロ波領域の高周波を低電圧電源で効率よく電力増幅を行
う必要があるため、動作速度の速いＧａＡｓを用いたＭ
ＥＳＦＥＴが用いられている。
【０００５】このような移動体通信端末装置の送信アン
プ回路等に用いられる電力増幅ＦＥＴでは、その送信出
力を大きくするために大電流化が必要となる。この大電
流化を達成する方法として、ＦＥＴではチャネル幅を増
大させることが一般的に行われており、このようなチャ
ネル幅の増大によってチップ面積が増大するのを回避す
るために、電力増幅ＦＥＴでは、並列に配置した複数の
ストライプ状ゲート電極を並列接続してチャネル幅の増
大を図るマルチフィンガ構造が用いられている。
プ回路等に用いられる電力増幅ＦＥＴでは、その送信出
力を大きくするために大電流化が必要となる。この大電
流化を達成する方法として、ＦＥＴではチャネル幅を増
大させることが一般的に行われており、このようなチャ
ネル幅の増大によってチップ面積が増大するのを回避す
るために、電力増幅ＦＥＴでは、並列に配置した複数の
ストライプ状ゲート電極を並列接続してチャネル幅の増
大を図るマルチフィンガ構造が用いられている。
【０００６】そこで、前記ダミーＦＥＴとしては、ゲー
ト長等の特性が揃えやすくなるので、電力増幅ＦＥＴに
用いられるストライプ状ゲート電極と同様に形成された
ものが用いられているが、その本数は流れる電流が小さ
いため１本で充分である。
ト長等の特性が揃えやすくなるので、電力増幅ＦＥＴに
用いられるストライプ状ゲート電極と同様に形成された
ものが用いられているが、その本数は流れる電流が小さ
いため１本で充分である。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た送信用ＧａＡｓ高出力増幅器の製作を本発明者等が行
ったが、目標とするバイアス電圧を供給することができ
ず不良品となるものがあった。本発明者等はこうした不
良品について調査を行い、その結果、ＧａＡｓＭＥＳＦ
ＥＴのピンチオフ電圧特性のペア性が揃っていないた
め、バイアス電圧発生の基準となるダミーＭＥＳＦＥＴ
のピンチオフ電圧の変動が大きく、バイアスされる電力
増幅ＭＥＳＦＥＴのピンチオフ電圧との差が大きくな
り、適切なバイアスがなされなかったことが原因と判明
した。
た送信用ＧａＡｓ高出力増幅器の製作を本発明者等が行
ったが、目標とするバイアス電圧を供給することができ
ず不良品となるものがあった。本発明者等はこうした不
良品について調査を行い、その結果、ＧａＡｓＭＥＳＦ
ＥＴのピンチオフ電圧特性のペア性が揃っていないた
め、バイアス電圧発生の基準となるダミーＭＥＳＦＥＴ
のピンチオフ電圧の変動が大きく、バイアスされる電力
増幅ＭＥＳＦＥＴのピンチオフ電圧との差が大きくな
り、適切なバイアスがなされなかったことが原因と判明
した。
【０００８】本発明の課題は、このような問題を解決し
適切なバイアスを与えるために、ＦＥＴの特性の誤差を
小さくし、ピンチオフ電圧特性のペア性を向上させるこ
とが可能な技術を提供することにある。
適切なバイアスを与えるために、ＦＥＴの特性の誤差を
小さくし、ピンチオフ電圧特性のペア性を向上させるこ
とが可能な技術を提供することにある。
【０００９】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】半導体装置或いは通信端末装置が有する増
幅器を、半導体基板に電力増幅回路とダミーＦＥＴと比
較増幅回路とを設け、このダミーＦＥＴのドレイン電流
と基準値との差分を比較増幅回路によって増幅した出力
電圧を、前記ダミーＦＥＴのゲートに直流負帰還させる
とともに、前記電力増幅回路のＦＥＴのゲートにバイア
ス電圧として与える回路構成とし、前記ダミーＦＥＴの
ゲート電極を、並列に配置した複数本の電極を接続した
マルチフィンガとする。
幅器を、半導体基板に電力増幅回路とダミーＦＥＴと比
較増幅回路とを設け、このダミーＦＥＴのドレイン電流
と基準値との差分を比較増幅回路によって増幅した出力
電圧を、前記ダミーＦＥＴのゲートに直流負帰還させる
とともに、前記電力増幅回路のＦＥＴのゲートにバイア
ス電圧として与える回路構成とし、前記ダミーＦＥＴの
ゲート電極を、並列に配置した複数本の電極を接続した
マルチフィンガとする。
【００１２】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００１３】
【発明の実施の形態】（実施の形態１）図２は、本発明
の一実施の形態である半導体装置の主要素子の配置を示
す平面図であり、図３はその主要部分を表す回路図であ
る。
の一実施の形態である半導体装置の主要素子の配置を示
す平面図であり、図３はその主要部分を表す回路図であ
る。
【００１４】本実施の形態の半導体装置は、移動体通信
の端末装置に用いられる送信用ＧａＡｓ出力増幅器であ
り、バイアス発生回路と電力増幅回路とが設けられてい
る。
の端末装置に用いられる送信用ＧａＡｓ出力増幅器であ
り、バイアス発生回路と電力増幅回路とが設けられてい
る。
【００１５】ここで、電力増幅回路は、ドライバ段とパ
ワー段の多段構成となっており、夫々の段がソース接地
動作するエンハンスメント型ＧａＡｓ・ＦＥＴＪ１，Ｊ
２によって構成されている。各段のＦＥＴＪ１，Ｊ２に
は、同一半導体基板に形成されたバイアス発生回路から
ゲートバイアス電圧を与え、入力された信号を所定レベ
ルに電力増幅する。
ワー段の多段構成となっており、夫々の段がソース接地
動作するエンハンスメント型ＧａＡｓ・ＦＥＴＪ１，Ｊ
２によって構成されている。各段のＦＥＴＪ１，Ｊ２に
は、同一半導体基板に形成されたバイアス発生回路から
ゲートバイアス電圧を与え、入力された信号を所定レベ
ルに電力増幅する。
【００１６】バイアス発生回路は、ＦＥＴＪｄ、抵抗Ｒ
１，Ｒ２，Ｒ３，Ｒ４、比較増幅回路ＯＰ、容量素子Ｃ
１等により構成されるＡＢＣ回路となっている。このバ
イアス発生回路では電力増幅ＦＥＴＪ１，Ｊ２と同種の
ダミーＦＥＴＪｄを設け、このダミーＦＥＴＪｄのドレ
イン電流と基準電流値との差分を比較増幅回路ＯＰによ
って増幅し、この増幅した出力電圧をダミーＦＥＴＪｄ
のゲートに直流負帰還させるとともに前記電力増幅ＦＥ
ＴＪ１，Ｊ２のゲートにバイアス電圧として与えてい
る。
１，Ｒ２，Ｒ３，Ｒ４、比較増幅回路ＯＰ、容量素子Ｃ
１等により構成されるＡＢＣ回路となっている。このバ
イアス発生回路では電力増幅ＦＥＴＪ１，Ｊ２と同種の
ダミーＦＥＴＪｄを設け、このダミーＦＥＴＪｄのドレ
イン電流と基準電流値との差分を比較増幅回路ＯＰによ
って増幅し、この増幅した出力電圧をダミーＦＥＴＪｄ
のゲートに直流負帰還させるとともに前記電力増幅ＦＥ
ＴＪ１，Ｊ２のゲートにバイアス電圧として与えてい
る。
【００１７】ＦＥＴＪｄはバイアスのためのダミーＦＥ
Ｔである。このダミーＦＥＴＪｄは、電力増幅を行う接
合型ＦＥＴＪ１，Ｊ２に対して、同一半導体基板に形成
され熱的に結合状態となっている同種のＦＥＴであっ
て、特性を揃えるためにチャネル長が等しく、チャネル
幅が小さく形成されている。また、特性を揃えるため、
ダミーＦＥＴＪｄ及び電力増幅を行う接合型ＦＥＴＪ
１，Ｊ２のゲート電極方向（チャネル方向）は、すべて
同じ方向とする。
Ｔである。このダミーＦＥＴＪｄは、電力増幅を行う接
合型ＦＥＴＪ１，Ｊ２に対して、同一半導体基板に形成
され熱的に結合状態となっている同種のＦＥＴであっ
て、特性を揃えるためにチャネル長が等しく、チャネル
幅が小さく形成されている。また、特性を揃えるため、
ダミーＦＥＴＪｄ及び電力増幅を行う接合型ＦＥＴＪ
１，Ｊ２のゲート電極方向（チャネル方向）は、すべて
同じ方向とする。
【００１８】抵抗Ｒ２は、ダミーＦＥＴＪｄのドレイン
と電源電位との間に接続されドレイン負荷となってお
り、この抵抗Ｒ２の両端に、ダミーＦＥＴＪｄのドレイ
ン電流に応じた電圧が現れる。抵抗Ｒ３，Ｒ４は電源電
圧を分圧して基準値とする分圧回路を形成し、容量素子
Ｃ１は比較増幅回路の出力電圧Ｖを平滑する。
と電源電位との間に接続されドレイン負荷となってお
り、この抵抗Ｒ２の両端に、ダミーＦＥＴＪｄのドレイ
ン電流に応じた電圧が現れる。抵抗Ｒ３，Ｒ４は電源電
圧を分圧して基準値とする分圧回路を形成し、容量素子
Ｃ１は比較増幅回路の出力電圧Ｖを平滑する。
【００１９】比較増幅回路ＯＰには増幅利得を有する演
算増幅器を用い、この比較増幅回路ＯＰの比較入力に、
ダミーＦＥＴＪｄのドレイン電圧が印加され、その基準
入力には、分圧回路ＯＰの基準値が印加され、ドレイン
電圧と基準値との差分を検出し、この差分を増幅して出
力する。
算増幅器を用い、この比較増幅回路ＯＰの比較入力に、
ダミーＦＥＴＪｄのドレイン電圧が印加され、その基準
入力には、分圧回路ＯＰの基準値が印加され、ドレイン
電圧と基準値との差分を検出し、この差分を増幅して出
力する。
【００２０】比較増幅回路ＯＰの出力電圧は、抵抗Ｒ１
を介してダミーＦＥＴＪｄのゲートにバイアス電圧とし
て与える直流負帰還回路が形成され、上記ドレイン電流
が上記基準値と等しくなる帰還制御を行っている。そし
て、この比較増幅回路ＯＰの出力電圧を、電力増幅ＦＥ
ＴＪ１，Ｊ２のゲートにバイアス電圧として与える。
を介してダミーＦＥＴＪｄのゲートにバイアス電圧とし
て与える直流負帰還回路が形成され、上記ドレイン電流
が上記基準値と等しくなる帰還制御を行っている。そし
て、この比較増幅回路ＯＰの出力電圧を、電力増幅ＦＥ
ＴＪ１，Ｊ２のゲートにバイアス電圧として与える。
【００２１】各ＦＥＴＪｄ，Ｊ１，Ｊ２のゲートバイア
ス電圧供給路に夫々直列に挿入されバイアス抵抗Ｒ１，
Ｒ５，Ｒ６及び比較増幅回路ＯＰの出力側に並列に挿入
された容量素子Ｃ１により、各ＦＥＴＪｄ，Ｊ１，Ｊ２
のゲート間が互いに交流的に遮断され、相互の動作干渉
が阻止される。
ス電圧供給路に夫々直列に挿入されバイアス抵抗Ｒ１，
Ｒ５，Ｒ６及び比較増幅回路ＯＰの出力側に並列に挿入
された容量素子Ｃ１により、各ＦＥＴＪｄ，Ｊ１，Ｊ２
のゲート間が互いに交流的に遮断され、相互の動作干渉
が阻止される。
【００２２】電力増幅ＦＥＴとダミーＦＥＴとは、Ｇａ
Ａｓからなる半導体基板に形成された接合型ＭＥＳＦＥ
Ｔであり、図４に示すように、例えばＧａＡｓからなる
半導体基板主面１に形成したチャネル層２に、高濃度の
ｎ型不純物を含有したソース領域３，ドレイン領域４を
夫々形成した後に、ストライプ状のゲート電極５を形成
し、ソース領域３，ドレイン領域４上にソース電極６，
ドレイン電極７を形成する。そして、複数のゲート電極
５は連結部８によって接続されて一体となっている。
Ａｓからなる半導体基板に形成された接合型ＭＥＳＦＥ
Ｔであり、図４に示すように、例えばＧａＡｓからなる
半導体基板主面１に形成したチャネル層２に、高濃度の
ｎ型不純物を含有したソース領域３，ドレイン領域４を
夫々形成した後に、ストライプ状のゲート電極５を形成
し、ソース領域３，ドレイン領域４上にソース電極６，
ドレイン電極７を形成する。そして、複数のゲート電極
５は連結部８によって接続されて一体となっている。
【００２３】このため、ソース領域３，ドレイン領域４
をゲート電極５に対して自己整合で形成されておらず、
マスク合わせの誤差等によってゲート電極５の位置がず
れた場合に、従来のものではそのずれによってピンチオ
フ電圧が変動することとなっていた。
をゲート電極５に対して自己整合で形成されておらず、
マスク合わせの誤差等によってゲート電極５の位置がず
れた場合に、従来のものではそのずれによってピンチオ
フ電圧が変動することとなっていた。
【００２４】そこで本発明では、ダミーＦＥＴＪｄのゲ
ートを、並列に配置した複数本のゲート電極５を接続し
たマルチフィンガ構造とした。こうしたマルチフィンガ
構造では、並列に配置されたゲート電極５の間にソース
領域３，ドレイン領域４が交互に配置され、マスク合わ
せの誤差等によって図５に示すようにゲート電極５の位
置がずれた場合にも、各ゲート電極５毎にゲート・ソー
ス間の距離Ｌｓｇの短いものとゲート‐ドレイン間の距
離Ｌｄｇの短いものとが交互に形成されるため誤差が相
殺され、特性が安定する。図６は、本発明者等が行った
ピンチオフ電圧の誤差とフィンガの数との相関関係を示
す図であり、フィンガの数を増やすことによってピンチ
オフ電圧の誤差が急激に減少することが示されている。
ートを、並列に配置した複数本のゲート電極５を接続し
たマルチフィンガ構造とした。こうしたマルチフィンガ
構造では、並列に配置されたゲート電極５の間にソース
領域３，ドレイン領域４が交互に配置され、マスク合わ
せの誤差等によって図５に示すようにゲート電極５の位
置がずれた場合にも、各ゲート電極５毎にゲート・ソー
ス間の距離Ｌｓｇの短いものとゲート‐ドレイン間の距
離Ｌｄｇの短いものとが交互に形成されるため誤差が相
殺され、特性が安定する。図６は、本発明者等が行った
ピンチオフ電圧の誤差とフィンガの数との相関関係を示
す図であり、フィンガの数を増やすことによってピンチ
オフ電圧の誤差が急激に減少することが示されている。
【００２５】また、このゲート電極５は、図４に示した
例では４本としてあるように、偶数本とすることが望ま
しい。それは、図７に示すようにゲート電極５を奇数本
とした場合には、図中左側のゲート電極５と中央のゲー
ト電極５とは誤差が相殺されるが、右側のゲート電極５
の誤差が相殺されなくなるために、特性が変動してしま
うからである。この点については配置するゲート電極の
数が少ない場合に特に顕著となる。
例では４本としてあるように、偶数本とすることが望ま
しい。それは、図７に示すようにゲート電極５を奇数本
とした場合には、図中左側のゲート電極５と中央のゲー
ト電極５とは誤差が相殺されるが、右側のゲート電極５
の誤差が相殺されなくなるために、特性が変動してしま
うからである。この点については配置するゲート電極の
数が少ない場合に特に顕著となる。
【００２６】更に、ゲート電極を複数並列に形成した場
合に、連続パターンとして形成されるものについては安
定して形成されるが、両端に位置する電極については不
連続パターンとなるために、連続パターンとして形成さ
れる他の電極と比較して精度が低下することがある。こ
のため、両端に位置する電極をゲート電極としては用い
ずにダミーの電極とすることによって、ゲートの精度を
向上させることができる。
合に、連続パターンとして形成されるものについては安
定して形成されるが、両端に位置する電極については不
連続パターンとなるために、連続パターンとして形成さ
れる他の電極と比較して精度が低下することがある。こ
のため、両端に位置する電極をゲート電極としては用い
ずにダミーの電極とすることによって、ゲートの精度を
向上させることができる。
【００２７】このように電極をダミーの電極とするに
は、図８に示すように、両端に位置する電極１５を一体
とされている他の電極５と接続しなければよい。他に、
両端に位置する電極１５のソース領域３，ドレイン領域
４を形成しないことによっても、電極１５をダミーとす
ることができる。
は、図８に示すように、両端に位置する電極１５を一体
とされている他の電極５と接続しなければよい。他に、
両端に位置する電極１５のソース領域３，ドレイン領域
４を形成しないことによっても、電極１５をダミーとす
ることができる。
【００２８】前述の如く、ダミーＦＥＴをマルチフィン
ガとすることによって、ＦＥＴの特性の誤差を小さくす
ることができるので、ピンチオフ電圧の変動が抑制さ
れ、バイアスされる電力増幅ＭＥＳＦＥＴのピンチオフ
電圧との差が少なくなり、ピンチオフ電圧特性のペア性
が向上するために、適切なバイアスを与えることが可能
になる。
ガとすることによって、ＦＥＴの特性の誤差を小さくす
ることができるので、ピンチオフ電圧の変動が抑制さ
れ、バイアスされる電力増幅ＭＥＳＦＥＴのピンチオフ
電圧との差が少なくなり、ピンチオフ電圧特性のペア性
が向上するために、適切なバイアスを与えることが可能
になる。
【００２９】なお、電力増幅ＦＥＴにても、ゲートはマ
ルチフィンガ構造となっているが、これは、チャネル幅
の増大を図ることによって、大電流化を達成しその送信
出力を増大させるためであり、前述したダミーＦＥＴの
場合とは技術的意義が異なるものである。
ルチフィンガ構造となっているが、これは、チャネル幅
の増大を図ることによって、大電流化を達成しその送信
出力を増大させるためであり、前述したダミーＦＥＴの
場合とは技術的意義が異なるものである。
【００３０】図９に示すのは、バイアス発生回路の回路
図である。ここで、比較増幅回路は、ＧａＡｓ・ＦＥＴ
Ｊ３〜Ｊ７、抵抗Ｒ７〜Ｒ１３、ダイオードＤ１〜Ｄ７
による差動増幅回路となっており、ＦＥＴＪ３とＪ６と
は夫々ソース・フォロワ入力回路を形成し、Ｊ４とＪ５
とはソース結合型の差動増幅部を形成する。この比較増
幅回路は、上述した負帰還回路により、１００％の直流
負帰還下で動作させる。
図である。ここで、比較増幅回路は、ＧａＡｓ・ＦＥＴ
Ｊ３〜Ｊ７、抵抗Ｒ７〜Ｒ１３、ダイオードＤ１〜Ｄ７
による差動増幅回路となっており、ＦＥＴＪ３とＪ６と
は夫々ソース・フォロワ入力回路を形成し、Ｊ４とＪ５
とはソース結合型の差動増幅部を形成する。この比較増
幅回路は、上述した負帰還回路により、１００％の直流
負帰還下で動作させる。
【００３１】次に、このバイアス発生回路の動作につい
て説明する。
て説明する。
【００３２】比較増幅回路の比較基準電圧Ｖｂは、 Ｖｂ＝Ｖｃｃ−Ｖｃｃ・Ｒ３／（Ｒ３＋Ｒ４）であり、 比較入力電圧Ｖａは、ＦＥＴの相互コンダクタンス係数
をβ、ゲート・ソース間しきい値電圧をＶｔｈ、バイア
ス電圧をＶｇとすれば、 Ｖａ＝Ｖｃｃ−Ｉｄ１・Ｒ１＝Ｖｃｃ−Ｒ１・（β／
２）×（Ｖｇ−Ｖｔｈ）2 である。
をβ、ゲート・ソース間しきい値電圧をＶｔｈ、バイア
ス電圧をＶｇとすれば、 Ｖａ＝Ｖｃｃ−Ｉｄ１・Ｒ１＝Ｖｃｃ−Ｒ１・（β／
２）×（Ｖｇ−Ｖｔｈ）2 である。
【００３３】比較増幅回路１５は１００％の直流負帰還
下で動作させられるので、Ｖａ＝Ｖｂとなり、 Ｖｃｃ・Ｒ３／（Ｒ３＋Ｒ４）＝Ｒ１・（β／２）×
（Ｖｇ−Ｖｔｈ）2 と表される。この式からＶｇは、 Ｖｇ＝Ｖｔｈ＋√｛Ｖｃｃ×(β／２)×Ｒ４／（Ｒ３×
(Ｒ３＋Ｒ４)）｝となる。従って、出力電圧Ｖｇは、Ｆ
ＥＴの相互コンダクタンス係数βやゲート・ソース間し
きい値電圧Ｖｔｈのばらつきを包括しているため、この
出力電圧Ｖｇをバイアス電圧として電力増幅段ＦＥＴＪ
１，Ｊ２のゲートに与えることにより、βやＶｔｈのば
らつきを自己整合的に打ち消し補正するゲートバイアス
をかけることができる。
下で動作させられるので、Ｖａ＝Ｖｂとなり、 Ｖｃｃ・Ｒ３／（Ｒ３＋Ｒ４）＝Ｒ１・（β／２）×
（Ｖｇ−Ｖｔｈ）2 と表される。この式からＶｇは、 Ｖｇ＝Ｖｔｈ＋√｛Ｖｃｃ×(β／２)×Ｒ４／（Ｒ３×
(Ｒ３＋Ｒ４)）｝となる。従って、出力電圧Ｖｇは、Ｆ
ＥＴの相互コンダクタンス係数βやゲート・ソース間し
きい値電圧Ｖｔｈのばらつきを包括しているため、この
出力電圧Ｖｇをバイアス電圧として電力増幅段ＦＥＴＪ
１，Ｊ２のゲートに与えることにより、βやＶｔｈのば
らつきを自己整合的に打ち消し補正するゲートバイアス
をかけることができる。
【００３４】即ち、ＦＥＴＪ１のドレイン電流は、電源
電圧Ｖｃｃと抵抗Ｒ１、Ｒ５、Ｒ６により決定されて、
βやＶｔｈの影響を受けなくなり、安定かつ適正なバイ
アス電圧を自己整合的に与えることができるので、調整
の必要がない。
電圧Ｖｃｃと抵抗Ｒ１、Ｒ５、Ｒ６により決定されて、
βやＶｔｈの影響を受けなくなり、安定かつ適正なバイ
アス電圧を自己整合的に与えることができるので、調整
の必要がない。
【００３５】図１０は、前述した半導体装置の主要素子
の配置を変更した変形例を示す平面図である。
の配置を変更した変形例を示す平面図である。
【００３６】この例の半導体装置は、移動体通信の端末
装置に用いられる送信用ＧａＡｓ出力増幅器であり、バ
イアス発生回路と電力増幅回路とが設けられており、夫
々の回路については前述した実施の形態と同様である
が、ドライバ段増幅器Ｊ１とパワー段増幅器Ｊ２との間
にダミーＦＥＴＪｄを含むバイアス発生回路が設けられ
ている。
装置に用いられる送信用ＧａＡｓ出力増幅器であり、バ
イアス発生回路と電力増幅回路とが設けられており、夫
々の回路については前述した実施の形態と同様である
が、ドライバ段増幅器Ｊ１とパワー段増幅器Ｊ２との間
にダミーＦＥＴＪｄを含むバイアス発生回路が設けられ
ている。
【００３７】これは、ドライバ段の増幅器Ｊ１とパワー
段の増幅器Ｊ２とを隣接して配置した場合には、高周波
信号の空間伝搬によって影響を及ぼすことがあり、バイ
アス発生回路を中間に設けることによって、このような
影響を排除することができる。また、このような場合に
は、夫々の増幅器の接地信号線を、共通化することな
く、個別に設けることも効果的である。
段の増幅器Ｊ２とを隣接して配置した場合には、高周波
信号の空間伝搬によって影響を及ぼすことがあり、バイ
アス発生回路を中間に設けることによって、このような
影響を排除することができる。また、このような場合に
は、夫々の増幅器の接地信号線を、共通化することな
く、個別に設けることも効果的である。
【００３８】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００３９】例えば、バイアス発生回路を独立した半導
体基板に形成した外付けの回路として、汎用性を持たせ
ることも可能である。
体基板に形成した外付けの回路として、汎用性を持たせ
ることも可能である。
【００４０】また、前述したＧａＡｓのＭＥＳＦＥＴの
他に、単結晶シリコンを用いたＭＩＳＦＥＴ、Ｊ‐ＦＥ
Ｔ等を用いたものにも本発明は適用が可能であり、端末
装置の他に、基地局用高出力増幅器等他の増幅器にも適
用が可能である。
他に、単結晶シリコンを用いたＭＩＳＦＥＴ、Ｊ‐ＦＥ
Ｔ等を用いたものにも本発明は適用が可能であり、端末
装置の他に、基地局用高出力増幅器等他の増幅器にも適
用が可能である。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４２】（１）本発明によれば、ＦＥＴの特性の誤
差を小さくすることができるという効果がある。
差を小さくすることができるという効果がある。
【００４３】（２）本発明によれば、上記効果（１）に
より、ピンチオフ電圧特性のペア性を向上させることが
できるという効果がある。
より、ピンチオフ電圧特性のペア性を向上させることが
できるという効果がある。
【００４４】（３）本発明によれば、上記効果（２）に
より、適切なバイアスを与えることができるという効果
がある。
より、適切なバイアスを与えることができるという効果
がある。
【００４５】（４）本発明によれば、上記効果（３）に
より、バイアス発生回路を良好に作動させることができ
るという効果がある。
より、バイアス発生回路を良好に作動させることができ
るという効果がある。
【００４６】（５）本発明によれば、上記効果（４）に
より、送信電力を効率よく制御をすることができるとい
う効果がある。
より、送信電力を効率よく制御をすることができるとい
う効果がある。
【図１】バイアス発生回路の構成を示す回路図である。
【図２】本発明の一実施の形態である半導体装置の主要
素子の配置を示す平面図である。
素子の配置を示す平面図である。
【図３】本発明の一実施の形態である半導体装置の主要
部分を表す回路図である。
部分を表す回路図である。
【図４】本発明の一実施の形態である半導体装置に用い
られるＦＥＴを示す平面図である。
られるＦＥＴを示す平面図である。
【図５】本発明の一実施の形態である半導体装置に用い
られるＦＥＴのゲート電極がずれた状態を示す平面図で
ある。
られるＦＥＴのゲート電極がずれた状態を示す平面図で
ある。
【図６】フィンガの数とＦＥＴの特性との関係を示す図
である。
である。
【図７】本発明の一実施の形態である半導体装置に用い
られるＦＥＴを示す平面図である。
られるＦＥＴを示す平面図である。
【図８】本発明の一実施の形態である半導体装置に用い
られるＦＥＴを示す平面図である。
られるＦＥＴを示す平面図である。
【図９】本発明の一実施の形態である半導体装置に用い
られるバイアス発生回路を表す回路図である。
られるバイアス発生回路を表す回路図である。
【図１０】本発明の一実施の形態である半導体装置の変
形例を示す平面図である。
形例を示す平面図である。
１…基板導体層、２…チャネル層、３…ソース領域、４
…ドレイン領域、５…ゲート電極、６…ソース電極、７
…ドレイン電極、８…連結部、１５…電極。
…ドレイン領域、５…ゲート電極、６…ソース電極、７
…ドレイン電極、８…連結部、１５…電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅本 康成 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 藤田 孝博 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 一法師 淳 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5F102 GA02 GA14 GA16 GA17 GB01 GC01 GD01 GJ05 GL05 GS09 5J091 AA04 AA11 AA35 AA41 CA05 CA14 CA36 CA37 CA58 CA81 FA01 FA10 FA16 HA11 KA01 KA02 MA02 QA03 SA14 TA01 5J092 AA04 AA11 AA35 AA41 CA05 CA14 CA36 CA37 CA58 CA81 FA01 FA10 FA16 GR07 HA11 KA01 KA02 MA02 QA03 SA14 TA01 VL08
Claims (10)
- 【請求項１】 半導体基板に電力増幅回路とダミーＦＥ
Ｔと比較増幅回路とを設け、このダミーＦＥＴのドレイ
ン電流と基準値との差分を比較増幅回路によって増幅し
た出力電圧を、前記ダミーＦＥＴのゲートに直流負帰還
させるとともに、前記電力増幅回路のＦＥＴのゲートに
バイアス電圧として与える回路構成の増幅器を有する半
導体装置において、 前記ダミーＦＥＴのゲート電極が、並列に配置した複数
本の電極を接続したマルチフィンガとなっていることを
特徴とする半導体装置。 - 【請求項２】 前記並列に配置した複数本の電極が偶数
本設けられていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記電力増幅回路がドライバ段となる増
幅器と出力段となる増幅器とからなり、ドライバ段とな
る増幅器の設けられた領域と出力段となる増幅器の設け
られた領域との間の領域に、前記ダミーＦＥＴ及び前記
比較増幅回路を含むバイアス発生回路を配置したことを
特徴とする請求項１又は請求項２に記載の半導体装置。 - 【請求項４】 前記並列に配置した複数本の電極の端部
に位置する電極をダミーの電極としたことを特徴とする
請求項１乃至請求項３の何れか一項に記載の半導体装
置。 - 【請求項５】 前記ＦＥＴがＧａＡｓからなるＭＥＳＦ
ＥＴであることを特徴とする請求項１乃至請求項４の何
れか一項に記載の半導体装置。 - 【請求項６】 半導体基板に電力増幅回路とダミーＦＥ
Ｔと比較増幅回路とを設け、このダミーＦＥＴのドレイ
ン電流と基準値との差分を比較増幅回路によって増幅し
た出力電圧を、前記ダミーＦＥＴのゲートに直流負帰還
させるとともに、前記電力増幅回路のＦＥＴのゲートに
バイアス電圧として与える回路構成の増幅器を有する通
信端末装置において、 前記ダミーＦＥＴのゲート電極が、並列に配置した複数
本の電極を接続したマルチフィンガとなっていることを
特徴とする通信端末装置。 - 【請求項７】 前記並列に配置した複数本の電極が偶数
本設けられていることを特徴とする請求項６に記載の通
信端末装置。 - 【請求項８】 前記電力増幅回路がドライバ段となる増
幅器と出力段となる増幅器とからなり、ドライバ段とな
る増幅器の設けられた領域と出力段となる増幅器の設け
られた領域との間の領域に、前記ダミーＦＥＴ及び前記
比較増幅回路を含むバイアス発生回路を配置したことを
特徴とする請求項６又は請求項７に記載の通信端末装
置。 - 【請求項９】 前記並列に配置した複数本の電極の端部
に位置する電極をダミーの電極としたことを特徴とする
請求項６乃至請求項８の何れか一項に記載の通信端末装
置。 - 【請求項１０】 前記ＦＥＴがＧａＡｓからなるＭＥＳ
ＦＥＴであることを特徴とする請求項６乃至請求項９の
何れか一項に記載の通信端末装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10332141A JP2000164604A (ja) | 1998-11-24 | 1998-11-24 | 半導体装置及び通信端末装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10332141A JP2000164604A (ja) | 1998-11-24 | 1998-11-24 | 半導体装置及び通信端末装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164604A true JP2000164604A (ja) | 2000-06-16 |
Family
ID=18251608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10332141A Withdrawn JP2000164604A (ja) | 1998-11-24 | 1998-11-24 | 半導体装置及び通信端末装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000164604A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456625B2 (en) | 2002-01-17 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| JP2011071512A (ja) * | 2009-09-24 | 2011-04-07 | Samsung Electronics Co Ltd | 電力電子素子及びその製造方法並びに電力電子素子を含む集積回路モジュール |
-
1998
- 1998-11-24 JP JP10332141A patent/JP2000164604A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456625B2 (en) | 2002-01-17 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| US7764058B2 (en) | 2002-01-17 | 2010-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Source follower circuit |
| US8085028B2 (en) | 2002-01-17 | 2011-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of driving a semiconductor device |
| US8314601B2 (en) | 2002-01-17 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device |
| JP2011071512A (ja) * | 2009-09-24 | 2011-04-07 | Samsung Electronics Co Ltd | 電力電子素子及びその製造方法並びに電力電子素子を含む集積回路モジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |