JP2000163316A

JP2000163316A - 計算機システム

Info

Publication number: JP2000163316A
Application number: JP10336858A
Authority: JP
Inventors: Hideki Aoki; 秀貴青木; Masanao Ito; 昌尚伊藤; Yoshiko Tamaoki; 由子玉置; Keimei Fujii; 啓明藤井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-11-27
Filing date: 1998-11-27
Publication date: 2000-06-16
Anticipated expiration: 2018-11-27
Also published as: JP4240610B2

Abstract

(57)【要約】【課題】既存のメモリモジュールをバンク構成の異な
るメモリモジュールで置き換えた場合にも、ストライド
アクセスによる主記憶装置の性能低下を緩和するアドレ
ス割り付けを提供する。【解決手段】本発明の計算機システムでは、相互結合
網２０がアドレスマッピング回路４０を備えるとととも
に、主記憶装置３０を構成する各メモリモジュール５０
がアドレスマッピング回路６０を備えており、主記憶ス
キューのためのアドレス変換を２段階でおこなう。アド
レスマッピング回路６０でおこなうアドレス変換は、メ
モリモジュール５０内のバンク構成に適した方式となっ
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多バンク構成の主記
憶装置を有する計算機システムに関し、特に、主記憶ス
キューをおこなう計算機システムに関する。

【０００２】

【従来の技術】計算機システムの主記憶装置の構成方式
として、多数のバンクで構成するインタリーブ方式が知
られている。図２に、主記憶装置を構成するバンク数が
１６の場合の、インタリーブ方式によるアドレスの割り
付けを示す。１６個のバンクには順に０から１５までの
番号が付けられており、連続するアドレスは順次異なる
バンクに割り付けられている。このインタリーブ方式で
は、連続アドレスに順次アクセスする場合、異なるバン
クを順次アクセスすることになるため、高速な主記憶ア
クセスが可能となる。しかし，ある特定のアドレス間隔
（ストライド）でアクセスすると、アクセスが特定のバ
ンクあるいはバンク群に集中し、主記憶アクセス性能が
低下する問題が知られている。例えば，図２のアドレス
割り付けにおいて、アドレス０を起点にストライド１６
でアクセスする場合を考える。この時、アドレス０，１
６，３２，４８，・・・とアクセスするが，これらのア
ドレスはすべてバンク０に割り付けられているため、バ
ンク競合により高速な主記憶アクセスが不可能となる。
図３に、ストライドとそれに対するアクセス要求のバン
クへの分散状況との関係を示す。アクセス要求がより多
くのバンクに分散した方が、バンク競合を避けられ、高
い主記憶処理性能を得ることができる。

【０００３】なお、ここで言うアドレスとは，メモリの
各アクセス単位のメモリ位置に付けた番号を指す。以
下、特に断らない限り，本明細書におけるアドレスの定
義は上記の通りとする。

【０００４】この主記憶装置のアクセス要求処理性能の
低下を緩和する手段として、主記憶スキューが知られて
いる。主記憶スキューは，D. J. Kuck:“ILLIAC IV Sof
tware and Application Programming”, IEEE Transact
ions on Computers, Vol.C-17, No.8, pp.758-770, Aug
ust 1968あるいはP. Budnik and D. J. Kuck:“The Org
anization and Use of Parallel Memories”, IEEE Tra
nsactions on Computers, pp.1566-1569, December 197
1で数学的な基礎があたえられている。その方法は一通
りではなく様々なバリエーションがあり，そのいくつか
がD. T. HarperIII and J. R. Jump:“Vector Access P
erformance in Parallel Memories Using a Skewed Sto
rage Scheme”, IEEE Transactions on Computers, Vo
l.C-36(12), pp.1440-1449, December 1987あるいは同
じ著者らによる“Performance Evaluation of Vector A
ccesses in Parallel Memories Using a Skewed Storag
e Scheme”, Conference Proceedings of the 13th Ann
ual International Symposium on Computer Architectu
re, pp.324-328, June 1986, IEEEあるいは米国特許4,9
18,600に示されている。

【０００５】図４に、主記憶スキューをおこなう計算機
システムの例を示す。この全体を符号１で示す計算機シ
ステムは、データの処理をおこなう４個のプロセッサ１
１と、データを記憶する主記憶装置３１とを有し、それ
らが相互結合網２１を介して相互に結合されている。主
記憶装置３１は４個のメモリモジュール５１から成り、
メモリモジュール５１はそれぞれ４個のバンク９１を有
する。主記憶装置３１全体では、１６個のバンクを有す
る。相互結合網２１は、主記憶スキューをおこなうため
のアドレスマッピング回路４１を有する。アドレスマッ
ピング回路４１では、主記憶アクセス要求に付随するア
ドレス情報をもとに、その主記憶アクセス要求を送出す
るバンクを決定する。バンク番号ＢＫとアドレスＡＤＲ
とメモリモジュール数Ｎ（ここではＮ＝１６）の関係
は、（数１）で表される。

【０００６】（数１）ＢＫ＝（ＡＤＲ＋ＡＤＲ÷Ｎ）ｍｏｄＮここで、ｍｏｄＮはＮのモジュロを取ることを表す。
この主記憶スキューをおこなう計算機システム１におけ
るアドレス割り付けを、図５に示す。図５に示す通り、
図４の計算機システムにおける主記憶スキューは，アド
レスがバンク数（ここでは１６）だけ進むごとに、割り
付けるバンクをひとつずつすらすものとなっている。こ
の主記憶スキューによるメモリ割り付けをおこなった場
合の、ストライドとそれに対するアクセス要求のバンク
への分散状況との関係を、図６に示す。

【０００７】図３と図６との比較からわかるように、主
記憶スキューをおこなうことにより，アクセス要求が特
定のバンクまたはバンク群に集中しその結果性能が低下
するようなストライドの種類を、少なくすることができ
る。

【０００８】

【発明が解決しようとする課題】主記憶装置の性能を向
上させるために、現在のメモリモジュールを，高速化の
ための諸技術を導入した別構成のメモリモジュールに交
換する手法が考えられる。ここで、バンク数のより多い
メモリモジュールに交換した場合，図４に示した従来の
計算機システムでは、ストライドによっては，アクセス
要求のバンクへの分散状況がバンク数の増加に見合わな
い、すなわち、バンク数を増やしても増やしたほどの効
果が得られないという問題がある。

【０００９】例えば、主記憶装置全体は３２バンクから
成り，あるストライドではそのうち８バンクにのみアク
セス要求が集中するとする。ここで、各メモリモジュー
ル内のバンク数を４倍にし、主記憶装置全体で１２８バ
ンクの構成としても、そのストライドでは依然として８
バンクにアクセス要求が集中し，結果として性能が上が
らないといった問題である。

【００１０】この問題は、従来の計算機システムでは，
最初のバンク構成（上記の例では３２バンク）に合わせ
た主記憶スキューをおこなうが、その主記憶スキューは
メモリモジュールの交換による新しいバンク構成（上記
の例では１２８バンク）には適したものでないことから
生じる。

【００１１】本発明の目的は、上記の問題を解決し，メ
モリモジュールの交換によりバンク数を増やした場合
に、その新しいバンク構成に適した主記憶スキューを実
現することで、主記憶装置の性能を向上させることにあ
る。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の計算機システムは，データの処理をおこな
う１個または複数個のプロセッサと、データを記憶する
主記憶装置と、該プロセッサと該主記憶装置を相互に結
合する相互結合網とを備え、該相互結合網は１個または
複数個のアドレスマッピング回路を有し、該主記憶装置
は複数個のメモリモジュールを有し、各々のメモリモジ
ュールはアドレスマッピング回路を有し、相互結合網内
の該アドレスマッピング回路と、メモリモジュール内の
アドレスマッピング回路の２段階でアドレス変換をおこ
なう。

【００１３】また、メモリモジュール内のアドレスマッ
ピング回路でおこなうアドレス変換は、メモリモジュー
ルのバンク構成に適した方式となっている。

【００１４】

【発明の実施の形態】本発明に従う計算機システムの例
を図１に示す。プロセッサ１０は４個示されているがそ
の個数は本質でなく、１個のプロセッサでも良い。この
プロセッサに対し、主記憶装置３０は複数個（図では４
個）のメモリモジュール５０で構成され、プロセッサ１
０と主記憶装置３０の各メモリモジュールとは相互結合
網２０で結合される。相互結合網２０にはアドレスマッ
ピング回路４０を備え、ストライドされたアクセスの際
にも特定のメモリモジュールへのアクセス要求の集中を
軽減するようなアドレス変換がなされる。さらに、主記
憶装置３０を構成する各メモリモジュール５０にもそれ
ぞれアドレスマッピング回路６０を備えており、アドレ
スマッピング回路６０でおこなうアドレス変換は、メモ
リモジュール５０内のバンク構成に適した方式となって
いる。全体として主記憶スキューのためのアドレス変換
を２段階でおこなう。

【００１５】以下、図面を用いて本発明の実施例を説明
する。

【００１６】図７に、本発明の一実施例による計算機シ
ステムの要部構成を示す。全体を符号２で示す本実施例
の計算機システムは、データの処理をおこなう４個のプ
ロセッサ１２と、データを記憶する主記憶装置３２とを
有し，それらが相互結合網２２を介して相互に結合され
ている。相互結合網２２は、４個のプロセッサ１２それ
ぞれに対応する４個の網制御装置９２を有し、網制御装
置９２はそれぞれアドレスマッピング回路４２を備え
る。主記憶装置３２は４個のメモリモジュール５２を有
し、メモリモジュール５２はそれぞれアドレスマッピン
グ回路６２を備える。

【００１７】プロセッサ１２は、相互結合網２２に対し
てそれぞれ２個のアクセスポートを有する。また、網制
御装置９２は，プロセッサ１２に対して２個のアクセス
ポートを有する。プロセッサ１２と網制御装置９２は１
対１に対応しており（プロセッサ＃０と網制御装置＃
０、プロセッサ＃１と網制御装置＃１など），対応する
プロセッサ１２と網制御装置９２の２個のアクセスポー
ト間にそれぞれアクセスパスが張られ、プロセッサ１２
と網制御装置９２の間のアクセスパスが二重化されてい
る。各アクセスパスの上を１サイクルあたり最大１個の
アクセス要求が流れ、各プロセッサ１２から対応する網
制御装置９２に対しては、１サイクルあたり最大２個の
アクセス要求が送られる。

【００１８】メモリモジュール５２は、４個の網制御装
置９２それぞれに対応する４個のアクセスポートを有す
る。また、網制御装置９２は，４個のメモリモジュール
５２それぞれに対応する４個のアクセスポートを有す
る。各網制御装置９２と各メモリモジュール５２の対応
するポート間にアクセスパスが張られ、全体としては、
４個の網制御装置９２と４個のメモリモジュール５２と
が全対全で結合されている。各アクセスパスの上を、１
サイクルあたり最大１個のアクセス要求が流れる。

【００１９】本実施例の計算機システム２では、プロセ
ッサ１２から主記憶装置３２に送るアクセス要求とし
て、主記憶装置からデータをプロセッサ内のレジスタ
（図示せず）あるいはキャッシュ（図示せず）に格納す
るフェッチ要求、および、プロセッサ内のレジスタある
いはキャッシュからデータを主記憶装置に格納するスト
ア要求などがある。しかし本実施例では以下、簡単化の
ためストアアクセスに関する動作を例に取って説明す
る。図面についても、主にストア要求に関する装置部分
を示し，他の要求のための回路は省略する。

【００２０】プロセッサ１２がストアアクセス要求を発
行すると、その要求は二重化されたアクセスパスを介し
て対応する網制御装置９２に送られる。各プロセッサ１
２は対応する網制御装置９２に対して、ストア要求を１
サイクルあたり最大２個発行できる。網制御装置９２
は、プロセッサ１２からストア要求を受け取ると，スト
ア要求で指定されたアドレスが属するいずれかのメモリ
モジュール５２へ、ストア要求を転送する。各網制御装
置９２は、４個のメモリモジュール５２それぞれに対し
て独立に、ストア要求を１サイクルあたり最大１個発行
できる。これにより，各網制御装置９２から主記憶装置
３２全体に対しては、ストア要求を１サイクルあたり最
大４個発行できる。

【００２１】図７に示した本実施例の計算機システム２
で使われるメモリモジュール５２として、最初は図８に
示すメモリモジュール５２Ａを用い、のちに性能向上の
ために図９に示すメモリモジュール５２Ｂに交換するも
のとする。

【００２２】図８に示すメモリモジュール５２Ａは、ア
ドレスマッピング回路６２Ａと，２個のバンクグループ
８２からなる。各バンクグループ８２は４個のバンク７
２からなり、ストア要求を１サイクルあたり最大１個受
けることができる。メモリモジュール５２Ａ内の２個の
バンクグループ８２は独立に動作し、網制御装置９２か
ら並列にアクセス可能となっている。これにより、メモ
リモジュールの数より多いデータ要素を並列に処理可能
となる。

【００２３】一方、図９に示すメモリモジュール５２Ｂ
は，アドレスマッピング回路６２Ｂと，８個のバンクグ
ループ８２からなる。各バンクグループ８２は、図８に
示したものと同一である。すなわち、各バンクグループ
８２は４個のバンク７２からなり，ストア要求を１サイ
クルあたり最大１個受けることができる。メモリモジュ
ール５２Ｂ内の８個のバンクグループ８２は独立に動作
し、網制御装置９２から並列にアクセス可能となってい
る。

【００２４】図８に示したメモリモジュール５２Ａ全体
では、ストア要求を１サイクルあたり最大２個受けるこ
とができるのに対し、図９に示したメモリモジュール５
２Ｂ全体では、ストア要求を１サイクルあたり最大８個
受けることができる。また総バンク数も増えるため、バ
ンク競合が起こりにくくなる。これらにより、メモリモ
ジュール５２Ｂを用いて主記憶装置３２を構築した方
が，より高い処理性能を得ることができる。

【００２５】図１０に、プロセッサ１２が発行するスト
アアクセス要求に付随するアドレスフィールドを示す。
本実施例の計算機システム２では、アドレスは２０ビッ
トで指定される。データは主記憶装置３２に８バイト単
位で格納され、１要素８バイトがアクセス単位となる。
図において上位アドレスとは、先に定義したアドレス、
すなわち，主記憶装置３２のアクセス単位に付けられた
番号を意味する。本実施例では、以下，この上位アドレ
スを単にアドレスということがある。上位アドレスは１
７ビットからなる。一方、下位アドレスは，データの１
要素内のバイトアドレスを指す。本実施例では、データ
要素が８バイトの大きさを有するため、下位アドレスは
３ビットからなる。

【００２６】図８に示したメモリモジュール５２Ａを用
いて主記憶装置３２を構築した場合、図１０のアドレス
フィールドがさらに図１１に示すように解釈される。ア
ドレスの最上位ビットを第０ビットとした時、第１５ビ
ットと第１６ビットの２ビットよりなるＭＭフィールド
は、図７の計算機システムにインタリーブ方式でアドレ
スを割り付ける時に、そのアドレスが割り付けられるメ
モリモジュール番号を示す。第１４ビットはＢＧフィー
ルドで、ＭＭフィールドで決まるメモリモジュール内で
そのアドレスが割り付けられているバンクグループ番号
を示す。そして、第１２ビットと第１３ビットの２ビッ
トよりなるＢＫフィールドは，そのバンクグループ内で
そのアドレスが割り付けられるバンク番号を示す。第０
ビットから第１１ビットはバンク内オフセットを表すフ
ィールドであり、バンク内でそのアドレスが割り当てら
れたアクセス単位の記憶位置を表す。

【００２７】一方、図９に示したメモリモジュール５２
Ｂを用いて主記憶装置３２を構築した場合、図１０のア
ドレスフィールドは図１２に示すように解釈される。第
１５ビットと第１６ビットの２ビットよりなるＭＭフィ
ールドは、図７の計算機システムにインタリーブ方式で
アドレスを割り付ける時に、そのアドレスが割り付けら
れるメモリモジュール番号を示す。第１２ビットから第
１４ビットの３ビットはＢＧフィールドで、ＭＭフィー
ルドで決まるメモリモジュール内でそのアドレスが割り
付けられているバンクグループ番号を示す。そして、第
１０ビットと第１１ビットの２ビットよりなるＢＫフィ
ールドは、そのバンクグループ内でそのアドレスが割り
付けられるバンク番号を示す。第０ビットから第９ビッ
トはバンク内オフセットを表すフィールドであり、バン
ク内でそのアドレスが割り当てられたアクセス単位の記
憶位置を表す。

【００２８】以下、プロセッサ１２からストアアクセス
要求が発行された際の動作を説明する。

【００２９】プロセッサ１２がストアアクセス要求を発
行すると、その要求は二重化されたアクセスパスを介し
て対応する網制御装置９２に送られる。既に述べた通
り、各プロセッサ１２は対応する網制御装置９２に対し
て、ストア要求を１サイクルあたり最大２個発行するこ
とができる。

【００３０】網制御装置９２は、プロセッサ１２からス
トア要求を１サイクルあたり最大２個受け取る。ストア
要求を受け取ると、まず，アドレスマッピング回路４２
を用いて、そのストア要求に付随するアドレスを，本実
施例における主記憶スキュースキームに従って、アクセ
スすべきメモリモジュール番号を含むアドレスに変換す
る。その後、変換したアドレスからストア要求を転送す
べきメモリモジュール５２を決定し、そのメモリモジュ
ール５２へストア要求を転送する。各網制御装置９２
は、４個のメモリモジュール５２それぞれに対して独立
に，ストア要求を１サイクルあたり最大１個転送するこ
とができる。これにより、各網制御装置９２から主記憶
装置３２全体に対しては、ストア要求を１サイクルあた
り最大４個転送することができる。

【００３１】図１３に、アドレスマッピング回路４２で
おこなうアドレス変換の方法を示す。アドレスマッピン
グ回路４２は、モジュロ４の２ビット加算器１０１を備
えている。加算器１０１は、変換前アドレスの第１３〜
１４ビットと第１５〜１６ビットを４のモジュロで加算
し、その結果を変換後アドレスの第１５〜１６ビットと
する。この加算の際に生じる桁上げは無視する（すなわ
ち、モジュロ４の加算をおこなう）。第０〜１４ビット
および第１７〜１９ビットについては、変換前アドレス
と変換後アドレスで変わらない。変換後アドレスの第１
５〜１６ビットを、アクセスすべきメモリモジュール番
号とする。図１４に、各メモリモジュールに割り付けら
れるアドレスを示す。メモリモジュール番号ＭＭとアド
レスＡＤＲの関係は、（数２）で表される。

【００３２】（数２）ＭＭ＝（ＡＤＲ＋ＡＤＲ÷４）ｍｏｄ４図１４のアドレス割り付けにおいて、プロセッサ１２か
ら網制御装置９２に一定のアドレス間隔（ストライド）
のストア要求を発行していく場合の、ストライドとそれ
に対するストア要求のメモリモジュール５２への分散状
況との関係を、図１５に示す。また，図１４のアドレス
割り付けにおいて，プロセッサ１２から網制御装置９２
に対して、一定のアドレス間隔（ストライド）のストア
要求を１サイクルあたり２個ずつ発行していく場合の、
ストライドとそれに対する網制御装置９２の処理性能と
の関係を、図１６に示す。ただし，この場合の性能と
は，プロセッサ１２がストア要求を発行し始めてから十
分時間が経過し、１サイクルあたりの網制御装置９２か
ら主記憶装置３２へのストア要求転送数が定常状態にな
った時の性能であり、１サイクルに１要求を転送できる
場合の性能を１としている。網制御装置９２の処理性能
に着目するため、主記憶装置３２におけるストア要求の
滞りは起こらないと仮定している。ストライドが１６の
倍数の時は、プロセッサ１２から網制御装置９２に１サ
イクルあたり２要求が送られてくるのに対し、網制御装
置９２から主記憶装置３２へは１サイクルあたり１要求
しか転送することができない。網制御装置９２への要求
入力ピッチが処理能力を越えるため、プロセッサ１２の
ストア要求発行を適宜抑止する必要が生じる。

【００３３】比較のため、図１７に，網制御装置９２が
アドレスマッピング回路４２でアドレス変換をおこなわ
ない場合の、各メモリモジュール５２に割り付けられる
アドレスを示す。また、その場合の，ストライドとそれ
に対するストア要求のメモリモジュール５２への分散状
況との関係を図１８に、ストライドとそれに対する網制
御装置９２の処理性能との関係を図１９に示す。図１５
と図１８の比較からわかるように、アドレスマッピング
回路４２のアドレス変換により，ストア要求が特定メモ
リモジュール５２へ集中するストライドの種類を少なく
することができる。また、図１６と図１９の比較からわ
かるように，アドレスマッピング回路４２のアドレス変
換により、網制御装置９２の処理性能が低下するストラ
イドの種類を少なくすることができる。

【００３４】網制御装置９２からメモリモジュール５２
にストア要求を転送する際、図２０に示すように、スト
ア要求に付随するアドレスのうち，第１５〜１６ビット
（ＭＭフィールド）を落として転送する。これによっ
て、必要な信号線の本数を減らすことができる。

【００３５】網制御装置９２は、ストア要求を一時的に
保持するバッファ等を備えてもよい。これにより、スト
ア要求の転送先が一時的にある特定のメモリモジュール
５２に集中しても、網制御装置９２におけるストア要求
の保持能力を越えない限りは，プロセッサ１２からのス
トア要求を抑止しないで済む。また、アドレスマッピン
グ回路４２でおこなうアドレス変換は，図１３とは異な
っていてもよい。例えば、図１３のモジュロ４の２ビッ
ト加算器１０１に代えて，２ビットの排他的論理和回路
を利用してもよい。

【００３６】続いて、メモリモジュール５２内でのスト
ア要求の処理の流れを説明する。

【００３７】まず、図８に示したメモリモジュール５２
Ａを使った場合について説明する。メモリモジュール５
２Ａは、４個の網制御装置９２それぞれから，ストア要
求を１サイクルあたり最大１個受け取る。ストア要求を
受け取ると、まず，アドレスマッピング回路６２Ａを用
いて、そのストア要求に付随するアドレスを，本実施例
における主記憶スキュースキームに従って、アクセスす
べきバンクグループ番号およびバンク番号を含むアドレ
スに変換する。その後、変換したアドレスからストア要
求を転送すべきバンクグループ８２およびバンク７２を
決定し、当該バンクグループ８２の当該バンク７２でス
トア処理をおこなう。各バンクグループ８２は、独立に
ストア処理をおこなうことができる。

【００３８】図２１に、アドレスマッピング回路６２Ａ
でおこなうアドレス変換の方法を示す。アドレスマッピ
ング回路６２Ａは、排他的論理和回路１０２を備えてい
る。排他的論理和回路１０２は、変換前アドレスの第０
〜２ビットと第３〜５ビットと第６〜８ビットと第９〜
１１ビットと第１２〜１４ビットを入力として、３ビッ
ト幅のビットごとに排他的論理和を取り、その結果を変
換後アドレスの第１２〜１４ビットとする。第０〜１１
ビットおよび第１５〜１７ビットについては、変換前ア
ドレスと変換後アドレスで変わらない。変換後アドレス
の第１４ビットをアクセスすべきバンクグループ番号と
し、第１２〜１３ビットをバンクグループ内のバンク番
号とする。図２２に、メモリモジュール６２Ａを用いて
主記憶装置３２を構築した場合の、メモリモジュール，
バンクグループ，バンクの各階層へのアドレス割り付け
を示す。また、本アドレス割り付けにおけるストライド
とそれに対するストア要求のメモリモジュール、バンク
グループ，バンクへの分散状況との関係を、図２３に示
す。

【００３９】比較のため、図２４に，メモリモジュール
５２Ａがアドレスマッピング回路６２Ａでアドレス変換
をおこなわない場合の、メモリモジュール，バンクグル
ープ，バンクの各階層へのアドレス割り付けを示す。ま
た、その場合の，ストライドとそれに対するストア要求
のメモリモジュール、バンクグループ，バンクへの分散
状況との関係を、図２５に示す。図２３と図２５の比較
からわかるように，アドレスマッピング回路６２Ａのア
ドレス変換により、ストライドが２の倍数であれば、同
じストライドに対してストア要求が送られるバンクグル
ープおよびバンクの数が増え、より高い主記憶処理性能
を得ることができる。

【００４０】次に、図９に示したメモリモジュール５２
Ｂを使った場合について説明する。メモリモジュール５
２Ｂは、４個の網制御装置９２それぞれから，ストア要
求を１サイクルあたり最大１個受け取る。ストア要求を
受け取ると、まず，アドレスマッピング回路６２Ｂを用
いて、そのストア要求に付随するアドレスを，本実施例
における主記憶スキュースキームに従って、アクセスす
べきバンクグループ番号およびバンク番号を含むアドレ
スに変換する。その後、変換したアドレスからストア要
求を転送すべきバンクグループ８２およびバンク７２を
決定し、当該バンクグループ８２の当該バンク７２でス
トア処理をおこなう。各バンクグループ８２は、独立に
ストア処理をおこなうことができる。

【００４１】図２６に、アドレスマッピング回路６２Ｂ
でおこなうアドレス変換の方法を示す。アドレスマッピ
ング回路６２Ｂは、排他的論理和回路１０３を備えてい
る。排他的論理和回路１０３は、変換前アドレスの第０
〜４ビットと第５〜９ビットと第１０〜１４ビットを入
力として、５ビット幅のビットごとに排他的論理和を取
り，その結果を変換後アドレスの第１０〜１４ビットと
する。第０〜９ビットおよび第１５〜１７ビットについ
ては、変換前アドレスと変換後アドレスで変わらない。
変換後アドレスの第１２〜１４ビットをアクセスすべき
バンクグループ番号とし、第１０〜１１ビットをバンク
グループ内のバンク番号とする。図２７ないし図３０
に、メモリモジュール６２Ａを用いて主記憶装置３０を
構築した場合の、メモリモジュール、バンクグループ，
バンクの各階層へのアドレス割り付けを示す。また、本
アドレス割り付けにおけるストライドとそれに対するス
トア要求のメモリモジュール、バンクグループ，バンク
への分散状況との関係を，図３１に示す。

【００４２】比較のため、図３２ないし図３５に，メモ
リモジュール５２Ａがアドレスマッピング回路６２Ｂで
アドレス変換をおこなわない場合の、メモリモジュー
ル、バンクグループ，バンクの各階層へのアドレス割り
付けを示す。また、その場合の，ストライドとそれに対
するストア要求のメモリモジュール、バンクグループ，
バンクへの分散状況との関係を，図３６に示す。図３１
と図３６の比較からわかるように、アドレスマッピング
回路６２Ｂのアドレス変換により、ストライドが２の倍
数であれば，同じストライドに対してストア要求が送ら
れるバンクグループおよびバンクの数が増え、より高い
主記憶処理性能を得ることができる。

【００４３】なお、図２３と図３１の比較からわかるよ
うに，主記憶装置３２を構成するメモリモジュールを図
８のメモリモジュール５２Ａから図９のメモリモジュー
ル５２Ｂに交換することで、同じストライドに対してス
トア要求が送られるバンクグループおよびバンクの数が
増え、より高い処理性能を持つ主記憶装置３２が実現さ
れる。

【００４４】図８のメモリモジュール５２Ａおよび図９
のメモリモジュール５２Ｂは、ストア要求を一時的に保
持するバッファ等を備えてもよい。これにより、ストア
要求の転送先が一時的にある特定のバンクグループ８２
あるいは特定のバンク７２に集中しても、メモリモジュ
ール５２Ａまたはメモリモジュール５２Ｂにおけるスト
ア要求の保持能力を越えない限りは、網制御装置９２か
らのストア要求を抑止しないで済む。また、アドレスマ
ッピング回路６２Ａまたはアドレスマッピング回路６２
Ｂでおこなうアドレス変換は、図２１または図２６と異
なっていてもよい。例えば，図２１の３ビット排他的論
理和回路１０２に代えて、モジュロ８の３ビット加算器
を利用してもよい。また、図２６の５ビット排他的論理
和回路１０３に代えて，モジュロ３２の５ビット加算器
を利用してもよい。

【００４５】本発明の特徴は、主記憶スキューを実現す
るためのアドレスマッピング回路を相互結合網内とメモ
リモジュール内の２箇所に設け、アドレス変換を２段階
でおこなっていることにある。これにより、メモリモジ
ュールの交換によりバンクグループおよびバンクの構成
が変わった場合でも、その新しい構成に適した主記憶ス
キューを実現し、高い主記憶性能を得ることができる。

【００４６】ここで比較のために、従来の計算機システ
ムでメモリモジュールを交換することを考えてみる。図
３７に示す従来の計算機システム３は、メモリモジュー
ル５３がアドレスマッピング回路を持たないことと、網
制御装置９３内のアドレスマッピング回路４３でおこな
うアドレス変換がアドレスマッピング回路４２でおこな
うアドレス変換と異なることを除いては、図７に示した
本発明の一実施例による計算機システム２と同様の構成
である。図３７の計算機システム３で使われるメモリモ
ジュール５３として、最初は図３８に示すメモリモジュ
ール５３Ａを用い、のちに性能向上のために図３９に示
すメモリモジュール５３Ｂに交換するものとする。図３
８のメモリモジュール５３Ａは、アドレスマッピング回
路を持たず、アドレス変換をおこなわないことを除いて
は，バンクグループおよびバンクの構成などすべて図８
のメモリモジュール５２Ａと同様である。また、図３９
のメモリモジュール５３Ｂは，アドレスマッピング回路
を持たず，アドレス変換をおこなわないことを除いて
は、バンクグループおよびバンクの構成などすべて図９
のメモリモジュール５２Ｂと同様である。

【００４７】図４０に、アドレスマッピング回路４３で
おこなうアドレス変換の方法を示す。アドレスマッピン
グ回路４３では、計算機システム３でメモリモジュール
５３Ａを用いた場合に、計算機システム２でメモリモジ
ュール５２Ａを用いた場合と同じアドレス割り付け、す
なわち図２２のアドレス割り付けになるよう，アドレス
変換をおこなう。アドレスマッピング回路４３は、モジ
ュロ４の２ビット加算器１０４と，排他的論理和回路１
０５とを備えている。加算器１０４は、変換前アドレス
の第１３〜１４ビットと第１５〜１６ビットを４のモジ
ュロで加算し、その結果を変換後アドレスの第１５〜１
６ビットとする。排他的論理和回路１０５は、変換前ア
ドレスの第０〜２ビットと第３〜５ビットと第６〜８ビ
ットと第９〜１１ビットと第１２〜１４ビットを入力と
して、３ビット幅のビットごとに排他的論理和を取り，
その結果を変換後アドレスの第１２〜１４ビットとす
る。第０〜１１ビットおよび第１７〜１９ビットについ
ては、変換前アドレスと変換後アドレスで変わらない。
計算機システム３でメモリモジュール５３Ａを用いた場
合のアドレス割り付けは、計算機システム２でメモリモ
ジュール５２Ａを用いた場合のアドレス割り付け（図２
２）と同じである。また、ストライドとそれに対するス
トア要求のメモリモジュール，バンクグループ、バンク
への分散状況との関係も，計算機システム２でメモリモ
ジュール５３Ａを用いた場合のもの（図２３）と同じで
ある。

【００４８】ここで、計算機システム３のメモリモジュ
ール５３として，メモリモジュール５３Ｂを用いた場合
を考える。この場合のアドレス割り付けを、図４１ない
し図４４に示す。また、本アドレス割り付けにおけるス
トライドとそれに対するストア要求のメモリモジュー
ル、バンクグループ，バンクへの分散状況との関係を，
図４５に示す。図３１と図４５の比較からわかるよう
に、本発明による計算機システム２は従来の計算機シス
テム３と比べて、ストライドが６４の倍数であれば，同
じストライドに対してストア要求が送られるバンクの数
が増え、より高い主記憶処理性能を得ることができる。

【００４９】

【発明の効果】以上説明したように、本発明による計算
機システムでは，メモリモジュールの交換によりバンク
構成が変わった場合でも、その新しいバンク構成に適し
た主記憶スキューを実現することで、主記憶装置の性能
を向上させることができる。

【図面の簡単な説明】

【図１】本発明による計算機システムの要部構成を示す
ブロック図。

【図２】主記憶スキューをおこなわないインタリーブ方
式におけるアドレス割り付けを示す図。

【図３】図２のアドレス割り付けをおこなった場合の、
ストライドと，それに対するアクセス要求のバンクへの
分散状況との関係を表す図。

【図４】主記憶スキューをおこなう従来の計算機システ
ムの全体構成を示すブロック図。

【図５】図４の計算機システムで主記憶スキューをおこ
なった場合のアドレス割り付けを示す図。

【図６】図５のアドレス割り付けをおこなった場合の、
ストライドと，それに対するアクセス要求のバンクへの
分散状況との関係を表す図。

【図７】本発明の一実施例による計算機システムの全体
構成を示すブロック図。

【図８】図７の計算機システムに用いるメモリモジュー
ルの一例の構成を表すブロック図。メモリモジュールを
２バンクグループ、各バンクグループを４バンクで構成
したものである。

【図９】図７の計算機システムに用いるメモリモジュー
ルの一例の構成を表すブロック図。メモリモジュールを
８バンクグループ、各バンクグループを４バンクで構成
したものである。

【図１０】図７の計算機システムのプロセッサが発行す
るアクセス要求に付随するアドレスフィールドを示す
図。

【図１１】図７の計算機システムの主記憶装置を図８の
メモリモジュールで構築した場合の、プロセッサから網
制御装置に送られるストア要求に付随するアドレスフィ
ールドを示す図。

【図１２】図７の計算機システムの主記憶装置を図９の
メモリモジュールで構築した場合の、プロセッサから網
制御装置に送られるストア要求に付随するアドレスフィ
ールドを示す図。

【図１３】図７の計算機システムのアドレスマッピング
回路４２でおこなうアドレス変換の方法を表す図。

【図１４】図１３のアドレス変換をおこなった場合の、
各メモリモジュールに割り付けられるアドレスを示す
図。

【図１５】図１４のアドレス割り付けをおこなった場合
の、ストライドと，それに対するストア要求のメモリモ
ジュールへの分散状況との関係を表す図。

【図１６】図１４のアドレス割り付けをおこなった場合
の、ストライドと，それに対する網制御装置の処理性能
との関係を表す図。

【図１７】図１３のアドレス変換をおこなわない場合
の、各メモリモジュールに割り付けられるアドレスを示
す図。

【図１８】図１７のアドレス割り付けをおこなった場合
の、ストライドと，それに対するストア要求のメモリモ
ジュールへの分散状況との関係を表す図。

【図１９】図１７のアドレス割り付けをおこなった場合
の、ストライドと，それに対する網制御装置の処理性能
との関係を表す図。

【図２０】図７の計算機システムで、網制御装置からメ
モリモジュールへストア要求を転送する際の、アドレス
幅の削減方法を表す図。

【図２１】図８のメモリモジュールのアドレスマッピン
グ回路６２Ａでおこなうアドレス変換の方法を表す図。

【図２２】図７の計算機システムで図８のメモリモジュ
ール５２Ａを使用した場合の、アドレス割り付けを示す
図。

【図２３】図２２のアドレス割り付けをおこなった場合
の、ストライドとそれに対するストア要求のメモリモジ
ュール、バンクグループ，バンクへの分散状況との関係
を表す図。

【図２４】図２１のアドレス変換をおこなわない場合
の、アドレス割り付けを示す図。

【図２５】図２４のアドレス割り付けをおこなった場合
の、ストライドとそれに対するストア要求のメモリモジ
ュール、バンクグループ，バンクへの分散状況との関係
を表す図。

【図２６】図９のメモリモジュールのアドレスマッピン
グ回路６２Ｂでおこなうアドレス変換の方法を表す図。

【図２７】図７の計算機システムで図９のメモリモジュ
ール５２Ｂを使用した場合の、アドレス割り付けの一部
を示す図。

【図２８】図７の計算機システムで図９のメモリモジュ
ール５２Ｂを使用した場合の、アドレス割り付けの一部
を示す図。

【図２９】図７の計算機システムで図９のメモリモジュ
ール５２Ｂを使用した場合の、アドレス割り付けの一部
を示す図。

【図３０】図７の計算機システムで図９のメモリモジュ
ール５２Ｂを使用した場合の、アドレス割り付けの一部
を示す図。

【図３１】図２７〜３０のアドレス割り付けをおこなっ
た場合の、ストライドとそれに対するストア要求のメモ
リモジュール、バンクグループ，バンクへの分散状況と
の関係を表す図。

【図３２】図２６のアドレス変換をおこなわない場合
の、アドレス割り付けの一部を示す図。

【図３３】図２６のアドレス変換をおこなわない場合
の、アドレス割り付けの一部を示す図。

【図３４】図２６のアドレス変換をおこなわない場合
の、アドレス割り付けの一部を示す図。

【図３５】図２６のアドレス変換をおこなわない場合
の、アドレス割り付けの一部を示す図。

【図３６】図３２〜３５のアドレス割り付けをおこなっ
た場合の、ストライドとそれに対するストア要求のメモ
リモジュール、バンクグループ，バンクへの分散状況と
の関係を表す図。

【図３７】従来の計算機システムの一例の全体構成を示
すブロック図。

【図３８】図３７の計算機システムに用いるメモリモジ
ュールの一例の構成を表すブロック図。メモリモジュー
ルを２バンクグループ、各バンクグループを４バンクで
構成したものである。

【図３９】図３７の計算機システムに用いるメモリモジ
ュールの一例の構成を表すブロック図。メモリモジュー
ルを８バンクグループ、各バンクグループを４バンクで
構成したものである。

【図４０】図３７の計算機システムのアドレスマッピン
グ回路４３でおこなうアドレス変換の方法を表す図。

【図４１】図３７の計算機システムで図３９のメモリモ
ジュール５３Ｂを使用した場合の、アドレス割り付けの
一部を示す図。

【図４２】図３７の計算機システムで図３９のメモリモ
ジュール５３Ｂを使用した場合の、アドレス割り付けの
一部を示す図。

【図４３】図３７の計算機システムで図３９のメモリモ
ジュール５３Ｂを使用した場合の、アドレス割り付けの
一部を示す図。

【図４４】図３７の計算機システムで図３９のメモリモ
ジュール５３Ｂを使用した場合の、アドレス割り付けの
一部を示す図。

【図４５】図４１〜４４のアドレス割り付けをおこなっ
た場合の、ストライドとそれに対するストア要求のメモ
リモジュール、バンクグループ，バンクへの分散状況と
の関係を表す図。

【符号の説明】

１０プロセッサ２０相互結合網３０主記憶装置４０アドレスマッピング回路５０メモリモジュール６０アドレスマッピング回路。

フロントページの続き (72)発明者玉置由子東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者藤井啓明東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5B060 HA02 HA05 HA08

Claims

【特許請求の範囲】

【請求項１】１個または複数個のプロセッサと、複数の
メモリジュールを含む主記憶装置と、前記プロセッサと
前記主記憶装置の前記複数のメモリモジュールとの間を
相互に結合する相互結合網とを備える計算機システムに
おいて、前記相互結合網には第１のアドレスマッピング回路を有
し、前記メモリモジュールの各々には第２のアドレスマッピ
ング回路を有し、前記第１、第２のアドレスマッピング回路の２段階でア
ドレス変換をおこなうことを特徴とする計算機システ
ム。
【請求項２】前記第２のアドレスマッピング回路でおこ
なうアドレス変換が、当該メモリモジュールのバンク構
成に適した方式でおこなわれることを特徴とする、請求
項１記載の計算機システム。
【請求項３】前記相互結合網がバス構造であることを特
徴とする、請求項１記載の計算機システム。
【請求項４】前記相互結合網が１段あるいは多段のスイ
ッチ構造であることを特徴とする、請求項１記載の計算
機システム。