JP2017208087A - メモリのアクセスに用いる方法及び装置 - Google Patents

Abstract

【課題】 メモリのアクセスに用いる方法及び装置を提供する。【解決手段】 アクセスアドレスを決定する方法が、第１の入力アドレスを第１の出力アドレスに変換する為の第１のアドレス変換規則を決定するステップと、第２の入力アドレスを第２の出力アドレスに変換する為の第２のアドレス変換規則を決定するステップと、第１のアドレス変換規則及び第２のアドレス変換規則の少なくとも一方を使用してアクセスアドレスを決定するステップと、を含む。メモリアドレスに基づいてメモリにアクセスする装置が、第１の入力アドレスを第１の出力アドレスに変換するように構成された第１のアドレス変換器と、第２の入力アドレスを第２の出力アドレスに変換するように構成された第２のアドレス変換器と、を含む。この装置は、第１のアドレス変換器及び第２のアドレス変換器の少なくとも一方を使用して、メモリアドレスをアクセスアドレスに変換するように構成されている。【選択図】 図３

Description

本開示は、メモリにアクセスすることに関し、特に、メモリにアクセスする為のアクセスアドレスを決定する方法に関する。本開示は更に、メモリにアクセスする為の装置に関する。

エンジンの制御に使用されるマイクロコントローラとして、オンチップフラッシュなどの不揮発性メモリ（ＮＶＭ）がある。オンチップフラッシュメモリメモリは、ある特定の用途で、ソフトウェアの形で実施される制御アルゴリズムで使用されるパラメータ値である一定値を記憶する。これらのパラメータ値は、制御アルゴリズムの挙動を決定し、従って、エンジンの挙動を決定する。較正とは、測定値を反映するように、且つ／又は、所望の挙動を達成するように、これらのパラメータ値を調整すること、即ち、値を適応させることである。較正は、エンジンの作動中に実施可能である。従って、較正は、マイクロコントローラがエンジンの作動を制御するように働いている間に実施可能である。較正が実施されている間に、一定値を記憶する為に、いわゆる「オーバレイ」ランダムアクセスメモリ（ＲＡＭ）が使用されてよい。オーバレイＲＡＭへのアクセスは、フラッシュメモリにアクセスする為のメモリアドレスを、オーバレイＲＡＭで使用するアクセスアドレスに変換することにより、可能である。

マイクロコントローラによって実行されるソフトウェアは、古くなる可能性がある。古くなったソフトウェアは、更新しなければならない場合がある。更新されたソフトウェアを、フラッシュメモリの半分にロードすることが可能である。しかしながら、更新されたソフトウェアが実行されない限り、古くなったソフトウェアがフラッシュメモリの別の半分に保持され、引き続き実行されることになる。

一態様では、メモリへのアクセスの為のアクセスアドレスを決定する方法が、第１の入力アドレスを第１の出力アドレスに変換する為の第１のアドレス変換規則を決定するステップと、第２の入力アドレスを第２の出力アドレスに変換する為の第２のアドレス変換規則を決定するステップと、を含む。更に、この方法は、第１のアドレス変換規則及び第２のアドレス変換規則の少なくとも一方を使用して、メモリアドレスに基づいて、アクセスアドレスを決定するステップを含む。

一態様では、アクセスアドレスにおいてメモリにアクセスする装置が、第１の入力アドレスを第１の出力アドレスに変換するように構成された第１のアドレス変換器と、第２の入力アドレスを第２の出力アドレスに変換するように構成された第２のアドレス変換器と、を含む。この装置は、第１のアドレス変換器及び第２のアドレス変換器の少なくとも一方を使用して、メモリアドレスをアクセスアドレスに変換するように構成されている。

独立請求項は、本発明を様々な態様で定義する。従属請求項は、それらの様々な態様における本発明による実施形態について述べる。

以下の図面を参照しながら詳細説明を読むことにより、目的及び特徴が明らかになるであろう。

幾つかの実施形態によるシステムを概略的に示すブロック図である。 幾つかの実施形態によるシステムを概略的に示すブロック図である。 幾つかの実施形態によるシステムを概略的に示すブロック図である。 幾つかの実施形態によるシステムを概略的に示すブロック図である。 幾つかの実施形態によるシステムを概略的に示すブロック図である。

以下では、添付図面を参照しながら、実施形態、実施態様、及び関連する効果を開示する。本明細書では、類似の用語は、全説明を通して類似の要素を意味する。

図１は、幾つかの実施形態による一例示的システムを示す。本システムは装置として実施可能であり、実施要件によっては、本システムの実施形態の構成要素が、ハードウェアの形で、且つ／又はソフトウェアの形で実施されてよい。

本システムは、中央処理ユニット（ＣＰＵ）などのプロセッサ１１０と、複数のメモリセグメントとを含む。メモリセグメントは、様々なメモリ技術又は記憶技術を含んでよい。例えば、１つのメモリセグメントは、本明細書では「作動メモリセグメント１２０」と呼ばれる、第１の不揮発性メモリＮＶＭ＿１として与えられる。作動メモリセグメント１２０は、作動するアドレス範囲をあらかじめ決められてよい。本システムは、作動メモリセグメントを、本システムの通常又は日常の作動において使用するように構成されてよい。

作動メモリセグメント１２０に加えて、本システムは更に、本明細書では「第１の拡張メモリセグメント１３０」と呼ばれる別のメモリセグメントを含み、これは、実施形態によっては、第２の不揮発性メモリＮＶＭ＿２として与えられる。更に、作動メモリセグメント１２０に加えて、本システムは、また別の、本明細書では「第２の拡張メモリセグメント１４０」と呼ばれるメモリセグメントを含み、これは、実施形態によっては、揮発性メモリとして与えられる。作動メモリセグメント１２０、第１の拡張メモリセグメント１３０、及び／又は第２の拡張メモリセグメント１４０は、ＣＰＵ １１０と結合されている。例えば、本システムは、ＣＰＵ １１０が作動メモリセグメント１２０、第１の拡張メモリセグメント１３０、及び／又は第２の拡張メモリセグメント１４０のアドレスを指定することを可能にするように構成された、アドレスバス１７０などのアドレス結合を含んでよい。当然のことながら、メモリセグメントの数は３に限定されず、本システムは、より多くのメモリセグメントを包含してよい。更に、「メモリセグメント」という言い回しは、限定として理解されるべきではない。本明細書における「メモリセグメント」という言い回しは、記憶装置、メモリ、メモリ部分、メモリ装置、メモリ回路などの意味を包含する。

ＣＰＵ １１０は、本明細書では「メモリアドレス」ＭＥＭ＿ＡＤＤＲと呼ばれるメモリアクセスアドレスを使用して作動メモリセグメント１２０にアクセスするように構成されてよい。メモリアドレスＭＥＭ＿ＡＤＤＲは、作動アドレス範囲内になるように、あらかじめ決定されてよい。実施形態によっては、作動アドレス範囲は、作動メモリセグメント１２０のアドレスを指定する為に利用可能な物理アドレスの範囲の境界の内側にある。

実施形態によっては、作動メモリセグメント１２０は、ＣＰＵ １１０と結合される不揮発性メモリ配列の第１のセグメント又は第１の部分（第１の不揮発性メモリＮＶＭ＿１）として与えられる。実施態様によっては、不揮発性メモリ配列の少なくとも一部分が、ＣＰＵ １１０を含む他の回路と統合される。不揮発性メモリ配列は、例えば、フラッシュメモリ、強誘電体ランダムアクセスメモリ、相転移ランダムアクセスメモリ、ミリピードメモリ、及び／又は磁気抵抗メモリを含んでよい。

実施形態によっては、第１の拡張メモリセグメント１３０（第２の不揮発性メモリＮＶＭ＿２）は、不揮発性メモリ配列の第２のセグメント又は第２の部分として与えられる。実施形態によっては、作動メモリセグメント１２０（第１の不揮発性メモリＮＶＭ＿１）及び第１の拡張メモリセグメント１３０（第２の不揮発性メモリＮＶＭ＿２）は、単一フラッシュメモリ装置の一部分を形成する。実施形態によっては、単一フラッシュメモリ装置にＣＰＵ １１０が埋め込まれる。

第１の拡張メモリセグメント１３０は、作動アドレス範囲とは異なる第１の拡張アドレス範囲（本明細書では簡潔に第１のアドレス範囲とも呼ばれる）を有する。実施態様によっては、作動アドレス範囲と第１の拡張アドレス範囲は重ならない。即ち、作動アドレス範囲と第１の拡張アドレス範囲には共通のアドレスが全くない。

実施形態によっては、第１の拡張アドレス範囲は、作動アドレス範囲と同等の数のアドレスを包含する。少なくとも１つの可能な効果として、第１の拡張メモリセグメント１３０（第２の不揮発性メモリ）は、いわゆる「オーバレイ」ランダムアクセスメモリ（ＲＡＭ）として使用されてよい。オーバレイＲＡＭは、較正パラメータ値のセットを記憶するように構成されてよく、このそれぞれが、作動メモリセグメント１２０（第１の不揮発性メモリ）に記憶されている、対応する、較正パラメータ値のセットの中の１つと対応する。後で述べるように、そのような実施形態は、本システムの作動パラメータ値の較正において使用されてよい。又、実施形態によっては、オーバレイＲＡＭは、ＣＰＵによって実行されるように構成されたソフトウェアコードを記憶するように構成されてよい。特に、このソフトウェアコードは、作動メモリセグメントに記憶されているソフトウェアのコピー又は更新バージョンであってよい。

実施形態によっては、第２の拡張メモリセグメント１４０は、ＣＰＵ １１０と結合された揮発性メモリとして与えられる。揮発性メモリは、例えば、動的ランダムアクセスメモリ（ＤＲＡＭ）として、又は静的ランダムアクセスメモリ（ＳＲＡＭ）として与えられてよい。第２の拡張メモリセグメント１４０（揮発性メモリ）は、ＣＰＵ １１０を含む回路に埋め込まれてよい。第２の拡張メモリセグメント１４０は又、ＣＰＵ １１０とは別個の回路ブロックとして実施されてもよい。少なくとも１つの可能な効果として、揮発性メモリへのアクセスは、不揮発性メモリへのアクセスより高速であることが可能である。

実施形態によっては、第２の拡張メモリセグメント１４０は、作動アドレス範囲とも第１の拡張アドレス範囲とも異なる第２の拡張アドレス範囲（本明細書では簡潔に第２のアドレス範囲とも呼ばれる）を有してよい。例えば、第２の拡張アドレス範囲は、作動アドレス範囲とも第１の拡張アドレス範囲ともアドレスを全く共有しないように異なってよい。従って、実施形態によっては、第２の拡張アドレス範囲は、他のどのアドレス範囲とも重ならない。少なくとも１つの可能な効果として、本システムは、較正のような、多数の読み書きサイクルを必要とするアクティビティを実施する際に、（特に揮発性ＲＡＭとして与えられる）第２の拡張メモリセグメントを使用するように構成されてよい。従って、フラッシュメモリが早く劣化することを回避できる。実施形態によっては、第２の拡張アドレス範囲は、包含するアドレス数が、第１の拡張アドレス範囲よりも少ない。少なくとも１つの可能な効果として、第２の拡張メモリセグメントは、必要なチップ面積が少なくてよく、作動時には（例えば、読み出しアクセスを実施する場合や書き込みアクセスを実施する場合には）消費電力が第１の拡張メモリセグメントより少ないことが可能である。

図１に示された例示的システムは更に、本明細書では簡潔に「アドレス変換器」とも呼ばれる複数のアドレスマッピングブロックを含み、これらは、メモリアドレスＭＥＭ＿ＡＤＤＲを、本明細書では「アクセスアドレス」とも呼ばれるマッピング済みアドレスにマッピングするように構成されている。少なくとも１つの可能な効果として、変換器がメモリアドレスＭＥＭ＿ＡＤＤＲを、第１の拡張アドレス範囲内、又は第２の拡張アドレス範囲内のアクセスアドレスに変換する場合には、メモリアドレスＭＥＭ＿ＡＤＤＲは、作動メモリセグメント以外のメモリへのアクセスに使用されてよい。

図１に示された実施例では、本システムは、第１のアドレス変換器１５０を含む。第１のアドレス変換器１５０は、ＣＰＵ １１０と第１の拡張メモリセグメント１３０との結合の一部を成す。第１のアドレス変換器１５０は、メモリアドレスＭＥＭ＿ＡＤＤＲをアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１に変換するように構成されている。実施形態によっては、第１のアドレス変換器１５０は、メモリアドレスＭＥＭ＿ＡＤＤＲを変換する為に第１の変換規則を使用するように構成されている。実施形態によっては、第１のアドレス変換器１５０は、実施態様によってはあらかじめ決定されている第１の優先度に関連付けられており、実施形態によっては、第１のアドレス変換器１５０に関連付けられる優先度は変動する可能性がある。実施形態によっては、第１のアドレス変換器は、メモリアクセスに関連付けられた優先度が、第１のアドレス変換器１５０に関連付けられた第１の優先度と矛盾しない場合のみ、メモリアドレスＭＥＭ＿ＡＤＤＲを変換するように構成されている。

更に、本システムは、第２のアドレス変換器１６０を含んでよい。第２のアドレス変換器１６０は、ＣＰＵ １１０と第２の拡張メモリセグメント１４０との結合の一部を成す。第２のアドレス変換器１６０は、メモリアドレスＭＥＭ＿ＡＤＤＲをアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２に変換するように構成されている。実施形態によっては、第２のアドレス変換器１６０は、メモリアドレスＭＥＭ＿ＡＤＤＲを変換する為に第２の変換規則を使用するように構成されており、第２の変換規則は第１の変換規則と異なる。実施形態によっては、第２のアドレス変換器１６０は、第１の優先度と異なる第２の優先度に関連付けられている。実施形態によっては、第２のアドレス変換器１６０が第２の優先度に関連付けられているという事実は、あらかじめ決定されている。実施形態によっては、第２のアドレス変換器１６０に関連付けられた優先度は、変動する可能性がある。実施形態によっては、第２のアドレス変換器１６０は、メモリアクセスに関連付けられた優先度が、第２のアドレス変換器１６０に関連付けられた第２の優先度と矛盾しない場合のみ、メモリアドレスＭＥＭ＿ＡＤＤＲを変換するように構成されている。

本システムは、制御信号を、第１の制御接続１８５を介して第１のアドレス変換器１５０に送信するか、且つ／又は、第２の制御接続１８６を介して第２のアドレス変換器１６０に送信するように構成された、制御バス１８０などの制御結合を含んでよい。

実施形態によっては、第１のアドレス変換器１５０とＣＰＵ １１０とが結合される。この結合は、メモリにアクセスする為のメモリアドレスＭＥＭ＿ＡＤＤＲをＣＰＵ １１０から第１のアドレス変換器１５０に送信するように構成されてよい。例えば、この結合は、アドレスバス１７０への第１の変換器アドレス接続１７５によって与えられてよい。第１のアドレス変換器１５０は、第１の拡張アクセス接続１５３によって、第１の拡張メモリセグメント１３０と結合されてよく、第１の拡張アクセス接続１５３は、ＣＰＵ １１０が第１のアドレス変換器１５０を介して第１の拡張メモリセグメント１３０にアクセスすることを可能にするように構成されている。更に、ＣＰＵ １１０と第１のアドレス変換器１５０との間の結合は、制御バス１８０への第１の変換器制御接続１８５を含んでよく、第１の変換器制御接続１８５は、ＣＰＵ １１０から第１のアドレス変換器１５０に制御信号を与えるように構成されている。後で詳述するように、この制御信号は、アクセス及び／又はメモリアドレスＭＥＭ＿ＡＤＤＲに関連付けられた優先度を表すアクセス優先度信号ＡＣＣ＿ＰＲＩＯを含んでよい。

同様に、実施形態によっては、第２のアドレス変換器１６０とＣＰＵ １１０との結合が与えられる。この結合は、メモリにアクセスする為のメモリアドレスＭＥＭ＿ＡＤＤＲをＣＰＵ １１０から第２のアドレス変換器１６０に送信するように構成されてよい。例えば、この結合は、アドレスバス１７０への第２の変換器アドレス接続１７６によって与えられてよい。第２のアドレス変換器１６０は、第２の拡張アクセス接続１６４によって、第２の拡張メモリセグメント１４０と結合されてよく、第２の拡張アクセス接続１６４は、ＣＰＵ １１０が第２のアドレス変換器１６０を介して第２の拡張メモリセグメント１４０にアクセスすることを可能にするように構成されている。更に、ＣＰＵ １１０と第２のアドレス変換器１６０との結合は、制御バス１８０への第２の変換器制御接続１８６を含んでよく、第２の変換器制御接続１８６は、ＣＰＵ １１０から第２のアドレス変換器１６０に制御信号を与えるように構成されている。

実施形態によっては、ＣＰＵ １１０は、アクセス情報、例えば、アクセスの種類（読み出しアクセス／書き込みアクセス）、アクセスの対象（命令のフェッチ、パラメータ値の読み出し）、作動モード（通常の作動、較正中の作動）などに基づいてアクセス優先度信号ＡＣＣ＿ＰＲＩＯを生成するように構成されている。ＣＰＵは、アクセス優先度信号ＡＣＣ＿ＰＲＩＯを、第１のアドレス変換器１５０及び第２のアドレス変換器１６０の少なくとも一方に送信する為に制御バス１８０に出力するように構成されてよい。

以下では、（例えば、上述されたような）幾つかの実施形態に従って本システムを作動させることの例示的実施態様を説明する。

一例示的実施態様では、本システムは、（例えば、自動車環境において）エンジンの制御に使用される。例えば、ＣＰＵ １１０は、自動車のエンジン及び／又はパワートレインを制御するように構成されてよい。実施態様によっては、ＣＰＵ １１０は、作動アドレス範囲内のアドレスを参照して、作動メモリセグメント１２０に記憶されているソフトウェアを実行するように構成されている。ソフトウェアの実行は、使用状況に応じて値が異なってよいパラメータ変数の参照を含んでよい。例えば、所与のパラメータ変数の値を、状況に応じて、例えば、時間とともに減らしたり、増やしたり、他の形で変化させたりしてよい。パラメータ値は、頻繁な測定と更新が必要なものもあれば、作動の為には一定と見なされてよいものもある。しかしながら、一定パラメータであっても、較正と呼ばれる最初の決定が必要であり、又、一定パラメータも時々は再較正が必要になる場合がある。実施態様によっては、パラメータ変数の一定値は、いったん決定されたら、例えば、ソフトウェアの必須な一部分として、ソフトウェアとともに作動メモリセグメント１２０に記憶される。

実施態様によっては、一定パラメータ変数の値の較正が実施される。この実施例で使用される「較正」は、「再較正」の意味を包含する。較正を実施する為に、作動メモリセグメントに記憶されているソフトウェアが、第１の拡張メモリセグメント１３０にコピーされる。較正が実施されている間は、メモリアクセスの全て又は一部を第１の拡張メモリセグメント１３０に対して行う為に、第１のアドレス変換器１５０が使用される。

実施態様によっては、一定パラメータ変数の値の較正が実施されている間は、較正対象のパラメータの値が、第２の拡張メモリセグメント１４０に記憶される。従って、較正が実施されている間は、メモリアクセスを第２の拡張メモリセグメント１４０に対して行う為に、第２のアドレス変換器１６０が使用される。少なくとも１つの可能な効果として、（例えば、較正中に実施された測定の結果として）較正中にパラメータ変数の更新が必要になった場合は、パラメータ変数の更新値が第２の拡張メモリセグメント１４０に書き込まれてよい。必要であれば、或いは望ましければ、（例えば、更新値に基づいて較正中にエンジンを制御する為に）第２の拡張メモリセグメント１４０から更新値を読み出す為に、第２の拡張メモリセグメント１４０へのアクセスが実施されてもよい。

上述のように、第１のアドレス変換器１５０は、メモリアドレスＭＥＭ＿ＡＤＤＲをアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１に変換する為に第１の変換規則を使用する。同様に、第２のアドレス変換器１６０は、メモリアドレスＭＥＭ＿ＡＤＤＲをアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２に変換する為に第２の変換規則を使用する。

第１の変換規則及び第２の変換規則に応じて、幾つかのメモリアドレスＭＥＭ＿ＡＤＤＲが、相異なる２つのアクセスアドレスに関連付けられてよい。例えば、作動メモリセグメント１２０内の、パラメータ値が書き込まれる場所のメモリアドレスＭＥＭ＿ＡＤＤＲが、第１の変換規則に従って、第１のアドレス変換器１５０によって、第１の拡張メモリセグメント１３０内の、パラメータ値がソフトウェアのコピーの一部分として記憶される場所である第１のアクセスアドレスに変換される。同じメモリアドレスＭＥＭ＿ＡＤＤＲが、更に、第２のアドレス変換器１６０によって、第２の拡張メモリセグメント１４０内の、更新されたパラメータ値が記憶される場所である第２のアクセスアドレスに変換されてよい。

実施態様によっては、第１のアドレス変換器１５０及び第２のアドレス変換器１６０は、どのアクセスアドレスをメモリアクセスで使用するかを決定する為に、ＣＰＵ １１０によって与えられるアクセス優先度信号ＡＣＣ＿ＰＲＩＯを使用してよい。例えば、第２のアドレス変換器１６０が最高優先度に関連付けられていて、第１のアドレス変換器１５０がより低い優先度に関連付けられている場合で、且つ、あるアクセスが最高優先度に関連付けられている場合、このアクセスは第２のアドレス変換器１６０だけを使用して実施されることが可能であり、従って、このアクセスは、第２の拡張メモリセグメント１４０のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２において実施される。

上述の優先度に基づくアクセスは、優先度が、読み出しや書き込みなどのアクセス作動、及び変数値や命令コードなどのアクセス作動引数の種類に関連付けられる実施例において、記載のように行われてよい。例えば、命令コードの行をメモリから読み出す読み出しアクセスが最低の優先度に関連付けられてよく、変数の値を読み出す読み出しアクセスがより高い優先度に関連付けられてよい。

少なくとも１つの可能な効果として、パラメータ変数値の読み出し及び／又は書き込みの為のアクセスは第２の拡張メモリセグメント１４０、即ち、揮発性メモリに対して行われてよく、他のアクセスは、第１の拡張メモリセグメント１３０、即ち、不揮発性メモリに対して行われる。特に、この効果は、例外的な作動の間に使用されてよく、例えば、ＣＰＵ １１０が作動メモリ１２０にアクセスするだけでよい通常の作動とは異なる較正の間に使用されてよい。従って、実施態様によっては、較正が行われない場合、例えば、較正が完了している場合には、ＣＰＵ １１０は、最低優先度を表すようにアクセス優先度信号ＡＣＣ＿ＰＲＩＯを出力してよい。第１のアドレス変換器１５０も第２のアドレス変換器１６０も最低優先度に関連付けられていない場合には、メモリアドレスＭＥＭ＿ＡＤＤＲは、作動メモリセグメント１２０内のメモリにアクセスする為に使用されてよい。

本明細書に記載の実施態様は、例示的実施形態に関して記載されている。しかしながら、当然のこととして、それらの実施態様の個々の態様は、別々に特許請求されてよく、様々な実施形態の特徴の１つ以上が組み合わされてよい。

一般に、一態様では、メモリアドレスに基づいてメモリにアクセスする装置が、メモリアドレスをアクセスアドレスに変換するように構成された第１のアドレス変換器と、メモリアドレスをアクセスアドレスに変換するように構成された第２のアドレス変換器と、を含む。本装置は、メモリアドレスに基づいて、第１のアドレス変換器及び第２のアドレス変換器のうちの少なくとも一方を使用するように構成されている。実施形態によっては、メモリは、作動アドレス範囲に関連付けられた作動メモリセグメントと、第１の拡張アドレス範囲に関連付けられた第１の拡張メモリセグメントと、第２の拡張アドレス範囲に関連付けられた第２の拡張メモリセグメントと、を含む。第１の拡張アドレス範囲及び第２の拡張アドレス範囲のそれぞれが、少なくとも第１のアドレス変換規則及び第２のアドレス変換規則の異なるいずれかに関連付けられている。メモリを使用する一例示的方法は、運用段階において、メモリアドレスを使用して、作動アドレス範囲に関連付けられた作動メモリセグメントにアクセスするステップを含む。更に、本方法は、パラメータ値の設定又は較正の段階において、第１の変換規則及び第２の変換規則のうちの選択された一方を選択するステップと、メモリアドレスを第１の拡張アドレス範囲内又は第２の拡張アドレス範囲内のアクセスアドレスに変換するステップと、を含む。実施態様によっては、本方法は、アクセスアドレスを使用して、第１の拡張アドレス範囲及び第２の拡張アドレス範囲のうちの選択された一方に関連付けられた拡張メモリセグメントにアクセスするステップを含む。選択するステップは、メモリアドレスが第１の変換規則及び第２の変換規則の両方の対象になりうる場合に、第１の変換規則及び第２の変換規則のどれを実施するかを決定する為に、第１の変換規則又は第１の拡張アドレス範囲のうちの選択された一方に関連付けられた第１の優先度と、第２の変換規則又は第２の拡張アドレス範囲に関連付けられた第２の優先度とを使用することが可能なように実施されてよい。一実施形態では、最高優先度に関連付けられた変換規則が使用される。実施態様によっては、関連付けられた優先度とアクセス優先度とが一致する変換規則が使用される。実施形態によっては、第１の優先度は、第１の変換規則と静的に関連付けられるようにあらかじめ決定される。同様に、第２の優先度は、第２の変換規則と静的に関連付けられるようにあらかじめ決定される。

一般に、別の態様では、プロセッサと結合されたメモリにアクセスするように構成されたプロセッサで用いられるパラメータ値取得方法が、作動アドレス範囲に関連付けられた作動メモリセグメントを含む。メモリは更に、第１のアドレス範囲に関連付けられた第１の拡張メモリセグメントを含む。第１のアドレス範囲は、少なくとも２つの優先度のうちの１つに関連付けられる。メモリは更に、第２のアドレス範囲に関連付けられた第２の拡張メモリセグメントを含む。第２のアドレス範囲は、少なくとも２つの優先度のうちの別の１つに関連付けられる。本方法は、運用段階において、作動アドレスを使用して、作動アドレス空間に関連付けられた作動メモリセグメントからパラメータ値を読み出すステップを含む。本方法は更に、パラメータ値の設定又は較正の段階において、メモリアドレスを第１のアドレス範囲内のアクセスアドレスに変換する為の第１の変換規則と、メモリアドレスを第２のアドレス範囲内のアクセスアドレスに変換する為の第２の変換規則と、のうちの選択された一方を選択するステップを含む。本方法は、メモリアドレスを、第１のアドレス範囲及び第２のアドレス範囲のうちの選択された範囲内のアクセスアドレスに変換するステップを含む。実施形態によっては、本方法は、アクセスアドレスを使用して、第１の拡張メモリセグメント又は第２の拡張メモリセグメントにアクセスするステップを含み、このステップは、例えば、第１の拡張メモリセグメント及び第２の拡張メモリセグメントのうちのどれが、第１のアドレス範囲及び第２のアドレス範囲のうちの選択された一方に関連付けられるかに応じて実施される。

実施形態によっては、第１のアドレス範囲及び第２のアドレス範囲のうちの選択された一方を選択するステップは、第１のアドレス範囲及び第２のアドレス範囲のうちの選択された一方に関連付けられた優先度がアクセス優先度と一致することに基づく。優先度は、メモリアドレスの変換を実施する為に使用されるアドレス変換器に静的に関連付けられてよい。実施形態によっては、優先度はあらかじめ決定されてよい。実施形態によっては、パラメータ値書き込みアクセスのアクセス優先度は高く、パラメータ値読み出しアクセスのアクセス優先度は低い。実施形態によっては、命令コードへのアクセスのアクセス優先度は低く、パラメータ値アクセスのアクセス優先度は高い。

図２は、幾つかの実施形態によるシステムを概略的に示すブロック図である。図２に示されるシステムは、図１のシステムと似ている。全体にわたって、同様の要素は同様の参照符号（２桁目及び３桁目）を有しており、これらについての説明の繰り返しは不要である。

以下では、幾つかの違いを説明する。上述のように、図１のシステムでは、アドレスバス１７０が第１の変換器アドレス接続１７５を介して第１のアドレス変換器１５０と結合されており、第１のアドレス変換器１５０は、第１の拡張アクセス接続１５３を介して第１の拡張メモリセグメント１３０と結合されている。更に、アドレスバス１７０は、第２の変換器アドレス接続１７６を介して第２のアドレス変換器１６０と結合されており、第２のアドレス変換器１６０は、第２の拡張アクセス接続１６４を介して第２の拡張メモリセグメント１４０と結合されている。少なくとも１つの可能な効果として、図１のシステムの作動においては、第２のアドレス変換器１６０は、アドレスバス１７０を介して、ＣＰＵ １１０からメモリアドレスＭＥＭ＿ＡＤＤＲを受け取る。図２のシステムが図１のシステムと異なるのは、第２のアドレス変換器２６０が、アドレスバス２７０と直接結合されるのではなく、第２の変換器アドレス線２５６を介して第１のアドレス変換器２５０と結合されているだけである点である。

少なくとも１つの可能な効果として、図２のシステムの作動においては、第２のアドレス変換器２６０は、第１のアドレス変換器２５０から、変換されたアドレスを受け取る。１つの可能な効果として、第１のアドレス変換器２５０がメモリアドレスＭＥＭ＿ＡＤＤＲを全く同じに第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１に変換しない限り（即ち、ＡＣＣ＿ＡＤＤＲ＿１＝ＭＥＭ＿ＡＤＤＲとしない限り）、第２のアドレス変換器２６０はメモリアドレスＭＥＭ＿ＡＤＤＲを変換しない。

図３は、幾つかの実施形態によるシステムを概略的に示すブロック図である。図３に示されるシステムは、図１のシステムと似ている。全体にわたって、同様の要素は同様の参照符号（２桁目及び３桁目）を有しており、これらについての説明の繰り返しは不要である。

以下では、幾つかの違いを説明する。上述のように、図１のシステムでは、アドレスバス１７０がＣＰＵ １１０と結合されている。少なくとも１つの可能な効果として、ＣＰＵは、メモリアドレスＭＥＭ＿ＡＤＤＲをアドレスバス１７０に渡し、このアドレスは、作動メモリセグメント１２０への直接アクセスで使用されるか、第１のアドレス変換器１５０によって変換されて、第１の拡張メモリセグメント１３０へのアクセスで使用されるか、第２のアドレス変換器１６０によって変換されて、第２の拡張メモリセグメント１４０へのアクセスで使用される。図３のシステムが図１のシステムと異なるのは、ＣＰＵ １１０がアドレスバス１７０と直接結合される代わりに、ＣＰＵ ３１０が第１の変換器アドレス線３１５を介して第１のアドレス変換器３５０と結合されている点である。そして、第１のアドレス変換器３５０は、第２の変換器アドレス線３５６を介して、第２のアドレス変換器３６０と結合されている。アドレスバス３７０には、第２のアドレス変換器３６０だけが、バスアドレス線３６７を介して結合されている。アドレスバス３７０は、作動アクセス線３７２を介して、作動メモリ３２０と直接結合されている。アドレスバス３７０は、第１のセグメントアクセス線３７３を介して、第１の拡張メモリセグメント３３０と直接結合されている。アドレスバス３７０は、第２のセグメントアクセス線３７４を介して、第２の拡張メモリセグメント３４０と直接結合されている。

少なくとも１つの可能な効果として、図３のシステムの作動においては、第２のアドレス変換器３６０は、第１のアドレス変換器３５０から、変換されたアドレスを受け取り、アドレスバス３７０は、第２のアドレス変換器３６０からアクセスアドレスを受け取る。従って、実施態様によっては、第１のアドレス変換規則と第２のアドレス変換規則とが順次的に使用されてよい。別の可能な効果として、第１のアドレス変換器３５０がメモリアドレスＭＥＭ＿ＡＤＤＲを全く同じに変換済みアドレスＴＲＡＮＳ＿ＡＤＤＲに変換し（即ち、ＴＲＡＮＳ＿ＡＤＤＲ＝ＭＥＭ＿ＡＤＤＲとし）、且つ、第２のアドレス変換器３６０が変換済みアドレスＴＲＡＮＳ＿ＡＤＤＲを全く同じにアクセスアドレスＡＣＣ＿ＡＤＤＲに変換する（即ち、ＡＣＣ＿ＡＤＤＲ＝ＴＲＡＮＳ＿ＡＤＤＲとする）ことを行わない限り、アドレスバス３７０は、ＣＰＵ ３１０からメモリアドレスＭＥＭ＿ＡＤＤＲを受け取らず、第１のアドレス変換器３５０から変換済みアドレスＴＲＡＮＳ＿ＡＤＤＲを受け取らない。そのような実施態様は、メモリへのアクセスに使用される複数の潜在的アクセスアドレスの中の１つを選択することを不要にする。

運用時には、例えば、参照符号３１９に示されるように、アドレス空間が、１０個のメモリセルを、対応する１０個のアドレスに包含することが可能であり、４個のアドレスで作動メモリセグメント３２０にアクセスし、４個のアドレスで第１の拡張メモリセグメント３３０にアクセスし、２個のアドレスで第２の拡張メモリセグメント３４０にアクセスすることが可能である。この例では、作動メモリセグメント３２０にアクセスする為に使用される４個のアドレスに値Ｄ、Ｃ、Ｂ、Ａが書き込まれる。参照符号３５９に示されるように、第１の例示的変換規則によれば、第１のアドレス変換器３５０は、値Ｄ、Ｃ、及びＢに関連付けられたアドレスを、第１の拡張メモリセグメント３３０のアドレス空間内の変換済みアドレスに変換し、一方、他のアドレスは変換されない。参照符号３６９に示されるように、第２の例示的変換規則によれば、第２のアドレス変換器３６０は、値Ｃに関連付けられたアドレスを、第２の拡張メモリセグメント３４０のアドレス空間内のアクセスアドレスに変換し、一方、他のアドレスは変換されない。

図４は、幾つかの実施形態によるシステムを概略的に示すブロック図である。図４に示されるシステムは、図３のシステムと似ている。全体にわたって、同様の要素は同様の参照符号（２桁目及び３桁目）を有しており、これらについての説明の繰り返しは不要である。

以下では、幾つかの違いを説明する。上述のように、図３のシステムでは、ＣＰＵ ３１０は、第１のアドレス変換器３５０及び第２のアドレス変換器３６０を介してアドレスバス３７０と間接的に結合されているだけである。

図４のシステムが図３のシステムと異なるのは、本システムがアービタ装置４８０を含む点である。従って、実施態様によっては、第１のアドレス変換規則と第２のアドレス変換規則とを並行して適用してよい。ＣＰＵ ４１０は、第１のアドレス変換器４５０と結合されてよく、又、ＣＰＵアドレス接続４１８を介してアービタ装置４８０と結合されてよい。更に、第１のアドレス変換器４５０は、第２のアドレス変換器４６０と結合されてよく、又、第１の変換器アドレス接続４５８を介してアービタ装置４８０と結合されてよい。少なくとも１つの可能な効果として、第１のアドレス変換器４５０は、変換済みアドレスを第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１としてアービタ装置４８０及び第２のアドレス変換器４６０に出力してよく、第２のアドレス変換器４６０に出力された変換済みアドレスは更に、第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２に変換されてアービタ装置４８０に出力される。

実施形態によっては、アービタ装置４８０はアドレスバス４７０と結合されている。実施形態によっては、アービタ装置４８０は、メモリアドレスＭＥＭ＿ＡＤＤＲ、第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１、及び第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２のどれを、メモリへのアクセスで使用する為にアドレスバス４７０に出力するかを決定するように構成されている。アドレスバス４７０は、作動アクセス接続４７２を介して、作動メモリセグメント４２０と結合されている。アドレスバス４７０は更に、第１のセグメントアクセス接続４７３を介して、第１の拡張メモリセグメント４３０と結合されてよい。アドレスバス４７０は又、第２のセグメントアクセス接続４７４を介して、第２の拡張メモリセグメント４４０と結合されてよい。

図３のシステムではアドレスバス３７０が第２のアドレス変換器３６０と直接結合されているが、これとは異なり、図４に示されたシステムでは、第２のアドレス変換器４６０は、第２の変換器バス接続４６８を介して、アービタ装置４８０と結合されている。少なくとも１つの可能な効果として、アービタ装置４８０は、メモリアドレスＭＥＭ＿ＡＤＤＲ、第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１、又は第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２のうちのどのアドレスをメモリへのアクセスに使用するかを決定するように構成されてよい。実施態様によっては、アービタ装置４８０は、第１の制御接続４８５を介して、第１のアドレス変換器４５０と結合される。少なくとも１つの可能な効果として、アービタ装置４８０は、第１のアドレス変換器４５０のアクティビティを表す第１の制御信号ＣＴＲＬ＿１を受け取るように構成されてよい。

同様に、アービタ装置４８０は、第２の制御接続４８６を介して、第２のアドレス変換器４６０と結合される。少なくとも１つの可能な効果として、アービタ装置４８０は、第２のアドレス変換器４６０のアクティビティを表す第２の制御信号ＣＴＲＬ＿２を受け取るように構成されてよい。従って、アービタ装置４８０は、メモリアドレスＭＥＭ＿ＡＤＤＲ、第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１、及び第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２のうちのどれをメモリへのアクセスで使用するかという選択を、第１の制御信号ＣＴＲＬ＿１及び／又は第２の制御信号ＣＴＲＬ＿２に基づいて実施してよい。実施態様によっては、例えば、アービタ装置４８０は、第２のアドレス変換器４６０が第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１を第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２に変換したことが第２の制御信号ＣＴＲＬ＿２によって示された場合には必ず、第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２をメモリへのアクセスで使用することを決定してよい。

実施態様によっては、第１の制御接続及び／又は第２の制御接続は不要である。そのような実施態様では、アービタ装置４８０は、第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１及び／又は第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２の存在を検出するように構成されてよい。例えば、アービタ装置４８０は、第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２の存在を検出した場合には必ず、第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２をメモリへのアクセスで使用するように構成されてよい。従って、アービタ装置４８０は、第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２でのアクセスに最高優先度を与えてよい。

図３の説明で例示的に使用された実施例と同様に、運用時には、参照符号４１９に示されるように、アドレス空間が、１０個のメモリセルを、対応する１０個のアドレスに包含することが可能であり、４個のアドレスで作動メモリセグメント４２０にアクセスし、４個のアドレスで第１の拡張メモリセグメント４３０にアクセスし、２個のアドレスで第２の拡張メモリセグメント４４０にアクセスすることが可能である。この例では、作動メモリセグメント４２０にアクセスする為に使用される４個のアドレスに値Ｄ、Ｃ、Ｂ、Ａが書き込まれる。参照符号４５９に示されるように、第１の例示的変換規則によれば、第１のアドレス変換器４５０は、値Ｄ、Ｃ、及びＢに関連付けられた、作動メモリセグメント４２０のアドレス空間内のアドレスを、第１の拡張メモリセグメント４３０のアドレス空間内の変換済みアドレスに変換し、作動メモリセグメント４２０のアドレス空間内の他のアドレスは変換されない。参照符号４６９に示されるように、第２の例示的変換規則によれば、第２のアドレス変換器４６０は、値Ｃに関連付けられた、第１の拡張メモリセグメント４３０のアドレス空間内のアドレスを、第２の拡張メモリセグメント４４０のアドレス空間内のアクセスアドレスに変換し、第１の拡張メモリセグメント４３０のアドレス空間内の他のアドレスは変換されない。

図５は、幾つかの実施形態によるシステムを概略的に示すブロック図である。図５に示されるシステムは、図４のシステムと似ている。全体にわたって、同様の要素は同様の参照符号（２桁目及び３桁目）を有しており、これらについての説明の繰り返しは不要である。

以下では、幾つかの違いを説明する。上述のように、図４のシステムはアービタ装置４８０を含み、アービタ装置４８０は、メモリアドレスＭＥＭ＿ＡＤＤＲ、第１のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿１、及び第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２のうちのどれをメモリへのアクセスで使用する為にアドレスバス４７０に出力するかを決定するように構成されてよい。ＣＰＵ ４１０は、第１のアドレス変換器４５０及び第２のアドレス変換器４６０を介して間接的にアドレスバス４７０と結合されているだけである。

図５のシステムが図４のシステムと異なるのは、第２のアドレス変換器５６０が、第２の変換器アドレス接続５１６を介して、ＣＰＵ ５１０と直接結合されている点である。少なくとも１つの可能な効果として、第２のアドレス変換器５６０は、メモリアドレスＭＥＭ＿ＡＤＤＲを第２のアクセスアドレスＡＣＣ＿ＡＤＤＲ＿２に変換するように構成されてよい。そのような実施態様は、特に効率的でありうる。

図５に示された例示的システムの運用時には、図３及び図４の説明で例示的に使用された実施例と同様に、参照符号５１９に示されるように、アドレス空間が、１０個のメモリセルを、対応する１０個のアドレスに包含することが可能であり、４個のアドレスで作動メモリセグメント５２０にアクセスし、４個のアドレスで第１の拡張メモリセグメント５３０にアクセスし、２個のアドレスで第２の拡張メモリセグメント５４０にアクセスすることが可能である。この例では、作動メモリセグメント５２０にアクセスする為に使用される４個のアドレスに値Ｄ、Ｃ、Ｂ、Ａが書き込まれる。参照符号５５９に示されるように、第１の例示的変換規則によれば、第１のアドレス変換器５５０は、値Ｃ及びＢに関連付けられた、作動メモリセグメント５２０のアドレス空間内のアドレスを、第１の拡張メモリセグメント５３０のアドレス空間内の変換済みアドレスに変換し、作動メモリセグメント５２０のアドレス空間内の他のアドレスは変換されない。参照符号５６９に示されるように、第２の例示的変換規則によれば、第２のアドレス変換器５６０は、値Ｂに関連付けられた、作動メモリセグメント５２０のアドレス空間内のアドレスを、第２の拡張メモリセグメント５４０のアドレス空間内のアクセスアドレスに変換し、作動メモリセグメント５２０のアドレス空間内の他のアドレスは変換されない。

本明細書に開示の装置及び／又は方法を使用することの可能な効果として、第１のメモリセグメントのアドレス範囲へのアクセスが、例えば、第１のメモリセグメントから第２のメモリセグメントへリダイレクトされることが可能である。このリダイレクトは選択的に行われてよい。即ち、第１のアドレス範囲は、第１のメモリセグメントの全アドレス範囲より小さくてよい。従って、第２のメモリセグメントは、第１のメモリセグメントより小さくてよい。例えば、一実施態様では、定数を第２のメモリセグメントに記憶することがあらかじめ決定されている、第１のメモリセグメントへのアクセスが、第２のメモリセグメントにリダイレクトされてよい。更に、選択された定数を第２のメモリセグメントに記憶するようにあらかじめ決定されている、第１のアドレス範囲の中の１つ以上の選択された副範囲へのアクセスが、第３のメモリセグメントにリダイレクトされてよい。従って、第３のメモリセグメントにおいて、選択された定数のサブセットがアクセスされてよい。実施形態によっては、第３のメモリセグメントは、選択された定数のサブセットを記憶するのに必要である以上に大きくなくてよい。

２つの優先度を使用せずにアドレス変換が行われる一ソリューションでは、図３から図５に示された実施例に対応する一実施例では、１つのアドレス変換器が、値Ｂへのアクセスの為のアドレスを変換することを必要とされ、１つのアドレス変換器が、値Ｃへのアクセスの為のアドレスを変換することを必要とされ、１つのアドレス変換器が、値Ｄへのアクセスの為のアドレスを変換することを必要とされ、即ち、３つのアドレス変換器が全て必要とされる。これに対し、本開示の根底を成す概念に従って、第１のアドレス範囲が一括して変換済みアドレス範囲に変換される実施形態や、変換済みアドレス範囲内の選択された副範囲が、対応する出力アドレス範囲に変換される実施形態では、アドレス変換を実施するのに必要なアドレス変換器の数がより少なくてよい。図示された実施例では、値Ａ、Ｂ、Ｃ、Ｄが記憶されているメモリにアクセスする為に、値Ｂ、Ｃ、及びＤが記憶されているメモリアドレス範囲を一括変換する１つのアドレス比較器が必要とされる。次に、値Ｃが記憶されているメモリへのアクセスの為に、変換済みアドレス範囲を変換する１つのアドレス比較器が必要とされる。即ち、アドレス変換器は２つあればよい。

２つのアドレス変換器を有する実施例を用いて、本開示の根底を成す概念を説明してきたが、当然のことながら、３つ以上のアドレス変換器が使用されてよい。本開示を用いることにより、当業者であれば、より多くのアドレス変換器が与えられた実施形態を、例えば、図２及び図３に示された実施形態のいずれかの変形形態として、順次的に、或いは、例えば、図１及び図５に示された実施形態のいずれかの変形形態として、並行して、或いは、例えば、図４に示された実施形態の変形形態として、両方を組み合わせて実施することが可能であろう。

本明細書における「アドレス範囲」という言い回しは、アドレス範囲が一連の連続的なアドレスであることを必ずしも必要としない。実施態様によっては、１つのアドレス範囲が、互いにつながっていないか別々である為に連続していない複数のアドレス副範囲を包含してよい。

一般に、本明細書に記載の方法の実施態様は、プログラムコードを有するコンピュータプログラム製品として実施されてよく、このプログラムコードは、このコンピュータプログラム製品がプロセッサ上で実行された場合に、本方法のいずれかを実施するように働く。プログラムコードは、例えば、マシン可読キャリアに記憶されてよい。一実施形態は、本明細書に記載の方法のいずれかを実施するコンピュータプログラムを受信器に（例えば、電子的又は光学的に）転送するように構成された装置又はシステムを含む。受信器は、例えば、コンピュータ、モバイル装置、メモリ装置などであってよく、例えば、自動車環境におけるマイクロコントローラ及び／又はメモリであってよい。本装置又はシステムは、例えば、固定された場所にあってコンピュータプログラムを自動車内の受信器に転送するファイルサーバを含んでよい。

実施形態によっては、本明細書に記載の方法の機能性の一部又は全てを実施する為に、プログラマブルロジックデバイス（例えば、フィールドプログラマブルゲートアレイ）が使用されてよい。実施形態によっては、本明細書に記載の方法のいずれかを実施する為に、フィールドプログラマブルゲートアレイがマイクロプロセッサと協働してよい。例えば、第１のアドレス変換器及び／又は第２のアドレス変換器は、論理回路として実施されてよい。一般に、本方法は、任意のハードウェア装置で実施されてよい。

本明細書に記載の例示的実施態様／実施形態は、様々な構成要素が並置されてよいが、当然のことながら、これらの配置の構成要素は、１つ以上の装置にまとめられてよい。

本明細書では、冠詞「ａ」及び「ａｎ」は、特に断らない限り、又は単数形を指すことが文脈から明らかでない限り、一般に「１つ以上の」を意味するものと解釈されたい。

本明細書では、「ＡはＢと結合されている」という言い回しは、ＢにＣを受け入れる用意があれば、ＡがＢにＣを与えることが可能であることを意味しており、Ｃは、場合によって、この言い回しの文脈において記載される信号、電力、メッセージ、又は他の抽象物又は具象物である。

本明細書では、「結合されている」及び「接続されている」という語句は、様々な要素がどのようにインタフェースしているかを説明する為に用いられている場合がある。明示的に述べられているか少なくとも別の形が示唆されているのでない限り、そのように説明された様々な要素間のインタフェースは、直接的であっても間接的であってもよい。

本明細書では、「有する（ｈａｖｉｎｇ）」、「収容する（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｗｉｔｈ）」という語句、又はこれらの変形、及び同様の語句は、包含的であることを意図されたオープンエンデッドな語句である。これらの語句は、述べられた要素又は特徴の存在を示すものであるが、その他の要素又は特徴を排除するものではない。

本明細書では、「第１の」、「第２の」などの語句は、様々な要素、領域、セクションなどを記述する場合にも使用され、その場合も、限定を意図するものではない。

１１０、３１０、４１０、５１０ ＣＰＵ
１２０、３２０、４２０、５２０ 作動メモリセグメント
１３０、３３０、４３０、５３０ 第１の拡張メモリセグメント
１４０、３４０、４４０、５４０ 第２の拡張メモリセグメント
１５０、２５０、３５０、４５０、５５０ 第１のアドレス変換器
１５３ 第１の拡張アクセス接続
１６０、２６０、３６０、４６０、５６０ 第２のアドレス変換器
１６４ 第２の拡張アクセス接続
１７０、２７０、３７０、４７０、５７０ アドレスバス
１７５ 第１の変換器アドレス接続
１７６ 第２の変換器アドレス接続
１８０ 制御バス
１８５ 第１の変換器制御接続
１８６ 第２の変換器制御接続
２５６、３５６ 第２の変換器アドレス線
３１５ 第１の変換器アドレス線
３６７ バスアドレス線
３７２ 作動アクセス線
３７３ 第１のセグメントアクセス線
３７４ 第２のセグメントアクセス線
４１８ ＣＰＵアドレス接続
４５８ 第１の変換器アドレス接続
４６８ 第２の変換器バス接続
４７２ 作動アクセス接続
４７３ 第１のセグメントアクセス接続
４７４ 第２のセグメントアクセス接続
４８０ アービタ装置
４８５ 第１の制御接続
４８６ 第２の制御接続
５１６ 第２の変換器アドレス接続

Claims (20)

1. メモリへのアクセスの為のアクセスアドレスを決定する方法であって、
   第１の入力アドレスを第１の出力アドレスに変換する為の第１のアドレス変換規則を決定するステップと、
   第２の入力アドレスを第２の出力アドレスに変換する為の第２のアドレス変換規則を決定するステップと、
   前記第１のアドレス変換規則及び前記第２のアドレス変換規則の少なくとも一方を使用して、メモリアドレスに基づいて、前記アクセスアドレスを決定するステップと、
   を含む方法。
2. 前記第１のアドレス変換規則は第１の優先度に関連付けられており、
   前記第２のアドレス変換規則は、前記第１の優先度と異なる第２の優先度に関連付けられており、
   前記第１のアドレス変換規則及び前記第２のアドレス変換規則の前記少なくとも一方を使用する前記ステップは、前記優先度に基づいて、前記第１のアドレス変換規則及び前記第２のアドレス変換規則の一方を選択的に使用することを含む、
   請求項１に記載の方法。
3. 前記第１のアドレス変換規則及び前記第２のアドレス変換規則の前記少なくとも一方を使用する前記ステップは、前記第２のアドレス変換規則が、前記メモリアドレスを前記第２の入力アドレスとして、前記第２の出力アドレスを、前記メモリアドレスを前記第１の入力アドレスとする前記第１の変換規則に従う前記第１の出力アドレスと異なるものとして定義するのでない限り、前記第１のアドレス変換規則が使用されるように実施される、
   請求項２に記載の方法。
4. 前記第１のアドレス変換規則は、前記第１の出力アドレスを、第１の出力アドレス範囲にあるように定義し、前記第２のアドレス変換規則は、前記第２の出力アドレスを、前記第１の出力アドレス範囲とは少なくとも１アドレス異なる第２の出力アドレス範囲にあるように定義する、
   請求項１から３のいずれか一項に記載の方法。
5. 前記第１のアドレス変換規則及び前記第２のアドレス変換規則の少なくとも一方を使用する前記ステップは、前記第１のアドレス変換規則を使用して前記メモリアドレスを変換済みアドレスに変換することと、前記第２のアドレス変換規則を使用して前記変換済みアドレスを前記アクセスアドレスに変換することと、を含む、
   請求項１に記載の方法。
6. 前記第１のアドレス変換規則が、前記メモリアドレスを前記第１の入力アドレスとして、前記第１の出力アドレスは前記第１の入力アドレスと等しいと定義する場合、前記第２のアドレス変換規則は、前記メモリアドレスを前記第２の入力アドレスとして、前記第２の出力アドレスは前記第２の入力アドレスと等しいと定義する、
   請求項５に記載の方法。
7. 前記第２のアドレス変換規則は、前記第１の出力アドレスを前記第２の入力アドレスとして、前記第２の出力アドレスは前記第２の入力アドレスと等しいと定義する、
   請求項６に記載の方法。
8. 前記第２のアドレス変換規則が、前記メモリアドレスを前記第２の入力アドレスとして、前記第２の出力アドレスは前記第２の入力アドレスと異なると定義する場合、前記アクセスアドレスは前記第２の出力アドレスに等しい、
   請求項１から７のいずれか一項に記載の方法。
9. 前記アクセスアドレスを前記メモリアドレスであるように定義する直接アドレスアクセス規則をあらかじめ決定し、
   作動モードでの作動を実施し、
   前記作動は前記メモリへのアクセスを含み、
   前記直接アドレスアクセス規則の使用を選択することは前記作動モードに基づく、
   請求項１に記載の方法。
10. メモリアドレスに基づいて、アクセスアドレスにおいてメモリにアクセスする装置であって、
    第１の入力アドレス範囲にある第１の入力アドレスを第１の出力アドレスに変換するように構成された第１のアドレス変換器と、
    第２の入力アドレス範囲にある第２の入力アドレスを第２の出力アドレスに変換するように構成された第２のアドレス変換器と、を含み、
    前記第１の入力アドレス範囲又は前記第２の入力アドレス範囲のいずれかにある前記メモリアドレスに基づいて、前記第１の出力アドレス及び前記第２の出力アドレスの一方を前記アクセスアドレスとして選択するように構成されている、
    装置。
11. 前記第１のアドレス変換器は第１の優先度に関連付けられており、
    前記第２のアドレス変換器は、前記第１の優先度と異なる第２の優先度に関連付けられており、
    前記メモリアドレスが前記第１の入力アドレス範囲並びに前記第２の入力アドレス範囲にある場合には、最高優先度に関連付けられた前記変換器に基づいて前記第１の出力アドレス及び前記第２の出力アドレスの一方を選択するように構成されている、
    請求項１０に記載の装置。
12. 前記第１の優先度に関連付けられている前記第１のアドレス変換器があらかじめ決定されており、且つ／又は、
    前記第２の優先度に関連付けられている前記第２のアドレス変換器があらかじめ決定されている、
    請求項１１に記載の装置。
13. 選択された第１の入力アドレスに対して、前記第１の出力アドレスが前記選択されたメモリアドレスに等しくなるように、且つ／又は、選択された第２の入力アドレスに対して、前記第２の出力アドレスが選択された変換済みアドレスに等しくなるように構成されている、
    請求項１０から１２のいずれか一項に記載の装置。
14. 前記第１のアドレス変換器は、第１の入力アドレスを、第１の出力アドレス範囲にある第１の出力アドレスに変換するように構成されており、
    前記第２のアドレス変換器は、第２の入力アドレスを、第２の出力アドレス範囲にある第２の出力アドレスに変換するように構成されており、
    前記第２の出力アドレス範囲は、前記第１の出力アドレス範囲と少なくとも１アドレス異なる、
    請求項１０から１３のいずれか一項に記載の装置。
15. 前記メモリは、前記第１のアドレス範囲に関連付けられた第１の拡張メモリセグメントと、前記第２のアドレス範囲に関連付けられた第２の拡張メモリセグメントと、を含む、
    請求項１４に記載の装置。
16. 前記第１の拡張メモリセグメントは揮発性メモリとして与えられ、
    前記第２の拡張メモリセグメントは不揮発性メモリとして与えられる、
    請求項１５に記載の装置。
17. 前記第１のアドレス変換器に、前記メモリアドレスを変換済みアドレスに変換させるように構成されており、
    前記第２のアドレス変換器に、前記変換済みアドレスを前記アクセスアドレスに変換させるように構成されている、
    請求項１０に記載の装置。
18. 作動メモリセグメントを更に含み、
    前記作動メモリセグメントは前記メモリアドレスにより直接アドレス指定可能である、
    請求項１５に記載の装置。
19. 前記作動メモリセグメントに関連付けられた作動アドレス範囲に対してアクセスが行われる作動モードと、
    前記第１のアドレス範囲及び前記第２のアドレス範囲のうちの一方に対してアクセスが行われる設定モードと、
    を選択的に作動させるように構成されている、請求項１８に記載の装置。
20. 前記第１のアドレス変換器及び／又は前記第２のアドレス変換器は論理回路として与えられている、
    請求項１０に記載の装置。

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