JP2000133701A - Semiconductor device and manufacture of the same - Google Patents
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものであり、特に半導体装置の
分離構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to an isolation structure of a semiconductor device.
【０００２】[0002]
【従来の技術】半導体素子間の絶縁分離を行う方法の一
つにトレンチ分離がある。これは、半導体基板の表面の
分離領域に溝を形成し、その内部にシリコン酸化膜など
の絶縁膜を埋め込んで形成されたものであり、他の絶縁
分離に比べて所要面積と寄生容量が非常に小さく、半導
体装置の高集積化および高速化に適した構造である。こ
のトレンチ分離は、分離領域となる半導体基板の表面に
溝を形成した後、ＣＶＤ（Chemical Vapor Depositio
n）法によってシリコン酸化膜を溝内に埋め込み、表面
をエッチングして溝内にのみ酸化膜を残すことによって
形成されており、熱酸化によって分離膜を形成する場合
に比べて、バーズビークによる活性領域の減少を抑制で
きるため、トレンチ分離の形状が制御しやすく、微細化
に適した方法である。2. Description of the Related Art Trench isolation is one of the methods for insulating isolation between semiconductor elements. This is formed by forming a groove in an isolation region on the surface of a semiconductor substrate and burying an insulating film such as a silicon oxide film in the inside thereof. The structure is suitable for high integration and high speed operation of a semiconductor device. This trench isolation is performed by forming a groove on the surface of a semiconductor substrate to be an isolation region, and then performing CVD (Chemical Vapor Depositio).
It is formed by embedding a silicon oxide film in the trench by the n) method and etching the surface to leave an oxide film only in the trench. Compared with the case where the isolation film is formed by thermal oxidation, the active region by bird's beak is formed. This is a method suitable for miniaturization because the shape of the trench isolation can be easily controlled since the decrease in the size can be suppressed.
【０００３】しかし、半導体装置の微細化にともなって
分離幅も非常に小さくなり、特に分離幅の小さい部分で
アスペクト比が高くなるため、ＣＶＤ法で溝を埋め込ん
だ場合には、溝に埋め込まれたシリコン酸化膜の中央部
にシーム(seam)と呼ばれる小さな隙間を生じるという問
題が発生する。これは、シリコン酸化膜の埋め込みが、
溝の側壁から中央部に向かって進むにつれて、溝内部の
空間の幅が狭くなり、溝の底部まで十分に反応ガスが供
給されなくなるため、溝底部に完全にシリコン酸化膜が
埋め込まれる前に溝上部シリコン酸化膜で塞がれてしま
うことによって起こる現象である。シームは後の工程で
シリコン酸化膜の表面に細い溝として露出し、その上に
ゲート電極などの配線を形成する課程で、このシームに
配線材料が入り、エッチングによるパターニングの際に
も除去されず残ってしまうため、この部分を介して配線
間でショートが起こってしまう。However, as the semiconductor device is miniaturized, the separation width becomes very small. In particular, the aspect ratio becomes high in a portion where the separation width is small. There is a problem that a small gap called a seam is formed at the center of the formed silicon oxide film. This is because the silicon oxide film is buried,
As the width of the space inside the groove becomes narrower as going from the side wall of the groove toward the center, the reaction gas is not sufficiently supplied to the bottom of the groove, so that the silicon oxide film is completely buried at the bottom of the groove. This is a phenomenon that is caused by being blocked by a part silicon oxide film. The seam is exposed as a thin groove on the surface of the silicon oxide film in a later step, and wiring material such as a gate electrode is formed thereon, and the wiring material enters the seam and is not removed even during patterning by etching. Since the wires remain, a short circuit occurs between the wires via this portion.
【０００４】そこで、このシームにシリコン酸化膜を埋
め込むことによって、シーム内に配線材料が入り込むの
を防止し、配線間のショートを防止している。溝内に埋
め込まれたシリコン酸化膜の表面上にシリコン窒化膜を
形成してシームを埋め込んでから表面をエッチングした
半導体装置およびその製造方法が、特開昭５９−１８２
５３８号公報に記載されている。また、溝内にポリシリ
コン膜を埋め込んだ後、ウェットエッチングでシームを
広げ、その表面上に再度ポリシリコン膜を形成した半導
体装置およびその形成方法が特開昭６２−１３２３４１
号公報に記載されている。また、溝内に埋め込まれたシ
リコン酸化膜の表面を一旦エッチングしてから表面上に
ポリシリコン膜を形成し、熱酸化したトレンチ分離を有
する半導体装置およびその製造方法が特開昭６３−１９
７３５５号公報などに記載されている。Therefore, by embedding a silicon oxide film in the seam, it is possible to prevent a wiring material from entering the seam and to prevent a short circuit between wirings. A semiconductor device in which a silicon nitride film is formed on the surface of a silicon oxide film buried in a groove, a seam is buried, and then the surface is etched, and a method of manufacturing the same is disclosed in
No. 538. Further, a semiconductor device in which a polysilicon film is buried in a groove, a seam is expanded by wet etching, and a polysilicon film is formed again on the surface thereof and a method of forming the same are disclosed in
No., published in Japanese Unexamined Patent Publication No. Further, a semiconductor device having a trench isolation obtained by once etching the surface of a silicon oxide film embedded in a trench and then forming a polysilicon film on the surface and thermally oxidizing the trench and a method of manufacturing the same are disclosed in
No. 7355, and the like.
【０００５】図１２は従来の半導体装置を示す上面図で
あり、図において１０９はシーム、１０１３はゲート電
極、２０１は活性領域、２０２は分離領域である。図１
２に示したように、二つの活性領域２０１間で分離領域
２０２の幅が狭くなっている部分にシーム１０９が形成
されやすくなっている。これは、図１２に示した配置に
限ったものではない。図１３〜図１６は従来の半導体装
置の製造方法の一工程を示すトレンチ分離の断面図であ
り、図１２に示したＷ−Ｗ断面における断面図である。
図１３において、１０１は半導体基板、１０２は溝、１
０３１はシリコン酸化膜、１０２１はシリコン窒化膜で
ある。まず、半導体基板１０１の表面上にシリコン酸化
膜１０３１およびシリコン窒化膜１０２１を形成し、フ
ォトレジストマスク（図示せず）を用いて溝１０２形成
領域を開口するようにパターニングした後、このパター
ニングされたシリコン窒化膜１０２１をマスクとして溝
１０２を形成する。図１３はこの工程が終わった段階で
の半導体装置の素子の断面図である。FIG. 12 is a top view showing a conventional semiconductor device, in which 109 is a seam, 1013 is a gate electrode, 201 is an active region, and 202 is an isolation region. FIG.
As shown in FIG. 2, the seam 109 is easily formed in a portion where the width of the isolation region 202 between the two active regions 201 is narrow. This is not limited to the arrangement shown in FIG. 13 to 16 are cross-sectional views of a trench isolation showing one process of a conventional method for manufacturing a semiconductor device, and are cross-sectional views taken along the line WW shown in FIG.
In FIG. 13, 101 is a semiconductor substrate, 102 is a groove, 1
Numeral 031 denotes a silicon oxide film, and numeral 1021 denotes a silicon nitride film. First, a silicon oxide film 1031 and a silicon nitride film 1021 are formed on the surface of the semiconductor substrate 101, and are patterned using a photoresist mask (not shown) so as to open a region where the groove 102 is formed. The trench 102 is formed using the silicon nitride film 1021 as a mask. FIG. 13 is a cross-sectional view of the element of the semiconductor device at the stage when this step has been completed.
【０００６】図１４において、１０３および１０４はシ
リコン酸化膜である。図１４を参照して、熱酸化によっ
て溝１０２内にシリコン酸化膜１０３を形成した後、Ｃ
ＶＤ法によってシリコン酸化膜１０４を溝１０２内に埋
め込む。図１４はこの工程が終わった段階での半導体装
置の素子の断面図である。この図に示したように、微細
な分離領域では、この段階でシーム１０９が形成され
る。図１５において、１０３０はシリコン酸化膜であ
る。図を参照して、シリコン酸化膜１０４の表面をエッ
チングしてからシリコン酸化膜１０３０を形成すること
によって、シーム１０９がシリコン酸化膜１０３０で埋
め込まれる。図１５はこの工程が終わった段階での半導
体装置の素子の断面図である。In FIG. 14, reference numerals 103 and 104 denote silicon oxide films. Referring to FIG. 14, after forming a silicon oxide film 103 in trench 102 by thermal oxidation,
A silicon oxide film 104 is embedded in the trench 102 by the VD method. FIG. 14 is a cross-sectional view of the element of the semiconductor device at the stage when this step has been completed. As shown in this figure, a seam 109 is formed at this stage in a fine separation region. In FIG. 15, reference numeral 1030 denotes a silicon oxide film. Referring to the figure, by etching the surface of silicon oxide film 104 and then forming silicon oxide film 1030, seam 109 is embedded in silicon oxide film 1030. FIG. 15 is a cross-sectional view of the element of the semiconductor device at the stage when this step has been completed.
【０００７】図１６において、１０５はゲート絶縁膜、
１０６はポリシリコン層、１０７は金属シリサイド層、
１０１３はゲート電極であり、ポリシリコン層１０６と
金属シリサイド層１０７によってゲート電極１０１３が
形成されている。図を参照して、次にシリコン酸化膜１
０３０の表面をエッチングしてから、シリコン窒化膜１
０２１を除去する。その後、シリコン酸化膜１０３１を
エッチングで除去してトレンチ分離が完成する。そし
て、ゲート絶縁膜１０５、ポリシリコン層１０６および
金属シリサイド層１０７を順次形成する。図１６はこの
工程が終わった段階での半導体装置の素子の断面図であ
る。シーム１０９はシリコン酸化膜１０３０で埋め込ま
れているため、その上にゲート電極１０１３を形成して
も、中に配線材料などが入ることが防止される。また、
シリコン窒化膜１０２１は、シリコン酸化膜１０３０の
表面をＣＭＰ（Chemical Mechanical Polising）法によ
って平坦化する場合には、ストッパーの役割を果たし、
シリコン酸化膜１０３０の表面をドライエッチングによ
ってエッチングする場合には、活性領域となる半導体基
板表面を保護する役割を果たすため、溝１０２内にシリ
コン酸化膜１０４および１０３０を埋め込んだ後で除去
する必要がある。In FIG. 16, reference numeral 105 denotes a gate insulating film;
106 is a polysilicon layer, 107 is a metal silicide layer,
A gate electrode 1013 is formed by the polysilicon layer 106 and the metal silicide layer 107. Referring to FIG.
030, the silicon nitride film 1
021 is removed. Thereafter, the silicon oxide film 1031 is removed by etching to complete the trench isolation. Then, a gate insulating film 105, a polysilicon layer 106, and a metal silicide layer 107 are sequentially formed. FIG. 16 is a cross-sectional view of the element of the semiconductor device at the stage when this step has been completed. Since the seam 109 is buried with the silicon oxide film 1030, even if the gate electrode 1013 is formed thereon, it is possible to prevent a wiring material or the like from entering therein. Also,
The silicon nitride film 1021 serves as a stopper when the surface of the silicon oxide film 1030 is planarized by a CMP (Chemical Mechanical Polising) method.
When the surface of the silicon oxide film 1030 is etched by dry etching, it is necessary to remove the silicon oxide films 104 and 1030 after embedding the silicon oxide films 104 and 1030 in the trench 102 in order to protect the surface of the semiconductor substrate serving as an active region. is there.
【０００８】図１７は従来の半導体装置を示す素子の断
面図であり、図１２に示した半導体装置にさらに層間絶
縁膜および配線層を形成した場合のＸ−Ｘ断面における
断面図である。図において、１０８はサイドウォール、
１０１１および１０１２はソース・ドレイン領域、１０
１４は層間絶縁膜、１０１６はコンタクトホール、１０
１７は配線層である。図を参照して、サイドウォール１
０８、ソース・ドレイン領域１０１１および１０１２、
層間絶縁膜１０１４、コンタクトホール１０１６および
配線層１０１７を順次形成する。このようにして図１７
に示した半導体装置が形成される。FIG. 17 is a cross-sectional view of an element showing a conventional semiconductor device. FIG. 17 is a cross-sectional view taken along the line XX in the case where an interlayer insulating film and a wiring layer are further formed on the semiconductor device shown in FIG. In the figure, 108 is a side wall,
1011 and 1012 are source / drain regions, 10
14 is an interlayer insulating film, 1016 is a contact hole, 10
17 is a wiring layer. Referring to the figure, sidewall 1
08, source / drain regions 1011 and 1012,
An interlayer insulating film 1014, a contact hole 1016, and a wiring layer 1017 are sequentially formed. Thus, FIG.
Is formed.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、溝内を埋め込んだシリコン酸化
膜と層間絶縁膜が同質膜であるため、層間絶縁膜をエッ
チングしてソース・ドレイン領域に達するコンタクトホ
ールを形成する際にマスクがずれると、層間絶縁膜だけ
でなく溝内を埋め込んだシリコン酸化膜も溝の縁に沿っ
てエッチングされて落ち込みを生じてしまう。However, in the conventional semiconductor device, the silicon oxide film and the interlayer insulating film buried in the trench are the same, so that the interlayer insulating film is etched to reach the source / drain regions. If the mask is displaced when forming the contact hole, not only the interlayer insulating film but also the silicon oxide film buried in the trench is etched along the edge of the trench, causing a depression.
【００１０】図１８は従来の半導体装置示す素子の断面
図であり、図１９は図１８に示したＹ−Ｙ断面における
不純物濃度分布を示すグラフである。図１８において、
１０１５はソース・ドレイン領域１０１１および１０１
２と同一導電型の不純物からなる不純物領域である。活
性領域の半導体基板１０１表面には、チャネル注入層な
どからなるウェルが形成されており、その不純物濃度分
布は図１９に示したようになっている。このため、ソー
ス・ドレイン領域１０１１の不純物濃度ピークと、同程
度の深さに形成されているチャネル注入層の不純物濃度
ピークが重なってしまい（図中Ｐ）、高電界のｐｎ接合
がソース・ドレイン領域１０１１内に形成されるため、
電界集中によってソース・ドレイン領域と半導体基板と
の間にリーク電流が流れる。そこで、ソース・ドレイン
領域と同一導電型の不純物領域を形成することによって
低濃度のｐｎ接合を形成し（図中Ｑ）、電界集中を防止
している。図１８を参照して、不純物領域１０１５はコ
ンタクトホール１０１６を形成した後に、全面にソース
・ドレイン領域と同一導電型の不純物をＳＡＣ（Self A
ligned Contact）注入して形成されている。FIG. 18 is a sectional view of an element of a conventional semiconductor device, and FIG. 19 is a graph showing an impurity concentration distribution in a YY section shown in FIG. In FIG.
1015 denotes source / drain regions 1011 and 101
2 is an impurity region made of an impurity of the same conductivity type as that of FIG. A well composed of a channel injection layer or the like is formed on the surface of the semiconductor substrate 101 in the active region, and the impurity concentration distribution is as shown in FIG. For this reason, the impurity concentration peak of the source / drain region 1011 and the impurity concentration peak of the channel injection layer formed at the same depth overlap (P in the figure), and the pn junction of the high electric field becomes a source / drain. Since it is formed in the region 1011,
Leakage current flows between the source / drain region and the semiconductor substrate due to electric field concentration. Therefore, a low-concentration pn junction is formed by forming an impurity region of the same conductivity type as the source / drain region (Q in the figure) to prevent electric field concentration. Referring to FIG. 18, after forming a contact hole 1016, an impurity region 1015 is entirely doped with an impurity of the same conductivity type as that of the source / drain region by SAC (Self A).
ligned Contact) is formed by injection.
【００１１】しかし、図１８に示したように、溝１０２
内を埋め込んだシリコン酸化膜１０４が溝１０２の縁に
沿って落ち込むと、シリコン酸化膜１０４の表面形状に
合わせて不純物領域１０１５の一部が深く形成されて、
隣接するトランジスタとの間にリーク電流が流れてしま
うことがあるという問題点があった。逆に、不純物領域
１０１５を形成しない場合には、半導体基板１０１とソ
ース・ドレイン領域１０１１の双方に配線層１０１７が
接続して、トランジスタとしての機能を果たさなくなっ
てしまうという問題点があった。また、トレンチ分離が
完成した後、ゲート絶縁膜を形成する前の段階では、半
導体基板の露出部（活性領域）にシリコン酸化膜が形成
されているが、このシリコン酸化膜は膜質が悪く、ゲー
ト絶縁膜として使えないため除去しなければならず、こ
の時同時に、溝内に埋め込まれたシリコン酸化膜も除去
されてしまい落ち込みを生じてしまう。However, as shown in FIG.
When the silicon oxide film 104 buried therein falls along the edge of the groove 102, a part of the impurity region 1015 is formed deep according to the surface shape of the silicon oxide film 104,
There is a problem that a leak current may flow between adjacent transistors. Conversely, when the impurity region 1015 is not formed, the wiring layer 1017 is connected to both the semiconductor substrate 101 and the source / drain region 1011 and there is a problem that the function as a transistor cannot be achieved. In addition, after the trench isolation is completed, before the gate insulating film is formed, a silicon oxide film is formed on the exposed portion (active region) of the semiconductor substrate. Since it cannot be used as an insulating film, it must be removed. At this time, the silicon oxide film buried in the trench is also removed, resulting in a drop.
【００１２】図２０および図２１は従来の半導体装置の
製造方法の一工程を示す素子の断面図であり、図２１は
図１２に示した半導体装置のＺ−Ｚ断面における断面図
である。図１５に示したようにシリコン酸化膜１０３０
を形成した後、シリコン酸化膜１０３０の表面、シリコ
ン窒化膜１０２１およびシリコン酸化膜１０３１を順次
除去する。図２０はこの工程が終わった段階での半導体
装置の素子の断面図であり、図中の溝１０２の縁に沿っ
て、シリコン酸化膜１０４の形状が落ち込んでいる。こ
の段階でさらに、ゲート絶縁膜の信頼性を高めるため
に、基板表面上にシリコン酸化膜１０３１と同じように
再びシリコン酸化膜を形成し（図示せず）、これを除去
してから、改めてゲート絶縁膜１０５およびゲート電極
１０１３を形成する。図２１はこの工程が終わった段階
での半導体装置の素子の断面図であり、溝１０２内に埋
め込まれたシリコン酸化膜１０４の形状はさらに落ち込
んでいる。このような落ち込みは、溝１０２の縁に沿っ
て全体に発生するが、このようにシリコン酸化膜１０４
が落ち込むと、ゲート電極下の活性領域端部で電界集中
が起きて逆ナローチャネル効果が起こるため、しきい値
電圧が低下してしまうという問題点があった。FIGS. 20 and 21 are cross-sectional views of an element showing one step of a conventional method of manufacturing a semiconductor device. FIG. 21 is a cross-sectional view of the semiconductor device shown in FIG. As shown in FIG. 15, the silicon oxide film 1030
Is formed, the surface of the silicon oxide film 1030, the silicon nitride film 1021, and the silicon oxide film 1031 are sequentially removed. FIG. 20 is a cross-sectional view of the element of the semiconductor device at the end of this step, and the shape of the silicon oxide film 104 has dropped along the edge of the groove 102 in the figure. At this stage, in order to further enhance the reliability of the gate insulating film, a silicon oxide film is formed again on the substrate surface in the same manner as the silicon oxide film 1031 (not shown). An insulating film 105 and a gate electrode 1013 are formed. FIG. 21 is a cross-sectional view of the element of the semiconductor device at the end of this step, and the shape of the silicon oxide film 104 buried in the trench 102 is further reduced. Such a depression occurs along the entire edge of the groove 102, and thus the silicon oxide film 104
When the voltage drops, the concentration of the electric field occurs at the end of the active region below the gate electrode, and the reverse narrow channel effect occurs, which causes a problem that the threshold voltage decreases.
【００１３】本発明は、上記した点に鑑みて考え出され
たもので、溝の縁に沿って溝内に埋め込まれたシリコン
酸化膜が落ち込むのを防止することで、ゲート電極下の
活性領域に発生する逆ナローチャネル効果を抑えてしき
い値を安定させるとともに、コンタクトホール形成時に
溝内のシリコン酸化膜が落ち込むのを抑えて、リーク電
流を抑制することのできるトレンチ分離を備えた半導体
装置およびその製造方法を得ることを目的とするもので
ある。The present invention has been conceived in view of the above points, and prevents a silicon oxide film buried in a trench from falling along an edge of the trench to thereby reduce an active region below a gate electrode. Device having a trench isolation that suppresses the reverse narrow channel effect that occurs in the semiconductor device, stabilizes the threshold value, suppresses the fall of the silicon oxide film in the trench when the contact hole is formed, and suppresses the leak current. And a method for producing the same.
【００１４】[0014]
【課題を解決するための手段】この発明に係る半導体装
置は、主表面に配設された活性領域とこの活性領域を取
り囲んで主表面に形成された溝とを有する半導体基板
と、溝内に埋め込まれ、溝上表面に凹部を有するシリコ
ン酸化膜と、凹部内に埋め込んで形成された第１の絶縁
層と、シリコン酸化膜と、活性領域の境界部分の活性領
域上に形成され、第１の絶縁層と同じ材料からなる第２
の絶縁層と、活性領域の主表面に形成された素子と、素
子に到達する開口を有する層間絶縁膜と、層間絶縁膜の
開口を通って素子に接続する電極とを備えたものであ
り、第２の絶縁層によって、溝の縁に沿って起こるシリ
コン酸化膜の落ち込みを抑制することができるため、半
導体基板と素子の間のリーク電流を抑えることができる
とともに、活性領域端部での電界集中を抑えることがで
きる。A semiconductor device according to the present invention includes a semiconductor substrate having an active region provided on a main surface, a groove surrounding the active region and formed on the main surface, A silicon oxide film buried and having a recess on the upper surface of the trench, a first insulating layer buried in the recess, a silicon oxide film, and a first oxide layer formed on the active region at a boundary between the active regions; Second made of the same material as the insulating layer
An insulating layer, an element formed on the main surface of the active region, an interlayer insulating film having an opening reaching the element, and an electrode connected to the element through the opening in the interlayer insulating film, The second insulating layer can suppress the drop of the silicon oxide film that occurs along the edge of the groove, so that the leakage current between the semiconductor substrate and the element can be suppressed, and the electric field at the edge of the active region can be suppressed. Concentration can be suppressed.
【００１５】さらに、第１および第２の絶縁層の材料が
シリコン窒化膜またはシリコン窒化酸化膜であることを
特徴とするものであり、シリコン酸化膜中央部の凹部内
に第１の絶縁層を形成して絶縁性が高くなり、またシリ
コン酸化膜のエッチャントに対して選択比が５対１以上
であるため、溝の縁に沿って溝内に埋め込まれたシリコ
ン酸化膜が落ち込むのをより一層抑制することができ
る。Further, the material of the first and second insulating layers is a silicon nitride film or a silicon oxynitride film, and the first insulating layer is formed in a concave portion at the center of the silicon oxide film. When formed, the insulating property is improved, and the selectivity to the etchant of the silicon oxide film is 5: 1 or more, so that the silicon oxide film buried in the groove along the edge of the groove is further prevented from dropping. Can be suppressed.
【００１６】さらに、素子は、電界効果トランジスタで
あり、電界効果トランジスタのソース・ドレイン領域表
面に形成された金属シリサイド層と、開口に対向する半
導体基板の主表面に形成され、ソース・ドレイン領域と
同一導電型の不純物を含む不純物領域とを備えたことを
特徴とするものであり、この不純物層によって半導体基
板とソース・ドレイン領域との電界を緩和するととも
に、溝と活性領域の境界部分の半導体基板表面上に形成
された絶縁膜によって、層間絶縁膜に開口を形成する際
に溝内に埋め込まれたシリコン酸化膜に落ち込みが生じ
ないため、開口部に露出する表面形状に左右される不純
物層の形状も落ち込んで、所望の形状より半導体基板の
奥深くまで形成されることがなく、トレンチ分離を介し
て隣接するトランジスタ間でリーク電流が流れる恐れが
ない。Further, the element is a field effect transistor, and a metal silicide layer formed on the surface of the source / drain region of the field effect transistor, and a source / drain region formed on the main surface of the semiconductor substrate facing the opening. An impurity region containing an impurity of the same conductivity type. The impurity layer relieves an electric field between the semiconductor substrate and the source / drain region, and forms a semiconductor at a boundary between the trench and the active region. Because the insulating film formed on the substrate surface does not cause a drop in the silicon oxide film buried in the trench when the opening is formed in the interlayer insulating film, the impurity layer depends on the surface shape exposed in the opening. Is not formed deeper than the desired shape in the semiconductor substrate. There is no risk of flowing a leak current between the data.
【００１７】また、素子は、電界効果トランジスタであ
り、開口に対向する半導体基板の主表面に形成され、ソ
ース・ドレイン領域と同一導電型の不純物を含む不純物
領域を備え、電極は、ソース・ドレイン領域のいずれか
一方に接続するキャパシタの下部電極であることを特徴
とするものであり、開口に対向する半導体基板表面に形
成された不純物層によって、半導体基板とソース・ドレ
イン領域との電界を緩和するとともに、溝と活性領域の
境界部分の半導体基板表面上に絶縁膜が形成されてお
り、層間絶縁膜に開口を形成する際に溝内に埋め込まれ
たシリコン酸化膜に落ち込みが生じないため、開口部に
露出する表面形状に左右される不純物層の形状も落ち込
むことがなく、リーク電流が流れる恐れがないため、キ
ャパシタからのデータの揮発が抑えられる。The element is a field-effect transistor and has an impurity region formed on the main surface of the semiconductor substrate facing the opening and containing impurities of the same conductivity type as the source / drain region. It is a lower electrode of a capacitor connected to one of the regions, and the electric field between the semiconductor substrate and the source / drain region is reduced by an impurity layer formed on the surface of the semiconductor substrate facing the opening. At the same time, an insulating film is formed on the semiconductor substrate surface at the boundary between the trench and the active region, and the silicon oxide film embedded in the trench does not drop when forming an opening in the interlayer insulating film. The shape of the impurity layer, which depends on the surface shape exposed in the opening, does not drop, and there is no possibility of leakage current. Of volatility is suppressed.
【００１８】また、半導体基板の活性領域の主表面上を
覆うマスクをかけて半導体基板主表面をエッチングし、
活性領域を取り囲む溝を形成する工程と、ＣＶＤ法によ
って、全面に第１のシリコン酸化膜を形成する工程と、
マスク表面上の第１のシリコン酸化膜を除去する工程
と、マスクを除去した後、絶縁膜を形成する工程と、絶
縁膜をエッチングして、活性領域端部の表面上に絶縁層
を形成する工程と、半導体基板の活性領域の主表面に素
子を形成する工程と、素子を覆う層間絶縁膜を形成する
工程と、絶縁膜に対して選択比の高いエッチングを行っ
て、層間絶縁膜に素子に到達する開口を形成する工程
と、開口を通って素子に接続する電極を形成する工程と
を備えたものであり、層間絶縁膜に開口を形成する際の
マスクが下層に対してずれたときでもシリコン酸化膜端
部がエッチングされにくいため、溝の縁に沿った部分で
シリコン酸化膜の落ち込みを防ぐことができる。Further, the main surface of the semiconductor substrate is etched with a mask covering the main surface of the active region of the semiconductor substrate,
Forming a groove surrounding the active region, forming a first silicon oxide film over the entire surface by a CVD method,
Removing the first silicon oxide film on the mask surface, removing the mask, forming an insulating film, and etching the insulating film to form an insulating layer on the surface of the active region edge A step of forming an element on the main surface of the active region of the semiconductor substrate, a step of forming an interlayer insulating film covering the element, and etching with a high selectivity to the insulating film to form the element on the interlayer insulating film. Forming an opening to reach the device, and forming an electrode connected to the element through the opening, when the mask for forming the opening in the interlayer insulating film is shifted with respect to the lower layer. However, since the edge of the silicon oxide film is not easily etched, it is possible to prevent the silicon oxide film from dropping along the edge of the groove.
【００１９】また、溝を形成する工程の後、第１のシリ
コン酸化膜を形成する工程の前に、熱酸化によって、全
面に第２のシリコン酸化膜を形成する工程を備えたこと
を特徴とするものであり、素子形成前に活性領域表面上
の欠陥回復のために行われるシリコン酸化膜の除去の際
に溝内部に埋め込まれたシリコン酸化膜端部で起こる落
ち込みも抑制することができるため、それによってリー
ク電流が抑制されるだけでなく、半導体基板の活性領域
端部での電界集中が抑制される。Further, after the step of forming the groove and before the step of forming the first silicon oxide film, a step of forming a second silicon oxide film on the entire surface by thermal oxidation is provided. This also suppresses a drop that occurs at the end of the silicon oxide film buried in the trench when the silicon oxide film is removed to recover defects on the surface of the active region before the element is formed. Accordingly, not only the leakage current is suppressed, but also the electric field concentration at the edge of the active region of the semiconductor substrate is suppressed.
【００２０】さらに、絶縁膜がシリコン窒化膜またはシ
リコン窒化酸化膜であることを特徴とするものであり、
これらの膜はシリコン酸化膜のエッチャントに対して選
択比が５対１以上であるため、溝内部のシリコン酸化膜
端部での落ち込みをより一層防止することができる。Further, the insulating film is a silicon nitride film or a silicon oxynitride film,
Since these films have a selectivity of 5: 1 or more with respect to the etchant of the silicon oxide film, the drop at the end of the silicon oxide film inside the groove can be further prevented.
【００２１】さらに、素子を形成する工程は、半導体基
板の活性領域の主表面にゲート絶縁膜を形成する工程
と、ゲート絶縁膜表面上にゲート電極を形成する工程
と、半導体基板の主表面にソース・ドレイン領域を形成
する工程と、ソース・ドレイン領域の表面上に金属シリ
サイド層を形成する工程とを備え、開口を形成する工程
の後、開口を通ってソース・ドレイン領域のいずれか一
方に接続する電極を形成する工程の前に、イオン注入に
よって開口に対向する半導体基板の活性領域の主表面中
に不純物領域を形成する工程とを備えたことを特徴とす
るものであり、自己整合的に不純物層を形成することが
できて半導体基板とソース・ドレイン領域との電界が緩
和されるとともに、層間絶縁膜にコンタクトホールを形
成する際に溝内のシリコン酸化膜端部で落ち込みが生じ
ないため、このコンタクトホール内に露出している形状
に左右される不純物層が落ち込むこともなく、リーク電
流が抑制された半導体装置を得ることができる。Further, the steps of forming the element include forming a gate insulating film on the main surface of the active region of the semiconductor substrate, forming a gate electrode on the surface of the gate insulating film, and forming a gate electrode on the main surface of the semiconductor substrate. Forming a source / drain region; and forming a metal silicide layer on the surface of the source / drain region. Forming an impurity region in the main surface of the active region of the semiconductor substrate facing the opening by ion implantation before forming the electrode to be connected. An impurity layer can be formed on the substrate, the electric field between the semiconductor substrate and the source / drain region is reduced, and the silicon in the trench is formed when a contact hole is formed in the interlayer insulating film. Because that does not cause drop in phosphorylation film end, without even depend impurity layer into a shape which is exposed in the contact hole drops, it is possible to obtain a semiconductor device a leakage current is suppressed.
【００２２】また、素子を形成する工程は、半導体基板
の活性領域の主表面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜表面上にゲート電極を形成する工程と、半
導体基板の主表面にソース・ドレイン領域を形成する工
程とを備え、開口を形成する工程の後、開口を通ってソ
ース・ドレイン領域のいずれか一方に接続する電極を形
成する工程の前に、イオン注入によって開口に対向する
半導体基板の活性領域の主表面中に不純物領域を形成す
る工程と、電極表面上を覆うキャパシタ絶縁膜を形成す
る工程と、キャパシタ絶縁膜表面上に上部電極を形成す
る工程とを備えたことを特徴とするものであり、コンタ
クトホールを介して自己整合的に不純物層を形成してい
るため、簡略な工程で開口部下の半導体基板表面に不純
物層を形成することができて半導体基板とソース・ドレ
イン領域との電界が緩和されるとともに、層間絶縁膜に
コンタクトホールを形成する際に溝内のシリコン酸化膜
端部で落ち込みが生じないため、このコンタクトホール
内に露出している形状に左右される不純物層が落ち込む
こともなく、リーク電流によるキャパシタからのデータ
の揮発が抑えられたＤＲＡＭのメモリセル構造を得るこ
とができる。Further, the step of forming the element includes the step of forming a gate insulating film on the main surface of the active region of the semiconductor substrate;
A step of forming a gate electrode on the surface of the gate insulating film; and a step of forming source / drain regions on the main surface of the semiconductor substrate. After the step of forming the opening, any one of the source / drain regions passes through the opening. Prior to the step of forming an electrode connected to one side, a step of forming an impurity region in the main surface of the active region of the semiconductor substrate facing the opening by ion implantation, and forming a capacitor insulating film covering the electrode surface And a step of forming an upper electrode on the surface of the capacitor insulating film.Since the impurity layer is formed in a self-aligned manner through a contact hole, the process is simplified. An impurity layer can be formed on the surface of the semiconductor substrate below the opening, so that the electric field between the semiconductor substrate and the source / drain region is reduced and the contact hole is formed in the interlayer insulating film. Since no drop occurs at the end of the silicon oxide film in the trench during the formation, the impurity layer, which depends on the shape exposed in the contact hole, does not drop, and the volatilization of data from the capacitor due to leak current Thus, a memory cell structure of a DRAM with reduced noise can be obtained.
【００２３】[0023]
【発明の実施の形態】実施の形態１．図１および図２は
この発明の実施の形態１を示す半導体装置の断面図であ
る。図１において、１は半導体基板、２は溝、３および
４はシリコン酸化膜、５はゲート絶縁膜、６はポリシリ
コン層、７は金属シリサイド層、８はサイドウォール、
１０はシリコン窒化酸化膜、１１および１２はソース・
ドレイン領域、１３はゲート電極、１４は層間絶縁膜、
１６はコンタクトホール、１５は不純物領域、１７は配
線である。ゲート電極１３は、ポリシリコン層６とタン
グステンシリサイドなどの金属シリサイド層７からなっ
ており、溝２、シリコン酸化膜３、シリコン酸化膜４お
よびシリコン窒化酸化膜６からトレンチ分離が形成され
ている。また、不純物領域１５はソース・ドレイン領域
１１および１２と同一導電型の不純物によって形成され
ている。層間絶縁膜１４にはコンタクトホール１６が形
成されており、このコンタクトホール１６を介して、ソ
ース・ドレイン領域１１に配線１７が接続されている。
また、これ以外にもソース・ドレイン領域１２およびゲ
ート電極１３にそれぞれ接続する配線１７が、コンタク
トホール１６を介して形成されている（図示せず）。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 1 and 2 are sectional views of a semiconductor device according to the first embodiment of the present invention. In FIG. 1, 1 is a semiconductor substrate, 2 is a trench, 3 and 4 are silicon oxide films, 5 is a gate insulating film, 6 is a polysilicon layer, 7 is a metal silicide layer, 8 is a side wall,
10 is a silicon oxynitride film, 11 and 12 are source
A drain region, 13 a gate electrode, 14 an interlayer insulating film,
16 is a contact hole, 15 is an impurity region, and 17 is a wiring. The gate electrode 13 is composed of a polysilicon layer 6 and a metal silicide layer 7 such as tungsten silicide. A trench isolation is formed from the trench 2, the silicon oxide film 3, the silicon oxide film 4, and the silicon nitride oxide film 6. The impurity region 15 is formed of the same conductivity type as the source / drain regions 11 and 12. A contact hole 16 is formed in the interlayer insulating film 14, and a wiring 17 is connected to the source / drain region 11 via the contact hole 16.
In addition, wirings 17 respectively connected to the source / drain regions 12 and the gate electrode 13 are formed via contact holes 16 (not shown).
【００２４】図１を参照して、例えばゲート長Ｌ＝４０
０ｎｍ程度の時、溝２の幅は２００ｎｍ〜５００ｎｍ程
度であり、溝２の深さは１５０〜５００ｎｍ程度であ
る。ただし、溝２の幅は場所によって異なり、５０００
ｎｍ程度になることもあるが、その場合は素子を形成し
ない部分も半導体基板１を残す（ダミーパターン）など
で、溝２の幅を調節し、埋め込み後のシリコン酸化膜４
のの表面の凹凸が少なくなるようにする。そして、５〜
３０ｎｍ程度のシリコン酸化膜３が溝２内部の半導体基
板表面を覆って形成され、溝２の内部はシリコン酸化膜
４によって埋め込まれている。シリコン酸化膜４は、溝
２の上部に、半導体基板１表面よりも３０ｎｍ程度高い
高さまで形成されている。シリコン窒化酸化膜１０は、
半導体基板１表面よりも上に形成されたシリコン酸化膜
４に対してサイドウォール状に、溝２の縁に沿って全体
に形成され、その平面方向の幅は３０ｎｍ程度である。
図２において９はシーム、３０はシリコン窒化酸化膜で
あり、図２は図１に示したＡ−Ａ断面における断面図で
ある。図２に示したように溝２の幅が狭く、その中央部
にシーム９が形成されている場合は、シリコン窒化酸化
膜３０によってその内部が埋め込まれている。この実施
の形態１ではシリコン窒化酸化膜１０を用いているが、
シリコン窒化膜のように酸化膜エッチャントに対して選
択比の高い物質からなる膜で代用することができ、その
選択比は３対１以上であればよいが、５対１以上である
ことが望ましい。Referring to FIG. 1, for example, gate length L = 40
When the thickness is about 0 nm, the width of the groove 2 is about 200 nm to 500 nm, and the depth of the groove 2 is about 150 to 500 nm. However, the width of the groove 2 varies depending on the location and is 5000
In this case, the width of the groove 2 is adjusted by leaving the semiconductor substrate 1 (dummy pattern) even in a portion where no element is formed, and the silicon oxide film 4 after filling is formed.
The surface roughness should be reduced. And 5
A silicon oxide film 3 of about 30 nm is formed so as to cover the surface of the semiconductor substrate inside the groove 2, and the inside of the groove 2 is filled with a silicon oxide film 4. The silicon oxide film 4 is formed above the trench 2 to a height about 30 nm higher than the surface of the semiconductor substrate 1. The silicon oxynitride film 10
The silicon oxide film 4 formed above the surface of the semiconductor substrate 1 is formed in a sidewall shape as a whole along the edge of the groove 2 and has a width in the plane direction of about 30 nm.
2, 9 is a seam, 30 is a silicon oxynitride film, and FIG. 2 is a cross-sectional view taken along the line AA shown in FIG. As shown in FIG. 2, when the width of the groove 2 is small and the seam 9 is formed at the center thereof, the inside is buried by the silicon nitride oxide film 30. Although the silicon oxynitride film 10 is used in the first embodiment,
A film made of a material having a high selectivity to an oxide film etchant such as a silicon nitride film can be used instead. The selectivity may be 3: 1 or more, but preferably 5: 1 or more. .
【００２５】図１を参照して、活性領域の半導体基板１
表面には３〜１５ｎｍ程度の膜厚のゲート絶縁膜５が形
成され、その上に５０〜１５０ｎｍ程度のポリシリコン
層６と、５０〜１５０ｎｍ程度の膜厚の金属シリサイド
層７からなるゲート電極１３が形成されている。半導体
基板１に溝２を形成する工程などによって、半導体基板
１に形成される欠陥が素子特性に及ぼす影響が十分に小
さい場合には、シリコン酸化膜３はなくてもかまわな
い。Referring to FIG. 1, semiconductor substrate 1 in the active region
A gate insulating film 5 having a thickness of about 3 to 15 nm is formed on the surface, and a gate electrode 13 composed of a polysilicon layer 6 having a thickness of about 50 to 150 nm and a metal silicide layer 7 having a thickness of about 50 to 150 nm is formed thereon. Are formed. If the effect of defects formed in the semiconductor substrate 1 on the device characteristics is sufficiently small due to the step of forming the groove 2 in the semiconductor substrate 1 or the like, the silicon oxide film 3 may be omitted.
【００２６】ポリシリコン層６は１×１０21／ｃｍ3程
度のリンやヒ素（ｎＭＯＳ）、またはボロンやフッ化ボ
ロン（ｐＭＯＳ）などの不純物を含む。また、ソース・
ドレイン領域は、リンやヒ素、またはボロンやフッ化ボ
ロンなどの不純物を１×１０18／ｃｍ3程度含み、さら
に必要に応じて、ヒ素を１×１０20／ｃｍ3程度含む領
域を備えたＬＤＤ（Lightly Doped Drain）構造になっ
ている（図示せず）。ゲート電極１３、ソース・ドレイ
ン領域１１、１２および半導体基板１（ウェル）に電圧
をかけることによって、ゲート電極１３下の半導体基板
１表面にチャネルが形成され、ソース・ドレイン領域１
１、１２の一方がソース、他方がドレインとなり、電流
が流れる。印加する電圧は、例えばｎＭＯＳトランジス
タの場合、ＶG＝２．５Ｖ、ＶD＝２．５Ｖ、ＶS＝０
Ｖ、ＶB＝−１Ｖ程度である。また、この実施の形態に
おいては、一つの活性領域に二つのトランジスタが形成
された半導体装置を用いて説明を行っているが、特にこ
れに限られるものではない。The polysilicon layer 6 contains about 1 × 10 21 / cm 3 of impurities such as phosphorus or arsenic (nMOS), or boron or boron fluoride (pMOS). In addition, source
The drain region contains an impurity such as phosphorus, arsenic, or boron or boron fluoride at a concentration of about 1 × 10 18 / cm 3 , and further includes an area containing arsenic at a concentration of about 1 × 10 20 / cm 3 as necessary. (Lightly Doped Drain) structure (not shown). By applying a voltage to the gate electrode 13, the source / drain regions 11 and 12 and the semiconductor substrate 1 (well), a channel is formed on the surface of the semiconductor substrate 1 below the gate electrode 13 and the source / drain region 1 is formed.
One of the sources 1 and 12 is a source and the other is a drain, and a current flows. The applied voltage is, for example, in the case of an nMOS transistor, V G = 2.5 V, V D = 2.5 V, and V S = 0.
V, is on the order of V B = -1V. Further, in this embodiment, description has been made using a semiconductor device in which two transistors are formed in one active region, but the present invention is not limited to this.
【００２７】この半導体装置によれば、溝２内のシリコ
ン酸化膜４の中央部に形成されたシーム９の内部はシリ
コン酸化窒化膜またはシリコン窒化膜で埋め込まれてい
るため、絶縁性の高い素子分離を得ることができるとと
もに、溝２の縁に沿ったシリコン酸化膜４の端部にもシ
リコン酸化窒化膜またはシリコン酸化膜からなるサイド
ウォールが形成されており、これらの膜はシリコン酸化
膜エッチャントに対して選択比が高いため、半導体基板
１の活性領域表面の欠陥を取り除くために、その表面に
形成されたシリコン酸化膜３１を除去してもエッチング
されることなく活性領域のゲート電極１３下で電界集中
が抑制されるため、逆ナローチャネル効果を抑えてしき
い値を安定させることができる。また、層間絶縁膜を通
ってコンタクトホール１６を形成する際にもシリコン酸
化膜４に対してサイドウォール状に形成されたシリコン
窒化酸化膜またはシリコン窒化膜はエッチングされにく
いため、溝２の縁に沿って起こるシリコン酸化膜４の落
ち込みを抑制することができる。それによって、リーク
電流を抑えて誤動作を防ぎ、信頼性の向上した半導体装
置を得ることができる。According to this semiconductor device, the inside of the seam 9 formed at the center of the silicon oxide film 4 in the trench 2 is filled with a silicon oxynitride film or a silicon nitride film. Separation can be obtained, and sidewalls made of a silicon oxynitride film or a silicon oxide film are also formed at the end of the silicon oxide film 4 along the edge of the trench 2, and these films are formed of a silicon oxide film etchant. Has a high selectivity with respect to the gate electrode 13 of the active region without being etched even if the silicon oxide film 31 formed on the surface is removed in order to remove defects on the surface of the active region of the semiconductor substrate 1. Thus, the electric field concentration is suppressed, so that the inverse narrow channel effect can be suppressed and the threshold value can be stabilized. Further, even when the contact hole 16 is formed through the interlayer insulating film, the silicon oxynitride film or silicon nitride film formed in the side wall shape with respect to the silicon oxide film 4 is difficult to be etched. It is possible to suppress the drop of the silicon oxide film 4 occurring along. This makes it possible to obtain a semiconductor device with improved reliability by suppressing leakage current and preventing malfunction.
【００２８】図３〜図９は、この発明の実施の形態１を
示す半導体装置の製造方法の一工程を示す断面図であ
る。図３において、２１はシリコン窒化膜、３１はシリ
コン酸化膜である。まず、半導体基板１上に熱酸化によ
ってシリコン酸化膜３１を５〜３０ｎｍ程度形成した
後、シリコン窒化膜２１を１００〜３００ｎｍ程度形成
する。図３は、この工程が終わった段階での半導体装置
の素子の断面図である。次に、溝２の形成領域を除く部
分に形成したフォトレジストなどの写真製版パターン
（図示せず）をマスクとして異方性エッチングを行い、
シリコン窒化膜２１をパターニングしてから写真製版パ
ターンを除去する。図４は、この工程が終わった段階で
の半導体装置の素子の断面図である。そして、残ったシ
リコン窒化膜２１をマスクにして、シリコン酸化膜３１
および半導体基板１を異方性エッチングし、半導体基板
の表面に深さ１００〜５００ｎｍ、幅１００〜５００ｎ
ｍ程度の溝２を形成する。ただし、シリコン窒化膜２１
をＣＭＰのストッパーとして使うためには、この段階で
１００ｎｍ以上の膜厚が残っている必要がある。図５は
この工程が終わった段階での半導体装置の素子を示す断
面図である。FIGS. 3 to 9 are cross sectional views showing one process of a method of manufacturing a semiconductor device according to the first embodiment of the present invention. In FIG. 3, reference numeral 21 denotes a silicon nitride film, and 31 denotes a silicon oxide film. First, a silicon oxide film 31 is formed on the semiconductor substrate 1 by thermal oxidation to a thickness of about 5 to 30 nm, and then a silicon nitride film 21 is formed to a thickness of about 100 to 300 nm. FIG. 3 is a cross-sectional view of the element of the semiconductor device at the stage when this step has been completed. Next, anisotropic etching is performed using a photolithographic pattern (not shown) such as a photoresist formed in a portion excluding the formation region of the groove 2 as a mask,
After the silicon nitride film 21 is patterned, the photolithography pattern is removed. FIG. 4 is a cross-sectional view of the element of the semiconductor device at the stage when this step has been completed. Then, using the remaining silicon nitride film 21 as a mask, the silicon oxide film 31 is formed.
And the semiconductor substrate 1 is anisotropically etched, and the surface of the semiconductor substrate has a depth of 100 to 500 nm and a width of 100 to 500 n.
A groove 2 of about m is formed. However, the silicon nitride film 21
In order to use as a CMP stopper, it is necessary that a film thickness of 100 nm or more remains at this stage. FIG. 5 is a cross-sectional view showing the elements of the semiconductor device at the stage when this step has been completed.
【００２９】次に減圧ＣＶＤ法により全面にシリコン酸
化膜４を３００ｎｍ〜１０００ｎｍ程度の膜厚で形成す
る。図６はこの工程が終わった段階での素子の断面図で
ある。シーム９は形成されない場合もあるが、その場合
も溝２内に埋め込まれたシリコン酸化膜４の中央部の膜
質は悪い状態になっている。次にシリコン窒化膜２１を
ストッパーとしたＣＭＰ法によって、シリコン窒化膜２
１表面上のシリコン酸化膜４を除去し、溝２とシリコン
窒化膜２１からなる開口の内部のみにシリコン酸化膜４
を残す。この時シーム９が表面に露出する。ここでＣＭ
Ｐ法を用いると、溝２の幅が異なる部分でも同じように
平坦にシリコン酸化膜４を残すことができ、シーム９も
同じように露出させることができる。そして、弗化水素
酸でウェットエッチングを行い、シーム９の開口幅を広
げ、その後、熱リン酸によるウェットエッチングでシリ
コン窒化膜２１を除去する。この時溝２内に埋め込まれ
たシリコン酸化膜４の表面は半導体基板１表面よりも３
０ｎｍ程度高くなっている。図７はこの工程が終わった
段階での素子の断面図である。Next, a silicon oxide film 4 is formed on the entire surface by a low pressure CVD method to a thickness of about 300 nm to 1000 nm. FIG. 6 is a cross-sectional view of the device at the stage when this step has been completed. The seam 9 may not be formed in some cases, but also in this case, the film quality of the central portion of the silicon oxide film 4 embedded in the groove 2 is in a poor state. Next, the silicon nitride film 2 is formed by a CMP method using the silicon nitride film 21 as a stopper.
The silicon oxide film 4 on one surface is removed, and the silicon oxide film 4 is formed only inside the opening formed by the trench 2 and the silicon nitride film 21.
Leave. At this time, the seam 9 is exposed on the surface. Here CM
When the P method is used, the silicon oxide film 4 can be left flat even in a portion where the width of the groove 2 is different, and the seam 9 can be similarly exposed. Then, wet etching is performed with hydrofluoric acid to widen the opening width of the seam 9, and thereafter, the silicon nitride film 21 is removed by wet etching with hot phosphoric acid. At this time, the surface of the silicon oxide film 4 embedded in the groove 2 is 3
It is about 0 nm higher. FIG. 7 is a cross-sectional view of the device at the end of this step.
【００３０】その後、減圧ＣＶＤ法によりシリコン窒化
酸化膜を１００ｎｍ〜３００ｎｍ程度全面に形成してシ
ーム９を埋め込んでから、シリコン酸化膜に対して選択
比のあるドライエッチングによりシリコン酸化膜３１を
エッチングストッパーとしてシリコン窒化酸化膜を除去
する。この時、シーム９に埋め込まれたシリコン窒化酸
化膜３０は残り、半導体基板１表面よりも上に形成され
たシリコン酸化膜４の側面には、サイドウォール状にシ
リコン窒化酸化膜が平面方向に幅３０ｎｍ程度残ってい
る。そして、シリコン窒化酸化膜１０をマスクとして、
弗化水素酸によってシリコン酸化膜３１の露出部分を除
去してトレンチ分離が完成する。図８はこの工程が終わ
った段階での半導体装置の素子を示す断面図である。こ
こではシリコン窒化酸化膜１０および３０を用いている
が、シリコン窒化膜のように酸化膜エッチャントに対し
て選択比の高い物質からなる膜で代用することができ、
その比は３対１以上であればよいが、５対１以上である
ことが望ましい。Thereafter, a silicon nitride oxide film is formed on the entire surface to a thickness of about 100 nm to 300 nm by a low pressure CVD method to embed the seam 9, and then the silicon oxide film 31 is etched by dry etching having a selectivity with respect to the silicon oxide film. To remove the silicon oxynitride film. At this time, the silicon oxynitride film 30 buried in the seam 9 remains, and the silicon oxynitride film 30 formed above the surface of the semiconductor substrate 1 has a side wall-shaped silicon oxynitride film in the plane direction. About 30 nm remains. Then, using the silicon oxynitride film 10 as a mask,
The exposed portion of the silicon oxide film 31 is removed with hydrofluoric acid to complete the trench isolation. FIG. 8 is a cross-sectional view showing the elements of the semiconductor device at the stage when this step has been completed. Although the silicon nitride oxide films 10 and 30 are used here, a film made of a material having a high selectivity to an oxide film etchant, such as a silicon nitride film, can be used instead.
The ratio may be 3: 1 or more, but is preferably 5: 1 or more.
【００３１】そして、熱酸化によって半導体基板１表面
上に３〜１５ｎｍ程度のシリコン酸化膜を形成してか
ら、ｎＭＯＳの場合はボロンや弗化ボロン、ｐＭＯＳの
場合はリンやヒ素などの不純物をイオン注入することに
よって、チャネル注入層などを含むウェルを形成する
（図示せず）。その後、弗化水素酸によりシリコン酸化
膜を除去し、再度熱酸化を行って３〜１５ｎｍ程度のゲ
ート絶縁膜５を形成する。次に、ｎＭＯＳの場合はリン
やヒ素、ｐＭＯＳの場合はボロンやフッ化ボロンなどの
不純物を１×１０21／ｃｍ3程度含み、５０〜１００ｎ
ｍ程度の膜厚を有するポリシリコン層６をＣＶＤ法によ
って堆積し、タングステンシリサイドなどの金属シリサ
イド層７をＣＶＤ法またはスパッタ法によって形成した
後、パターニングすることによってゲート電極１３を形
成する。After a silicon oxide film having a thickness of about 3 to 15 nm is formed on the surface of the semiconductor substrate 1 by thermal oxidation, impurities such as boron and boron fluoride are used for nMOS and impurities such as phosphorus and arsenic are used for pMOS. By implantation, a well including a channel injection layer and the like is formed (not shown). Thereafter, the silicon oxide film is removed with hydrofluoric acid, and thermal oxidation is performed again to form a gate insulating film 5 of about 3 to 15 nm. Next, the nMOS contains impurities such as phosphorus and arsenic, and the pMOS contains boron and boron fluoride in an amount of about 1 × 10 21 / cm 3.
A gate electrode 13 is formed by depositing a polysilicon layer 6 having a thickness of about m by a CVD method, forming a metal silicide layer 7 such as tungsten silicide by a CVD method or a sputtering method, and then patterning.
【００３２】そして、ｎＭＯＳならばリンやヒ素、ｐＭ
ＯＳならばボロンやフッ化ボロンなどを３×１０13／ｃ
ｍ2、２０〜４０ｋｅＶ程度でイオン注入してソース・
ドレイン領域１１および１２を形成し、減圧ＣＶＤ法に
よって５０〜１００ｎｍ程度シリコン酸化膜を堆積・エ
ッチバックしてサイドウォール８を形成する。ソース・
ドレイン領域１１および１２をＬＤＤ構造とする場合
は、ここでさらにヒ素（ｎＭＯＳ）やボロンまたは弗化
ボロン（ｐＭＯＳ）を１〜５×１０15／ｃｍ2程度注入
してて形成される１×１０20／ｃｍ3程度の不純物濃度
の不純物領域と合わせてソース・ドレイン領域とする
（図示せず）。その後、ＣＶＤ法によって２００ｎｍ〜
６００ｎｍ程度の層間絶縁膜１４を堆積し、ソース・ド
レイン領域１１に到達するコンタクトホール１６をトリ
フルオルメタン（ＣＨＦ3）およびテトラフルオルメタ
ン（ＣＨ4）によるドライエッチングで０．１μｍ〜
０．５μｍ径で開口する。For an nMOS, phosphorus, arsenic, pM
For OS, boron or boron fluoride is 3 × 10 13 / c
m 2 , ion implantation at about 20 to 40 keV
Drain regions 11 and 12 are formed, and a silicon oxide film is deposited and etched back to a thickness of about 50 to 100 nm by a low pressure CVD method to form a sidewall 8. Source·
In the case where the drain regions 11 and 12 have an LDD structure, 1 × 10 5 / cm 2 formed by further implanting arsenic (nMOS), boron or boron fluoride (pMOS) at about 1 × 5 15 / cm 2. A source / drain region is formed together with an impurity region having an impurity concentration of about 20 / cm 3 (not shown). After that, 200 nm to
An interlayer insulating film 14 having a thickness of about 600 nm is deposited, and a contact hole 16 reaching the source / drain region 11 is dry etched with trifluoromethane (CHF 3 ) and tetrafluoromethane (CH 4 ) to a thickness of 0.1 μm to 0.1 μm.
Open with a diameter of 0.5 μm.
【００３３】次にｎＭＯＳならばリン、ｐＭＯＳならば
ボロンや弗化ボロンを２０〜５０ｋｅＶ、５×１０13〜
３０×１０13／ｃｍ2程度でイオン注入し、５×１０18
／ｃｍ3程度の不純物濃度を有する不純物領域１５を形
成する。図９はこの工程が終わった段階での半導体装置
の素子を示す断面図である。そして、リンを１×１０20
〜５×１０20／ｃｍ3程度含む多結晶シリコンをＣＶＤ
法で５０〜１５０ｎｍ程度堆積した後、タングステンシ
リサイド（ＷＳｉ）をＣＶＤ法で５０〜１５０ｎｍ堆積
してから、パターニングし、配線層１７を形成すること
によって図１に示した半導体装置が形成される。さら
に、同様に２００〜６００ｎｍ程度の層間絶縁膜を形成
し、ソース・ドレイン領域１２に接続するコンタクトホ
ール、不純物領域および配線層を形成する（図示せ
ず）。ソース・ドレイン領域１１および１２に接続する
配線層は、いずれを先に形成してもかまわない。Next, phosphorus for nMOS, boron or boron fluoride for pMOS at 20 to 50 keV, 5 × 10 13 to
Ion implantation at about 30 × 10 13 / cm 2 and 5 × 10 18
An impurity region 15 having an impurity concentration of about / cm 3 is formed. FIG. 9 is a cross-sectional view showing the elements of the semiconductor device at the stage when this step has been completed. And phosphorus is 1 × 10 20
CVD of polycrystalline silicon containing about 5 × 10 20 / cm 3
After depositing about 50 to 150 nm by the CVD method, tungsten silicide (WSi) is deposited to a thickness of 50 to 150 nm by the CVD method and then patterned to form the wiring layer 17, whereby the semiconductor device shown in FIG. 1 is formed. Further, similarly, an interlayer insulating film having a thickness of about 200 to 600 nm is formed, and a contact hole, an impurity region, and a wiring layer connected to the source / drain region 12 are formed (not shown). Either of the wiring layers connected to the source / drain regions 11 and 12 may be formed first.
【００３４】この半導体装置の製造方法によれば、溝２
内のシリコン酸化膜４の中央部に形成されたシーム９の
内部を埋め込んで絶縁性の高い素子分離を形成するとと
もに、シリコン酸化膜４の端部にもシリコン窒化酸化膜
１０またはシリコン酸化膜などからなるサイドウォール
が形成されており、これらの膜はシリコン酸化膜エッチ
ャントに対して選択比が高いため、層間絶縁膜１４にコ
ンタクトホール１６を形成する際のマスクがずれたとき
でもエッチングされにくく、溝の縁に沿った部分でシリ
コン酸化膜４の落ち込みを防ぐことができる。それによ
って、この部分の表面形状によって不純物分布が左右さ
れる不純物領域１５の落ち込みも防止することができ、
従来から用いられている減圧ＣＶＤ装置を用いて、簡略
な工程で、リーク電流が抑制されて信頼性の向上した半
導体装置の製造方法を得ることができる。According to this method of manufacturing a semiconductor device, the groove 2
The inside of the seam 9 formed at the center of the silicon oxide film 4 is buried to form a highly insulating element isolation, and the silicon nitride oxide film 10 or the silicon oxide film is also formed at the end of the silicon oxide film 4. Since these films have a high selectivity with respect to the silicon oxide film etchant, they are hardly etched even when the mask for forming the contact holes 16 in the interlayer insulating film 14 is displaced, It is possible to prevent the silicon oxide film 4 from dropping along the edge of the groove. Thereby, it is possible to prevent a drop in the impurity region 15 whose impurity distribution depends on the surface shape of this portion,
By using a low-pressure CVD apparatus conventionally used, a method for manufacturing a semiconductor device in which leakage current is suppressed and reliability is improved can be obtained in a simple process.
【００３５】また、溝２形成の際に生じる欠陥を回復す
るために、半導体基板の活性領域表面上のシリコン酸化
膜３１を一旦除去した場合でも溝２の縁に沿った部分で
のシリコン酸化膜４の落ち込みが抑制されることによっ
て、ゲート電極１３下の活性領域端部での電界集中が抑
制されて逆ナローチャネル効果が抑えられ、しきい値が
安定するとともに、ゲート電極１３形成の際の配線材料
のエッチング残が発生しないため、ショートを回避する
ことができるという効果を奏する。さらにゲート電極１
３側面のサイドウォール８もシリコン窒化酸化膜または
シリコン窒化膜で形成されていれば、配線１７とゲート
電極１３の絶縁性を高めることができ、半導体装置の信
頼性が向上する。Further, in order to recover a defect generated when the groove 2 is formed, even if the silicon oxide film 31 on the surface of the active region of the semiconductor substrate is once removed, the silicon oxide film along the edge of the groove 2 is removed. 4 is suppressed, the electric field concentration at the edge of the active region under the gate electrode 13 is suppressed, the reverse narrow channel effect is suppressed, the threshold value is stabilized, and the gate electrode 13 is formed. Since no etching residue of the wiring material is generated, there is an effect that a short circuit can be avoided. Further, the gate electrode 1
If the side walls 8 on the three side surfaces are also formed of a silicon nitride oxide film or a silicon nitride film, the insulation between the wiring 17 and the gate electrode 13 can be increased, and the reliability of the semiconductor device can be improved.
【００３６】実施の形態２．図１０はこの発明の実施の
形態２を示す半導体装置の断面図であり、図において、
１８はストレージノード、１９はキャパシタ絶縁膜、２
０はセルプレート、２２はキャパシタである。キャパシ
タ２２はリンを１〜５×１０20／ｃｍ3程度含む多結晶
シリコンからなるストレージノード１８、５〜１０ｎｍ
程度の膜厚を有し、シリコン窒化酸化膜からなるキャパ
シタ絶縁膜１９および、リンを１〜５×１０20／ｃｍ3
程度含む多結晶シリコンからなるセルプレート２０から
なり、ストレージノード１８がコンタクトホール１６を
介してソース・ドレイン領域１１に接続されたＤＲＡＭ
（Dynamic Random Access Memory）のメモリセルであ
る。そして、例えばゲート長Ｌ＝２００ｎｍ程度の時、
溝２の幅は場所によって異なり、最小分離幅は１００ｎ
ｍ〜２００ｎｍ、それ以外の部分では２００ｎｍ〜４０
０ｎｍ程度であり、溝２の深さは１５０〜５００ｎｍ程
度である。これ以外の部分については、実施の形態１に
示した半導体装置と同様の構造を有する。Embodiment 2 FIG. 10 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
18 is a storage node, 19 is a capacitor insulating film, 2
0 is a cell plate, 22 is a capacitor. Capacitor 22 is a storage node 18 made of polycrystalline silicon containing about 1 to 5 × 10 20 / cm 3 of phosphorus, 5 to 10 nm.
Capacitor insulating film 19 having a film thickness of about 10 nm and made of a silicon oxynitride film, and phosphorous of 1-5 × 10 20 / cm 3
A DRAM comprising a cell plate 20 made of polycrystalline silicon including a storage node 18 connected to a source / drain region 11 via a contact hole 16.
(Dynamic Random Access Memory). For example, when the gate length L is about 200 nm,
The width of the groove 2 varies depending on the location, and the minimum separation width is 100 n.
m to 200 nm, 200 nm to 40 in other portions
The groove 2 has a depth of about 150 to 500 nm. Other portions have the same structure as the semiconductor device described in the first embodiment.
【００３７】ＤＲＡＭのメモリセルにおいては、キャパ
シタに蓄積された電荷によって情報を蓄積し、一定時間
毎にリフレッシュ（読み出し／書き込み）を行なってお
り、リーク電流が流れると、キャパシタに蓄積された情
報が余分に失われ、リフレッシュ特性が劣化するため、
他の部分のトランジスタに比べてリーク電流がより重要
になってくる。キャパシタ２２にデータを書き込むとき
は、ＶG＝２．０Ｖ、ＶB＝−１．０Ｖ、ソース・ドレイ
ン領域１２に接続するビットライン（図示せず）に０Ｖ
を印加し、データを消去するときは、ＶG＝２．０Ｖ、
ＶB＝−１．０Ｖ、ソース・ドレイン領域１２に接続す
るビットライン（図示せず）に２．０Ｖ程度の電圧を印
加する。また、データを読み出すときはビットラインに
印加する電圧を１．０Ｖ程度とする。In a DRAM memory cell, information is accumulated by electric charges accumulated in a capacitor, and refresh (read / write) is performed at regular intervals. When a leak current flows, the information accumulated in the capacitor is lost. Because it is lost extra and the refresh characteristic deteriorates,
Leakage current becomes more important as compared to transistors in other parts. When data is written to the capacitor 22, V G = 2.0 V, V B = −1.0 V, and 0 V is applied to a bit line (not shown) connected to the source / drain region 12.
Is applied to erase data, V G = 2.0 V,
V B = −1.0 V, and a voltage of about 2.0 V is applied to a bit line (not shown) connected to the source / drain region 12. When data is read, the voltage applied to the bit line is set to about 1.0V.
【００３８】この半導体装置によれば、溝２内のシリコ
ン酸化膜４の中央部に形成されたシーム９の内部はシリ
コン酸化窒化膜またはシリコン窒化膜で埋め込まれてい
るため、絶縁性の高い素子分離を得ることができるとと
もに、溝２の縁に沿ったシリコン酸化膜４の端部にもシ
リコン酸化窒化膜またはシリコン酸化膜からなるサイド
ウォールが形成されており、これらの膜はシリコン酸化
膜エッチャントに対して選択比が高いため、半導体基板
１の活性領域表面の欠陥を取り除くために、その表面に
形成されたシリコン酸化膜３１を除去してもエッチング
されることなく活性領域のゲート電極１３下で電界集中
が抑制されるため、逆ナローチャネル効果を抑えてしき
い値を安定させることができる。また、層間絶縁膜を通
ってコンタクトホール１６を形成する際にもシリコン酸
化膜４に対してサイドウォール状に形成されたシリコン
窒化酸化膜またはシリコン窒化膜はエッチングされにく
いため、溝２の縁に沿って起こるシリコン酸化膜４の落
ち込みを抑制することができる。それによって、リーク
電流を抑えることができるため、データの揮発が抑えら
れてリフレッシュ特性の向上したＤＲＡＭメモリセルを
得ることができる。According to this semiconductor device, the inside of the seam 9 formed at the center of the silicon oxide film 4 in the trench 2 is filled with the silicon oxynitride film or the silicon nitride film. Separation can be obtained, and sidewalls made of a silicon oxynitride film or a silicon oxide film are also formed at the end of the silicon oxide film 4 along the edge of the trench 2, and these films are formed of a silicon oxide film etchant. Has a high selectivity with respect to the gate electrode 13 of the active region without being etched even if the silicon oxide film 31 formed on the surface is removed in order to remove defects on the surface of the active region of the semiconductor substrate 1. Thus, the electric field concentration is suppressed, so that the inverse narrow channel effect can be suppressed and the threshold value can be stabilized. Further, even when the contact hole 16 is formed through the interlayer insulating film, the silicon oxynitride film or silicon nitride film formed in the side wall shape with respect to the silicon oxide film 4 is difficult to be etched. It is possible to suppress the drop of the silicon oxide film 4 occurring along. Thereby, a leak current can be suppressed, and thus, a DRAM memory cell in which data volatilization is suppressed and refresh characteristics are improved can be obtained.
【００３９】図１１は、この発明の実施の形態２を示す
半導体装置の製造方法の一工程を示す断面図である。ま
ず、実施の形態１と同様にして、半導体基板の表面に溝
２、シリコン酸化膜３、３１および４、シリコン窒化酸
化膜１０および３０からなるトレンチ分離を形成する。
ただし、溝２は最小分離幅部分では１００ｎｍ〜２００
ｎｍ程度、それ以外の部分は２００〜４００ｎｍ程度と
する。そして、実施の形態１と同様にして、ゲート酸化
膜５、ゲート電極１３となるポリシリコン層６および金
属シリサイド層７を形成する。この時、ゲート電極１３
の長さＬ＝０．２μｍ程度とする。さらに、実施の形態
１と同様にして、ソース・ドレイン領域１１および１
２、サイドウォール８、層間絶縁膜１４を順次形成す
る。FIG. 11 is a sectional view showing one step of a method of manufacturing a semiconductor device according to the second embodiment of the present invention. First, in the same manner as in the first embodiment, a trench isolation composed of trench 2, silicon oxide films 3, 31 and 4, and silicon nitride oxide films 10 and 30 is formed on the surface of the semiconductor substrate.
However, the groove 2 has a minimum separation width of 100 nm to 200 nm.
nm, and the other parts are about 200 to 400 nm. Then, in the same manner as in the first embodiment, a gate oxide film 5, a polysilicon layer 6 serving as a gate electrode 13, and a metal silicide layer 7 are formed. At this time, the gate electrode 13
Is set to about L = 0.2 μm. Further, similarly to the first embodiment, source / drain regions 11 and 1
2. A sidewall 8 and an interlayer insulating film 14 are sequentially formed.
【００４０】図１１において、１４１は層間絶縁膜であ
る。層間絶縁膜１４を減圧ＣＶＤ法で形成した後、ソー
ス・ドレイン領域１２に到達するコンタクトホールを層
間絶縁膜１４に形成し、リンを２０〜５０ｋｅＶ、１×
１０13〜１×１０14／ｃｍ2程度で注入して１×１０18
／ｃｍ3程度の不純物濃度を有する不純物領域を形成す
る（図示せず）。この不純物領域は主としてコンタクト
抵抗を下げるためのものであり、形成されない場合もあ
る。その後、コンタクトホールの中に実施の形態１と同
様、リンを含んだポリシリコン層およびタングステンシ
リサイド層を埋め込んでパターニングすることにより、
ビットラインを形成する（図示せず）。そして、層間絶
縁膜１４と同様にして２００〜６００ｎｍ程度の膜厚を
有する層間絶縁膜１４１を形成し、ソース・ドレイン領
域１１に到達するコンタクトホール１７を形成してか
ら、全面にリンを５０〜１５０ｋｅＶ、１×１０13〜１
×１０14／ｃｍ2程度で注入し、１×１０18／ｃｍ3程度
の不純物濃度を有する不純物領域１５を形成する。図１
１はこの工程が終わった段階の半導体装置の素子を示す
断面図である。In FIG. 11, reference numeral 141 denotes an interlayer insulating film. After the interlayer insulating film 14 is formed by the low pressure CVD method, a contact hole reaching the source / drain region 12 is formed in the interlayer insulating film 14, and phosphorus is added at 20 to 50 keV, 1 ×
Implant at about 10 13 -1 × 10 14 / cm 2 to 1 × 10 18
An impurity region having an impurity concentration of about / cm 3 is formed (not shown). This impurity region is mainly for lowering the contact resistance, and may not be formed. Thereafter, as in the first embodiment, a polysilicon layer containing phosphorus and a tungsten silicide layer are buried in the contact hole and patterned, whereby
Form bit lines (not shown). Then, an interlayer insulating film 141 having a thickness of about 200 to 600 nm is formed in the same manner as the interlayer insulating film 14, and a contact hole 17 reaching the source / drain region 11 is formed. 150 keV, 1 × 10 13 -1
Implantation is performed at about × 10 14 / cm 2 to form an impurity region 15 having an impurity concentration of about 1 × 10 18 / cm 3 . FIG.
FIG. 1 is a cross-sectional view showing an element of the semiconductor device at the stage when this step is completed.
【００４１】この後、リンなどの不純物を１×１０20〜
５×１０20／ｃｍ3程度含有した多結晶シリコンを６０
０〜１０００ｎｍ程度全面に堆積し、パターニングによ
り所定の領域にのみ配置することでストレージノード１
８を形成する。そして、キャパシタ絶縁膜１９となるシ
リコン窒化酸化膜をＣＶＤ法で５〜１０ｎｍ程度堆積
し、さらにその上にセルプレート２０となる、リンなど
の不純物を１×１０20〜５×１０20／ｃｍ3程度含有し
た多結晶シリコンを５０〜１００ｎｍ程度堆積してパタ
ーニングすることによってキャパシタ２２を形成する。
以上のような製造方法によって、図１０に示した半導体
装置が形成される。Thereafter, impurities such as phosphorus are added in an amount of 1 × 10 20 to
60 polycrystalline silicon containing about 5 × 10 20 / cm 3
The storage node 1 is deposited on the entire surface of about 0 to 1000 nm and is arranged only in a predetermined region by patterning.
8 is formed. Then, a silicon nitride oxide film serving as the capacitor insulating film 19 is deposited to a thickness of about 5 to 10 nm by the CVD method, and further an impurity such as phosphorus serving as the cell plate 20 is added at 1 × 10 20 to 5 × 10 20 / cm 3. The capacitor 22 is formed by depositing polycrystalline silicon containing about 50 to 100 nm and patterning it.
The semiconductor device shown in FIG. 10 is formed by the manufacturing method as described above.
【００４２】この半導体装置の製造方法によれば、溝２
内のシリコン酸化膜４の中央部に形成されたシーム９の
内部を埋め込んで絶縁性の高い素子分離を形成するとと
もに、シリコン酸化膜４の端部にもシリコン窒化酸化膜
１０またはシリコン酸化膜などからなるサイドウォール
が形成されており、これらの膜はシリコン酸化膜エッチ
ャントに対して選択比が高いため、層間絶縁膜１４およ
び１４１にコンタクトホール１６を形成する際のマスク
がずれたときでもエッチングされにくく、溝の縁に沿っ
た部分でシリコン酸化膜４の落ち込みを防ぐことができ
る。それによって、この部分の表面形状によって不純物
分布が左右される不純物領域１５の落ち込みも防止する
ことができ、従来から用いられている減圧ＣＶＤ装置を
用いて、簡略な工程で、リーク電流が抑制されてリフレ
ッシュ特性の向上したＤＲＡＭメモリセルの製造方法を
得ることができる。According to this method of manufacturing a semiconductor device, the groove 2
The inside of the seam 9 formed at the center of the silicon oxide film 4 is buried to form a highly insulating element isolation, and the silicon nitride oxide film 10 or the silicon oxide film is also formed at the end of the silicon oxide film 4. Since these films have a high selectivity to the silicon oxide film etchant, they are etched even when the mask used to form the contact holes 16 in the interlayer insulating films 14 and 141 is displaced. It is difficult to prevent the silicon oxide film 4 from dropping along the edge of the groove. Thereby, it is possible to prevent a drop in the impurity region 15 whose impurity distribution is affected by the surface shape of this portion, and it is possible to suppress a leak current in a simple process using a conventionally used low-pressure CVD apparatus. Thus, a method of manufacturing a DRAM memory cell with improved refresh characteristics can be obtained.
【００４３】また、溝２形成の際に生じる欠陥を回復す
るために、半導体基板の活性領域表面上のシリコン酸化
膜３１を一旦除去した場合でも溝２の縁に沿ったシリコ
ン酸化膜４の落ち込みが抑制されることによって、ゲー
ト電極１３下の活性領域端部での電界集中が抑制されて
逆ナローチャネル効果が抑えられ、しきい値が安定する
とともに、ゲート電極１３形成の際の配線材料のエッチ
ング残が発生しないため、ショートを回避することがで
きるという効果を奏する。さらにゲート電極１３側面の
サイドウォール８もシリコン窒化酸化膜またはシリコン
窒化膜で形成されていれば、配線１７とゲート電極１３
の絶縁性を高めることができる。Further, in order to recover a defect generated at the time of forming the groove 2, even if the silicon oxide film 31 on the surface of the active region of the semiconductor substrate is once removed, the drop of the silicon oxide film 4 along the edge of the groove 2. Is suppressed, the electric field concentration at the edge of the active region under the gate electrode 13 is suppressed, the reverse narrow channel effect is suppressed, the threshold value is stabilized, and the wiring material at the time of forming the gate electrode 13 is reduced. Since no etching residue is generated, there is an effect that a short circuit can be avoided. Further, if the sidewall 8 on the side surface of the gate electrode 13 is also formed of a silicon nitride oxide film or a silicon nitride film, the wiring 17 and the gate electrode 13
Can be improved in insulation.
【００４４】[0044]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、溝
内のシリコン酸化膜の中央部に形成されたシームの内部
は絶縁膜で埋め込まれているため、絶縁性の高い素子分
離を得ることができるとともに、溝の縁に沿った半導体
基板の表面上にも絶縁膜からなるサイドウォールが形成
されており、これらの膜は層間絶縁膜にコンタクトホー
ルを形成する際にもエッチングされにくいため、溝の縁
に沿って起こるシリコン酸化膜の落ち込みを抑制するこ
とができ、それによって、半導体基板と素子の間のリー
ク電流を抑えて誤動作を防ぎ、信頼性の向上した半導体
装置を得ることができる。また、半導体基板表面の活性
領域のゲート電極下で溝内のシリコン酸化膜が落ち込む
ことによって発生する電界集中が抑制されているため、
逆ナローチャネル効果を抑えてしきい値を安定させるこ
とができる。Since the present invention is configured as described above, it has the following effects. According to the present invention, since the inside of the seam formed at the central portion of the silicon oxide film in the trench is buried with the insulating film, it is possible to obtain a highly insulating element isolation, and the semiconductor along the edge of the trench. Sidewalls made of an insulating film are also formed on the surface of the substrate, and these films are hard to be etched when forming a contact hole in an interlayer insulating film. The drop can be suppressed, whereby a leakage current between the semiconductor substrate and the element can be suppressed to prevent a malfunction and a semiconductor device with improved reliability can be obtained. In addition, since the concentration of the electric field caused by the fall of the silicon oxide film in the trench under the gate electrode in the active region on the semiconductor substrate surface is suppressed,
The threshold value can be stabilized by suppressing the inverse narrow channel effect.
【００４５】さらに、シリコン酸化膜中央部の凹部内に
第１の絶縁層を形成して絶縁性が高くなり、また絶縁膜
がシリコン酸化膜のエッチャントに対して選択比が５対
１以上であるシリコン窒化膜またはシリコン窒化酸化膜
で形成されているため、溝の縁に沿って溝内に埋め込ま
れたシリコン酸化膜が落ち込むのをより一層抑制するた
め、リーク電流および逆ナローチャネル効果がより一層
抑えられ、さらに信頼性を高めることができる。Further, the first insulating layer is formed in the concave portion at the center of the silicon oxide film to improve the insulating property, and the selectivity of the insulating film to the etchant of the silicon oxide film is 5: 1 or more. Since the silicon oxide film is formed of the silicon nitride film or the silicon nitride oxide film, the silicon oxide film buried in the trench along the edge of the trench is further suppressed from falling, so that the leak current and the reverse narrow channel effect are further reduced. And reliability can be further improved.
【００４６】また、コンタクトホールの下の半導体基板
表面に不純物層が形成されているため、半導体基板とソ
ース・ドレイン領域との電界を緩和するとともに、溝と
活性領域の境界部分の半導体基板表面上に絶縁膜が形成
されており、層間絶縁膜にコンタクトホールを形成する
際に溝内に埋め込まれたシリコン酸化膜に落ち込みが生
じないため、コンタクトホールに露出する半導体基板の
表面形状に左右される不純物層の形状も落ち込むことが
なく、トレンチ分離を介して隣接するトランジスタ間で
リーク電流が流れる恐れがないため、誤動作を抑え信頼
性が向上する。Since the impurity layer is formed on the surface of the semiconductor substrate below the contact hole, the electric field between the semiconductor substrate and the source / drain region is reduced, and the boundary between the trench and the active region is formed on the surface of the semiconductor substrate. An insulating film is formed on the surface of the semiconductor substrate exposed to the contact hole because the silicon oxide film buried in the groove does not drop when the contact hole is formed in the interlayer insulating film. Since the shape of the impurity layer does not drop and there is no possibility that a leak current flows between adjacent transistors through the trench isolation, malfunction is suppressed and reliability is improved.
【００４７】また、コンタクトホールの下の半導体基板
表面に不純物層が形成されているため、半導体基板とソ
ース・ドレイン領域との電界を緩和するとともに、溝と
活性領域の境界部分の半導体基板表面上に絶縁膜が形成
されており、層間絶縁膜にコンタクトホールを形成する
際に溝内に埋め込まれたシリコン酸化膜に落ち込みが生
じないため、コンタクトホールに露出する半導体基板の
表面形状に左右される不純物層の形状も落ち込むことが
なく、リーク電流が流れる恐れがないため、キャパシタ
からのデータの揮発が抑えられて、リフレッシュ特性が
向上するため、信頼性を向上させることができる。Further, since the impurity layer is formed on the surface of the semiconductor substrate under the contact hole, the electric field between the semiconductor substrate and the source / drain region is reduced and the boundary between the trench and the active region is formed on the surface of the semiconductor substrate. An insulating film is formed on the surface of the semiconductor substrate exposed to the contact hole because the silicon oxide film buried in the groove does not drop when the contact hole is formed in the interlayer insulating film. Since the shape of the impurity layer does not drop and there is no possibility that a leak current flows, volatilization of data from the capacitor is suppressed and refresh characteristics are improved, so that reliability can be improved.
【００４８】また、溝内のシリコン酸化膜の中央部に形
成されたシームの内部を埋め込むとともに、シリコン酸
化膜の端部にも絶縁膜からなるサイドウォールが形成さ
れており、この絶縁膜は層間絶縁膜にコンタクトホール
を形成する際のマスクがずれたときでもエッチングされ
にくいため、溝の縁に沿った部分でシリコン酸化膜の落
ち込みを防ぐことができる。それによって、溝内に埋め
込まれたシリコン酸化膜の形状をなめらかに保つことが
でき、従来から用いられている減圧ＣＶＤ装置を用い
て、簡略な工程で、リーク電流が抑制されて信頼性の向
上した半導体装置の製造方法を得ることができる。In addition, the inside of the seam formed at the center of the silicon oxide film in the groove is buried, and a side wall made of an insulating film is formed at the end of the silicon oxide film. Since the etching is difficult even when the mask used to form the contact hole in the insulating film is displaced, it is possible to prevent the silicon oxide film from dropping along the edge of the groove. As a result, the shape of the silicon oxide film embedded in the trench can be kept smooth, and the leakage current is suppressed in a simple process using a low-pressure CVD apparatus that has been conventionally used, thereby improving reliability. Thus, a method for manufacturing a semiconductor device can be obtained.
【００４９】また、この絶縁膜は、溝形成の際に活性領
域表面に形成される欠陥を回復するために行われるシリ
コン酸化膜の除去の際に溝内部に埋め込まれたシリコン
酸化膜端部で起こる落ち込みも抑制することができるた
め、それによってリーク電流が抑制されるだけでなく、
半導体基板の活性領域端部での電界集中が抑制されるた
め、逆ナローチャネル効果を抑え、しきい値が安定した
半導体装置を得ることができる。The insulating film is formed at the end of the silicon oxide film buried in the trench when the silicon oxide film is removed to recover a defect formed on the surface of the active region when the trench is formed. The resulting drop can be suppressed, which not only reduces the leakage current,
Since the concentration of the electric field at the end of the active region of the semiconductor substrate is suppressed, a semiconductor device with a suppressed threshold value and a stable threshold value can be obtained.
【００５０】さらに、絶縁膜が、シリコン酸化膜エッチ
ャントに対して選択比が５対１以上であるシリコン窒化
膜またはシリコン窒化酸化膜で形成されているため、溝
内部のシリコン酸化膜端部での落ち込みをより一層防止
することができる。Further, since the insulating film is formed of a silicon nitride film or a silicon oxynitride film having a selectivity of 5: 1 or more with respect to the silicon oxide film etchant, the insulating film at the end of the silicon oxide film inside the trench is formed. The fall can be further prevented.
【００５１】また、コンタクトホールを介して自己整合
的に不純物層を形成しているため、簡略な工程で開口部
下の半導体基板表面に不純物層を形成することができて
半導体基板とソース・ドレイン領域との電界が緩和さ
れ、リーク電流の抑制された半導体装置を得ることがで
きるとともに、層間絶縁膜にコンタクトホールを形成す
る際に溝内のシリコン酸化膜端部で落ち込みが生じない
ため、このコンタクトホール内に露出している形状に左
右される不純物層が落ち込むこともない。それによっ
て、トレンチ分離を介して隣接するトランジスタ間でリ
ーク電流が流れる恐れがなく、誤動作せず、信頼性の向
上した半導体装置を得ることができる。Since the impurity layer is formed in a self-aligned manner through the contact hole, the impurity layer can be formed on the surface of the semiconductor substrate under the opening by a simple process, and the semiconductor substrate and the source / drain region can be formed. The electric field between the semiconductor device and the semiconductor device having a reduced leakage current can be obtained, and no drop occurs at the end of the silicon oxide film in the groove when the contact hole is formed in the interlayer insulating film. The impurity layer, which depends on the shape exposed in the hole, does not drop. Thus, there is no possibility that a leak current flows between adjacent transistors via the trench isolation, a malfunction does not occur, and a semiconductor device with improved reliability can be obtained.
【００５２】また、コンタクトホールを介して自己整合
的に不純物層を形成しているため、簡略な工程で開口部
下の半導体基板表面に不純物層を形成することができて
半導体基板とソース・ドレイン領域との電界が緩和され
るとともに、層間絶縁膜にコンタクトホールを形成する
際に溝内のシリコン酸化膜端部で落ち込みが生じないた
め、このコンタクトホール内に露出している形状に左右
される不純物層が落ち込むこともない。それによって、
リーク電流が流れる恐れがなく、キャパシタからのデー
タの揮発が抑えられて、リフレッシュ特性が向上するた
め、信頼性が向上したＤＲＡＭのメモリセルを得ること
ができる。Further, since the impurity layer is formed in a self-aligned manner through the contact hole, the impurity layer can be formed on the surface of the semiconductor substrate under the opening by a simple process. And the electric field of the silicon oxide film in the trench does not drop when the contact hole is formed in the interlayer insulating film. Therefore, the impurity depending on the shape exposed in the contact hole is reduced. The layers do not fall. Thereby,
There is no risk of leakage current, data volatilization from the capacitor is suppressed, and refresh characteristics are improved, so that a DRAM memory cell with improved reliability can be obtained.
【図１】 本発明の実施の形態１に係る半導体装置を示
す断面図である。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の実施の形態１に係る半導体装置を示
す上面図である。FIG. 2 is a top view showing the semiconductor device according to the first embodiment of the present invention.
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 3 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 4 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 5 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 6 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 7 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 8 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 9 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図１０】 本発明の実施の形態２に係る半導体装置を
示す断面図である。FIG. 10 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
【図１１】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。FIG. 11 is a cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
【図１２】 従来の半導体装置を示す上面図である。FIG. 12 is a top view showing a conventional semiconductor device.
【図１３】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 13 is a sectional view showing one step of a conventional method for manufacturing a semiconductor device.
【図１４】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 14 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.
【図１５】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 15 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.
【図１６】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 16 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.
【図１７】 従来の半導体装置を示す断面図である。FIG. 17 is a cross-sectional view showing a conventional semiconductor device.
【図１８】 従来の半導体装置の素子を示す断面図であ
る。FIG. 18 is a cross-sectional view showing an element of a conventional semiconductor device.
【図１９】 従来の半導体装置の不純物濃度分布を示す
グラフである。FIG. 19 is a graph showing an impurity concentration distribution of a conventional semiconductor device.
【図２０】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 20 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.
【図２１】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 21 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.
１ 半導体基板、 ２ 溝、 ３ シリコン酸化膜、
４ シリコン酸化膜、９ シーム、 １０ シリコン窒
化酸化膜、 １４ 層間絶縁膜、 １５ 不純物領域、
１６ コンタクトホール、 ２２ キャパシタ、 １
４１ シリコン酸化膜1 semiconductor substrate, 2 groove, 3 silicon oxide film,
4 silicon oxide film, 9 seam, 10 silicon nitride oxide film, 14 interlayer insulating film, 15 impurity region,
16 contact holes, 22 capacitors, 1
41 Silicon oxide film
フロントページの続き (72)発明者 西田 征男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 AA44 AA45 CA03 CA14 CA17 DA02 DA03 DA24 DA25 DA28 DA30 DA33 DA53 5F040 DA00 DA06 DB01 DB09 EA08 EC01 EC07 EC13 EF02 EH07 EK05 EM01 FA03 FC21 FC22 FC28 5F048 AA04 AA07 AB01 AC01 BA01 BB05 BB08 BC05 BC06 BF16 BG14 Continued on the front page (72) Inventor: Muneo Nishida 2-3-2 Marunouchi, Chiyoda-ku, Tokyo F-term (reference) 5F032 AA35 AA44 AA45 CA03 CA14 CA17 DA02 DA03 DA24 DA25 DA28 DA30 DA33 DA53 5F040 DA00 DA06 DB01 DB09 EA08 EC01 EC07 EC13 EF02 EH07 EK05 EM01 FA03 FC21 FC22 FC28 5F048 AA04 AA07 AB01 AC01 BA01 BB05 BB08 BC05 BC06 BF16 BG14
Claims (9)
領域を取り囲んで前記主表面に形成された溝とを有する
半導体基板と、 前記溝内に埋め込まれ、前記溝上表面に凹部を有するシ
リコン酸化膜と、 前記凹部内に埋め込んで形成された第１の絶縁層と、 前記シリコン酸化膜と、前記活性領域の境界部分の前記
活性領域上に形成され、前記第１の絶縁層と同じ材料か
らなる第２の絶縁層と、 前記活性領域の主表面に形成された素子と、 前記素子に到達する開口を有する層間絶縁膜と、 前記層間絶縁膜の開口を通って前記素子に接続する電極
とを備えた半導体装置。A semiconductor substrate having an active region provided on the main surface and a groove surrounding the active region and formed on the main surface; and a recess embedded in the groove and having a concave portion on an upper surface of the groove. A silicon oxide film, a first insulating layer buried in the recess, a silicon oxide film, formed on the active region at a boundary between the active regions, and the same as the first insulating layer. A second insulating layer made of a material, an element formed on the main surface of the active region, an interlayer insulating film having an opening reaching the element, and connecting to the element through the opening in the interlayer insulating film. A semiconductor device comprising an electrode.
ン窒化膜またはシリコン窒化酸化膜であることを特徴と
する請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the material of the first and second insulating layers is a silicon nitride film or a silicon oxynitride film.
に形成された金属シリサイド層と、 開口に対向する前記半導体基板の主表面に形成され、前
記ソース・ドレイン領域と同一導電型の不純物を含む不
純物領域とを備えたことを特徴とする請求項２記載の半
導体装置。3. An element is a field effect transistor, a metal silicide layer formed on a source / drain region of the field effect transistor, and a source / drain layer formed on a main surface of the semiconductor substrate facing an opening. 3. The semiconductor device according to claim 2, further comprising a drain region and an impurity region containing an impurity of the same conductivity type.
記ソース・ドレイン領域と同一導電型の不純物を含む不
純物領域を備え、 電極は、前記ソース・ドレイン領域のいずれか一方に接
続するキャパシタの下部電極であることを特徴とする請
求項２記載の半導体装置。4. An element is a field-effect transistor, comprising an impurity region formed on a main surface of the semiconductor substrate facing an opening and containing an impurity of the same conductivity type as the source / drain region. 3. The semiconductor device according to claim 2, wherein the lower electrode is a lower electrode of a capacitor connected to one of the source and drain regions.
マスクをかけて前記半導体基板主表面をエッチングし、
活性領域を取り囲む溝を形成する工程と、 ＣＶＤ法によって、全面に第１のシリコン酸化膜を形成
する工程と、 前記マスク表面上の前記第１のシリコン酸化膜を除去す
る工程と、 前記マスクを除去した後、絶縁膜を形成する工程と、 前記絶縁膜をエッチングして、前記活性領域端部の表面
上に絶縁層を形成する工程と、 前記半導体基板の活性領域の主表面に素子を形成する工
程と、 前記素子を覆う層間絶縁膜を形成する工程と、 前記絶縁膜に対して選択比の高いエッチングを行って、
前記層間絶縁膜に前記素子に到達する開口を形成する工
程と、 前記開口を通って前記素子に接続する電極を形成する工
程とを備えた半導体装置の製造方法。5. The semiconductor substrate main surface is etched with a mask covering the main surface of the active region of the semiconductor substrate,
Forming a groove surrounding the active region; forming a first silicon oxide film on the entire surface by a CVD method; removing the first silicon oxide film on the mask surface; Forming an insulating layer on the surface of the edge of the active region by etching the insulating film; forming an element on a main surface of the active region of the semiconductor substrate; Performing a step of forming an interlayer insulating film covering the element; performing etching with a high selectivity to the insulating film;
A method of manufacturing a semiconductor device, comprising: forming an opening reaching the element in the interlayer insulating film; and forming an electrode connected to the element through the opening.
酸化膜を形成する工程の前に、熱酸化によって、全面に
第２のシリコン酸化膜を形成する工程を備えたことを特
徴とする請求項５記載の半導体装置の製造方法。6. A step of forming a second silicon oxide film over the entire surface by thermal oxidation after the step of forming the groove and before the step of forming the first silicon oxide film. A method for manufacturing a semiconductor device according to claim 5.
窒化酸化膜であることを特徴とする請求項５または請求
項６のいずれか一項に記載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein the insulating film is a silicon nitride film or a silicon oxynitride film.
成する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程
と、 前記半導体基板の主表面にソース・ドレイン領域を形成
する工程と、 前記ソース・ドレイン領域の表面上に金属シリサイド層
を形成する工程とを備え、 開口を形成する工程の後、前記開口を通って前記ソース
・ドレイン領域のいずれか一方に接続する電極を形成す
る工程の前に、イオン注入によって前記開口に対向する
前記半導体基板の活性領域の主表面中に不純物領域を形
成する工程とを備えたことを特徴とする請求項７記載の
半導体装置の製造方法。8. The step of forming an element includes: a step of forming a gate insulating film on a main surface of an active region of the semiconductor substrate; a step of forming a gate electrode on the surface of the gate insulating film; Forming a source / drain region on the main surface; and forming a metal silicide layer on the surface of the source / drain region. After forming the opening, the source / drain passes through the opening. Forming an impurity region in the main surface of the active region of the semiconductor substrate facing the opening by ion implantation before the step of forming an electrode connected to one of the regions. The method of manufacturing a semiconductor device according to claim 7.
成する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程
と、 前記半導体基板の主表面にソース・ドレイン領域を形成
する工程とを備え、 開口を形成する工程の後、前記開口を通って前記ソース
・ドレイン領域のいずれか一方に接続する電極を形成す
る工程の前に、イオン注入によって前記開口に対向する
前記半導体基板の活性領域の主表面中に不純物領域を形
成する工程と、 前記電極表面上を覆うキャパシタ絶縁膜を形成する工程
と、 前記キャパシタ絶縁膜表面上に上部電極を形成する工程
とを備えたことを特徴とする請求項７記載の半導体装置
の製造方法。9. The step of forming an element includes: forming a gate insulating film on a main surface of an active region of the semiconductor substrate; forming a gate electrode on the surface of the gate insulating film; Forming a source / drain region on the main surface, and after the step of forming an opening, before the step of forming an electrode connected to one of the source / drain regions through the opening, Forming an impurity region in the main surface of the active region of the semiconductor substrate facing the opening by implantation; forming a capacitor insulating film covering the surface of the electrode; and forming an upper electrode on the surface of the capacitor insulating film. Forming a semiconductor device. 10. The method according to claim 7, further comprising the step of:
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7379318B2 (en) | 2004-04-06 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| JP2008166704A (en) * | 2006-12-26 | 2008-07-17 | Dongbu Hitek Co Ltd | High voltage sea moss element and method of manufacturing the same |
| JP2008218868A (en) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | Semiconductor device manufacturing method and semiconductor device |
| JP2015149495A (en) * | 2015-03-27 | 2015-08-20 | ルネサスエレクトロニクス株式会社 | Semiconductor device and method of manufacturing the same |
| CN117894844A (en) * | 2023-12-26 | 2024-04-16 | 湖北九峰山实验室 | Semiconductor device terminal structure based on multistage groove |
-
1998
- 1998-10-23 JP JP10302516A patent/JP2000133701A/en active Pending
Cited By (5)
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