JP2000121694A - Ic test device - Google Patents
Ic test deviceInfo
- Publication number
- JP2000121694A JP2000121694A JP10287511A JP28751198A JP2000121694A JP 2000121694 A JP2000121694 A JP 2000121694A JP 10287511 A JP10287511 A JP 10287511A JP 28751198 A JP28751198 A JP 28751198A JP 2000121694 A JP2000121694 A JP 2000121694A
- Authority
- JP
- Japan
- Prior art keywords
- output
- analog comparator
- input
- under test
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は各種の半導体集積
回路素子（ＩＣ）を試験するＩＣ試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC tester for testing various semiconductor integrated circuit devices (ICs).
【０００２】[0002]
【従来の技術】図３にＩＣ試験装置の概略の構成を示
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１１と、パターン発生器１１
２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、第１アナログ
比較器１１７、不良解析メモリ１１８、プログラマブル
ロード１２０、論理振幅基準電圧源１２１、比較基準電
圧源１２２、デバイス電源１２３、プログラマブルロー
ドコントローラ１２４等の各ユニットにより構成され
る。2. Description of the Related Art FIG. 3 shows a schematic configuration of an IC test apparatus. In the figure, TES indicates the entire IC test apparatus. The IC test apparatus TES includes a main controller 111 and a pattern generator 11
2. Timing generator 113, waveform formatter 11
4. Each of a logical comparator 115, a driver 116, a first analog comparator 117, a failure analysis memory 118, a programmable load 120, a logical amplitude reference voltage source 121, a comparison reference voltage source 122, a device power supply 123, a programmable load controller 124, etc. It is composed of units.
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作成した試験プログラ
ムに従って各ユニットを制御する。パターン発生器１１
２は試験パターンデータを発生し、この試験パターンデ
ータを波形フォーマッタ１１４で実波形を持つ試験パタ
ーン信号に変換し、この試験パターン信号を論理振幅基
準電圧源１２１で設定した振幅値を持った波形に電圧増
幅するドライバ１１６を通じて被試験ＩＣ１１９に印加
する。The main controller 111 is generally constituted by a computer system, and controls each unit according to a test program created by a user. Pattern generator 11
2 generates test pattern data, converts the test pattern data into a test pattern signal having an actual waveform by a waveform formatter 114, and converts the test pattern signal into a waveform having an amplitude value set by a logical amplitude reference voltage source 121. The voltage is applied to the IC under test 119 through the driver 116 that amplifies the voltage.
【０００４】被試験ＩＣ１１９から出力される応答信号
は第１アナログ比較器１１７で比較基準電圧源１２２か
ら与えられる基準電圧と比較し、所定の論理レベル（Ｈ
論理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合、被試
験ＩＣ１１９がメモリの場合は、その読み出したアドレ
スのメモリセルに不良があるものと判定し、不良発生毎
に不良解析メモリ１１８に不良となった応答信号と読み
出したアドレスを記憶し、試験終了時点で例えば不良セ
ルの救済が可能か否かを判定する。The response signal output from the IC under test 119 is compared with a reference voltage supplied from a comparison reference voltage source 122 by a first analog comparator 117, and a predetermined logic level (H
(Logic voltage, L logic voltage), and a signal determined to have a predetermined logic level is compared by a logic comparator 115 with an expected value output from the pattern generator 112. In the case where a mismatch with the expected value occurs, if the IC under test 119 is a memory, it is determined that the memory cell at the read address has a defect, and a response signal indicating a defect in the defect analysis memory 118 every time a defect occurs. Then, at the end of the test, it is determined whether or not a defective cell can be rescued, for example.
【０００５】被試験ＩＣ１１９が例えばＣＰＵのように
論理演算回路とメモリとを混載したＩＣの場合は、被試
験ＩＣに入力した試験パターンに対して、応答される応
答信号を論理比較器で期待値と比較し、不一致が検出さ
れる毎に応答信号と、この応答信号を出力させるために
入力した試験パターン信号及びこの試験パターン信号の
発生アドレス等を不良解析メモリ１１８に記憶させる。If the IC under test 119 is an IC in which a logic operation circuit and a memory are mixed, such as a CPU, for example, a response signal to be responded to a test pattern input to the IC under test is expressed by an expected value by a logical comparator. Each time a mismatch is detected, a response signal, a test pattern signal input to output the response signal, a generation address of the test pattern signal, and the like are stored in the failure analysis memory 118.
【０００６】尚、図３に示した構成においてドライバ１
１６、第１アナログ比較器１１７、プログラマブルロー
ド１２０はピンエレクトロニクスＰＮＥと呼ばれる一つ
のユニットに実装される。各ピンエレクトロニクスＰＮ
Ｅは被試験ＩＣ１１９の一つの入力端子又は入出力端子
に試験パターン信号を供給し、一つの出力端子から出力
される応答信号の論理値を比較する構成を具備してい
る。実際にはこのピンエレクトロニクスＰＮＥを５００
〜１０００チャンネル分用意し、メモリのように比較的
ピン数（端子数）が少ないＩＣの場合は一度に１６個或
は３２個程度のＩＣを試験し、効率よく試験を実行させ
ている。またピン数が多い、例えば２５６ピンのＣＰＵ
のようなＩＣの場合は一度に２個程度ずつ試験を行って
いる。The driver 1 in the configuration shown in FIG.
16, the first analog comparator 117, and the programmable load 120 are mounted in one unit called pin electronics PNE. Each pin electronics PN
E has a configuration in which a test pattern signal is supplied to one input terminal or input / output terminal of the IC under test 119 and the logical value of a response signal output from one output terminal is compared. Actually, this pin electronics PNE is 500
In the case of an IC having a relatively small number of pins (number of terminals), such as a memory, about 16 or 32 ICs are tested at a time, and the test is efficiently executed. Also, a CPU with a large number of pins, for example, a 256-pin CPU
In the case of such an IC, about two ICs are tested at a time.
【０００７】ここで各ピンエレクトロニクスＰＮＥに実
装されているプログラマブルロード１２０について説明
する。プログラマブルロード１２０は被試験ＩＣ１１９
の負荷試験を実行する場合に用いられる。図４はプログ
ラマブルロード１２０と、その周辺の回路構成を示す。
被試験ＩＣの負荷試験とは被試験ＩＣの入出力ピンＩ／
Ｏが出力モードの状態でその出力モードにある端子に所
定の負荷電流を流し、その負荷電流を流した状態でも、
被試験ＩＣ１１９が正しく論理レベルを出力することが
できるか否かを試験する試験モードを指す。Here, the programmable load 120 mounted on each pin electronics PNE will be described. The programmable load 120 is the IC under test 119
This is used when executing a load test. FIG. 4 shows the programmable load 120 and its peripheral circuit configuration.
The load test of the IC under test means the input / output pin I /
Even when O is in the output mode, a predetermined load current is applied to the terminal in the output mode, and the load current is applied,
This refers to a test mode for testing whether or not the IC under test 119 can correctly output a logic level.
【０００８】このためにプログラマブルロード１２０は
正の負荷電流と負の負荷電流を出力する２つの電流源Ｉ
POG とＩNEG 及び例えばダイオードブリッジから成るス
イッチ回路ＳＷと、電流源ＩPOG とＩNEG とがドライバ
１１６と、第１アナログ比較器１１７の共通接続点に接
続された状態でその接続点に試験パターン信号のほぼ中
間の電圧ＶＴＴを印加する電圧源として動作するバッフ
ァアンプＢＵＦ−１とによって構成される。For this purpose, the programmable load 120 has two current sources I, which output a positive load current and a negative load current.
A switch circuit SW composed of POG and I NEG and a diode bridge, for example, and a current pattern I POG and I NEG connected to a common connection point of the driver 116 and the first analog comparator 117 are connected to a test pattern at the connection point. And a buffer amplifier BUF-1 which operates as a voltage source for applying a substantially intermediate voltage VTT of the signal.
【０００９】尚、図４に示したドライバ１１６に供給し
ている電圧ＶＩＨとＶＩＬはドライバ１１６から出力さ
れる試験パターン信号のＨ論理とＬ論理の電圧を決定す
る電圧である。この電圧ＶＩＨとＶＩＬは図３に示した
論理振幅電圧源１２１から供給される。電流源ＩPOG と
ＩNEG は図３に示したプログラマブルロードコントロー
ラ１２４からの制御信号によりスイッチＳ１とＳ２が例
えばオンの状態に制御され、これらのスイッチＳ１とＳ
２がオンの状態に制御されることにより電流Ｉ1 とＩ2
を流し始める。この電流Ｉ1 とＩ2 が流れ始まると、ス
イッチ回路ＳＷがオンの状態に制御され、電流源ＩPOG
とＩNEG とがドライバ１１６の出力端子に電気的に接続
され、これと共にバッファアンプＢＵＦ−１の入力端子
には被試験ＩＣ１１９の入出力端子Ｉ／Ｏに入力される
試験パターン信号のほぼ中間の電圧ＶＴＴが与えられ
る。従って入出力端子Ｉ／ＯがＬ論理のときは電流源Ｉ
POG からこの入出力端子Ｉ／Ｏに向って負荷電流Ｉ1 を
流し込む。また入出力端子Ｉ／ＯがＨ論理のときはこの
入出力端子Ｉ／Ｏから電流源ＩNEG に向って負荷電流Ｉ
2 を吸引する。第１アナログ比較器１１７は負荷電流Ｉ
1 ，Ｉ2 が流れた状態で入出力端子Ｉ／Ｏが所定の電圧
値を持つＨ論理とＬ論理を出力するか否かを判定する。The voltages VIH and VIL supplied to the driver 116 shown in FIG. 4 are voltages that determine the H logic and L logic voltages of the test pattern signal output from the driver 116. These voltages VIH and VIL are supplied from the logic amplitude voltage source 121 shown in FIG. The current sources I POG and I NEG are controlled such that the switches S1 and S2 are turned on, for example, by a control signal from the programmable load controller 124 shown in FIG.
2 are turned on, so that the currents I 1 and I 2
Start flowing. When the currents I 1 and I 2 start to flow, the switch circuit SW is controlled to be turned on, and the current source IPOG
And I NEG are electrically connected to the output terminal of the driver 116. At the same time, the input terminal of the buffer amplifier BUF-1 is connected to the input terminal of the IC 119 under test substantially at the middle of the test pattern signal input to the input / output terminal I / O. A voltage VTT is provided. Therefore, when the input / output terminal I / O is at L logic, the current source I
Towards the POG this input-output terminal I / O by flowing a load current I 1. When the input / output terminal I / O is at H logic, the load current I / O is supplied from the input / output terminal I / O to the current source I NEG.
Aspirate 2 . The first analog comparator 117 outputs the load current I
It is determined whether or not the input / output terminal I / O outputs H logic and L logic having a predetermined voltage value while 1 and I 2 flow.
【００１０】ところで上述では被試験ＩＣ１１９の入出
力端子Ｉ／Ｏを試験する構成について説明したが、ＩＣ
の中には出力専用ピン又は入力専用ピンを具備したデバ
イスが多く存在する。このためピンエレクトロニクスＰ
ＮＥに出力専用ピンＯＵＴを試験する第２アナログ比較
器１２５が設けられる。この第２アナログ比較器１２５
によって出力専用ピンＯＵＴから出力される応答信号の
論理レベルを比較判定している。In the above description, the configuration for testing the input / output terminal I / O of the IC under test 119 has been described.
Many devices have dedicated output pins or dedicated input pins. For this reason, Pin Electronics P
The NE is provided with a second analog comparator 125 for testing the output-only pin OUT. This second analog comparator 125
The logic level of the response signal output from the output-only pin OUT is compared and determined.
【００１１】被試験ＩＣが出力する応答信号の論理レベ
ルが正しいか否かを比較判定する場合、被試験ＩＣ１１
９が出力する応答信号を第２アナログ比較器１２５の入
力インピーダンスのまま（高インピーダンス）で信号を
取り込む高インピーダンスモードと、所定の抵抗値で終
端した状態で信号を取り込む整合モードとがある。この
ために第２アナログ比較器１２５の入力端子には制御機
能を持つバッファアンプ１２６の出力端子が接続され
る。このバッファアンプ１２６は制御端子ＣＯＮＴを有
し、この制御端子ＣＯＮＴに例えばＬ論理を入力すると
バッファアンプ１２６の出力端子は高インピーダンスモ
ードに制御される。従ってこの場合には第２アナログ比
較器１２５は高インピーダンスモードで動作する。In the case where it is determined whether or not the logic level of the response signal output from the IC under test is correct, the IC under test 11
9 includes a high-impedance mode in which the response signal output from the second analog comparator 125 is input with the input impedance of the second analog comparator 125 (high impedance), and a matching mode in which the signal is terminated with a predetermined resistance value. For this purpose, the input terminal of the second analog comparator 125 is connected to the output terminal of a buffer amplifier 126 having a control function. The buffer amplifier 126 has a control terminal CONT. When, for example, L logic is input to the control terminal CONT, the output terminal of the buffer amplifier 126 is controlled to the high impedance mode. Therefore, in this case, the second analog comparator 125 operates in the high impedance mode.
【００１２】これに対し、制御端子ＣＯＮＴに例えばＨ
論理を入力すると、バッファアンプ１２６の出力端子は
低インピーダンスモードに制御される。従って、この場
合には第２アナログ比較器１２５の入力端子は終端抵抗
器１２７を通じて共通電位点に接続され、所定のインピ
ーダンスに整合された状態で被試験ＩＣ１１９の応答信
号を取り込む整合モードで動作する。On the other hand, for example, H
When the logic is input, the output terminal of the buffer amplifier 126 is controlled to the low impedance mode. Therefore, in this case, the input terminal of the second analog comparator 125 is connected to the common potential point through the terminating resistor 127, and operates in the matching mode for taking in the response signal of the IC under test 119 while being matched to a predetermined impedance. .
【００１３】尚、ドライバ１１６側に接続された第１ア
ナログ比較器１１７ではドライバ１１６がバッファアン
プ１２６の代用として動作する。つまり、ドライバ１１
６はＨ論理及びＬ論理を出力するモードでは出力インピ
ーダンスが低く例えば５０Ωに選定される。被試験ＩＣ
１１９が応答信号を出力するモードでは一般には高イン
ピーダンスモードに制御される。従って通常の機能試験
では被試験ＩＣ１１９が応答信号を出力するモードでは
ドライバ１１６は出力端子を高インピーダンスに制御さ
れるが、整合モードで試験する場合にはドライバ１１６
は出力端子にＬ論理又はＨ論理を出力させ、５０Ωの低
インピーダンスに整合させた状態に制御される。In the first analog comparator 117 connected to the driver 116, the driver 116 operates as a substitute for the buffer amplifier 126. That is, the driver 11
Reference numeral 6 denotes a mode in which the H logic and the L logic are output, and the output impedance is low, for example, 50Ω. IC under test
In a mode in which the 119 outputs a response signal, the mode is generally controlled to a high impedance mode. Therefore, in a normal function test, the driver 116 is controlled to have a high impedance output terminal in a mode in which the IC under test 119 outputs a response signal, but in a matching mode, the driver 116 is controlled.
Is controlled to output L logic or H logic to the output terminal and to match a low impedance of 50Ω.
【００１４】また、被試験ＩＣ１１９の入出力ピンＩ／
Ｏを試験するか、出力専用ピンを試験するかは各ピンエ
レクトロニクスＰＮＥに設けたセレクタ１２８の切替に
よって設定される。Further, the input / output pin I /
Whether O is tested or an output-only pin is tested is set by switching a selector 128 provided in each pin electronics PNE.
【００１５】[0015]
【発明が解決しようとする課題】上述したように各ピン
エレクトロニクスＰＮＥに出力専用ピンＯＵＴを試験す
るために第２アナログ比較器１２５を設ける場合には、
この第２アナログ比較器１２５を高インピーダンスモー
ドで動作させるか又はインピーダンスの整合モードで動
作させるかを切替るためのバッファアンプ１２６を設け
なくてはならなくなる。各ピンエレクトロニクスＰＮＥ
にバッファアンプ１２６を設けることにより、その分部
品数が増加すると共に、電力消費量が増加し、これが数
１００チャンネル分に集計されると大きな電力消費量と
なる。As described above, when the second analog comparator 125 is provided in each pin electronics PNE to test the output-only pin OUT,
A buffer amplifier 126 for switching between operating the second analog comparator 125 in the high impedance mode or operating in the impedance matching mode must be provided. Each Pin Electronics PNE
By providing the buffer amplifier 126, the number of components is increased and the power consumption is increased, and when this is summed up for several hundred channels, the power consumption becomes large.
【００１６】また、その他の欠点としてはピンエレクト
ロニクスＰＮＥに設けた第２アナログ比較器１２５に被
試験ＩＣ１１９の入力専用ピンが接続されたとすると、
ピンエレクトロニクスＰＮＥ自体には入力専用ピンに信
号を入力する手段がなく、例えば入力専用ピンに或る設
定電圧（直流）を印加したい場合でもその目的を達する
には特に図示していないが、ピンエレクトロニクスＰＮ
Ｅの各入出力端子を被試験ＩＣ１１９の任意の端子に接
続する切替を行うためのリレーマトリックス回路を通じ
て必要なピンエレクトロニクスＰＮＥに所望の電圧を印
加するようにリレーマトリックスを切替制御する必要が
ある。図中ＲＸは各ピンエレクトロニクスＰＮＥをリレ
ーマトリックスに接続するためのリレー接点を示す。こ
のようにリレーマトリックスを介して、所望のピンエレ
クトロニクスに例えば直流電圧を供給するには、その切
替の設定が面倒であり、手間が掛る欠点がある。Another disadvantage is that if the input-only pin of the IC under test 119 is connected to the second analog comparator 125 provided in the pin electronics PNE,
The pin electronics PNE itself has no means for inputting a signal to the input-only pin. For example, even when it is desired to apply a certain set voltage (DC) to the input-only pin, it is not shown in the drawing to achieve the purpose. PN
It is necessary to switch and control the relay matrix so that a desired voltage is applied to the required pin electronics PNE through a relay matrix circuit for switching each input / output terminal of E to an arbitrary terminal of the IC under test 119. In the drawing, RX indicates a relay contact for connecting each pin electronics PNE to a relay matrix. In order to supply, for example, a DC voltage to desired pin electronics via the relay matrix as described above, the setting of the switching is troublesome, and there is a drawback that it takes time and effort.
【００１７】更に他の欠点としては一般にＩＣ試験装置
ではピンエレクトロニクスＰＮＥを被試験ＩＣ１１９の
端子（ＩＣソケットの端子）との間に接続される信号伝
送路１３０の伝搬遅延時間ＴPdを測定しておく必要があ
る。ドライバ１１６が接続された信号伝送路１３０の伝
搬遅延時間ＴPdを測定する場合はドライバ１１６から伝
搬遅延時間測定用の信号を出力させ、その出力のタイミ
ングと、被試験ＩＣ１１９の接続点からの反射波が第１
アナログ比較器１１７の入力端子に戻って来るタイミン
グを第１アナログ比較器１１７で検出し、その時間差か
ら信号伝送路１３０の伝搬遅延時間を測定している。Still another drawback is that, in an IC test apparatus, the pin electronics PNE is generally measured by measuring the propagation delay time T Pd of the signal transmission line 130 connected between the terminal of the IC 119 under test (the terminal of the IC socket). Need to be kept. When measuring the propagation delay time T Pd of the signal transmission line 130 to which the driver 116 is connected, a signal for measuring the propagation delay time is output from the driver 116, and the output timing and the reflection from the connection point of the IC 119 under test are measured. Waves are first
The timing of returning to the input terminal of the analog comparator 117 is detected by the first analog comparator 117, and the propagation delay time of the signal transmission line 130 is measured from the time difference.
【００１８】然るに第２アナログ比較器１２５の入力端
子と被試験ＩＣ１１９との間に接続される信号伝送路１
３０の伝搬遅延時間を測定する場合にはドライバが存在
しないから信号の供給手段がなく、これにより信号伝送
路１３０の伝搬遅延時間の測定が難しい欠点がある。強
いて測定しようとするならば外部からリレーマトリック
ス等を通じて伝搬遅延時間測定用の信号を第２アナログ
比較器１２５の入力端子に供給し、その供給タイミング
と、被試験ＩＣの端子部分で反射した反射波が戻って来
るまでの時間差によって信号伝送路１３０の遅延時間を
測定するか、或はサンプリングオシロスコープのような
測定器を用いて信号が信号伝送路１３０を往復する時間
を測定する等の方法が考えられる。However, the signal transmission line 1 connected between the input terminal of the second analog comparator 125 and the IC under test 119
In the case of measuring the propagation delay time of No. 30, there is no signal supply means because there is no driver, so that there is a disadvantage that it is difficult to measure the propagation delay time of the signal transmission line 130. If the measurement is forcibly performed, a signal for measuring the propagation delay time is supplied to the input terminal of the second analog comparator 125 from the outside through a relay matrix or the like, and the supply timing and the reflected wave reflected at the terminal portion of the IC under test A method of measuring the delay time of the signal transmission line 130 based on a time difference until the signal returns, or a method of measuring the time for a signal to reciprocate in the signal transmission line 130 using a measuring instrument such as a sampling oscilloscope is considered. Can be
【００１９】然し乍ら、これらの方法はＩＣ試験装置の
外部に他の測定器を用意しなければならないため、手間
が掛り測定に時間が掛る欠点がある。特にＩＣ試験装置
の場合数１００チャンネルに渡って測定しなければなら
ないからその手間と時間は多大なものとなる。この発明
の第１の目的は第２アナログ比較器１２５を設ける場合
に、バッファアンプ１２６を不用とし、電力消費量を小
さくできるＩＣ試験装置を提案するものである。[0019] However, these methods have the disadvantage that the measurement is time-consuming and time-consuming because other measuring instruments must be provided outside the IC test apparatus. In particular, in the case of an IC test apparatus, measurement must be performed over several hundred channels, so that the labor and time are enormous. A first object of the present invention is to propose an IC test apparatus which can reduce the power consumption by eliminating the buffer amplifier 126 when the second analog comparator 125 is provided.
【００２０】この発明の第２の目的はドライバを有さな
い第２アナログ比較器に接続されている信号伝送路の伝
搬遅延時間を簡単に測定することができる構成を具備し
たＩＣ試験装置を提案するものである。またこの発明の
第３の目的は被試験ＩＣの入力専用ピンがピンエレクト
ロニクスに接続された場合でも、その入力専用ピンに任
意の電圧値を持つ設定電圧等を印加することができる機
能を具備したＩＣ試験装置を提供するものである。A second object of the present invention is to propose an IC test apparatus having a structure capable of easily measuring the propagation delay time of a signal transmission line connected to a second analog comparator having no driver. Is what you do. A third object of the present invention is to provide a function of applying a set voltage having an arbitrary voltage value to the input-dedicated pin even when the input-dedicated pin of the IC under test is connected to pin electronics. An IC test apparatus is provided.
【００２１】[0021]
【課題を解決するための手段】この発明ではプログラム
ロードを構成するバッファアンプを出力端子が高インピ
ーダンスと低インピーダンスに切替制御することができ
るバッファアンプとし、このバッファアンプの出力端子
と第２アナログ比較器の入力端子との間に終端抵抗器を
接続した構成を具備したＩＣ試験装置を提案するもので
ある。According to the present invention, a buffer amplifier constituting a program load is a buffer amplifier whose output terminal can be switched between high impedance and low impedance, and the output terminal of this buffer amplifier is compared with a second analog signal. The present invention proposes an IC test apparatus having a configuration in which a terminating resistor is connected between an input terminal of a tester and an input terminal of the tester.
【００２２】この発明によるＩＣ試験装置の構成によれ
ば、被試験ＩＣの入出力ピンＩ／Ｏ又は入力専用ピンＩ
Ｎを試験する場合にはドライバを通じて被試験ＩＣの入
出力ピンＩ／Ｏ又は入力専用ピンＩＮに試験パターン信
号を印加すればよい。被試験ＩＣの端子が入出力ピンＩ
／Ｏの場合はその応答信号を第１アナログ比較器に取り
込みその論理値の電圧値が正常か否かを判定する。According to the configuration of the IC test apparatus according to the present invention, the input / output pin I / O or the input dedicated pin I of the IC under test is used.
When testing N, a test pattern signal may be applied to the input / output pin I / O or the input-only pin IN of the IC under test through the driver. The terminal of the IC under test is input / output pin I
In the case of / O, the response signal is taken into the first analog comparator to determine whether or not the voltage value of the logical value is normal.
【００２３】入出力ピンＩ／Ｏの負荷試験を行う場合に
はプログラマブルロードを構成する電流源ＩPOG とＩ
NEG から電流を出力させ、この電流によってスイッチ回
路を導通させ、この導通によってバッファアンプから試
験パターン信号の振幅のほぼ中間値を持つ電圧ＶＴＴを
入出力端子Ｉ／Ｏに印加すれば、負荷試験を実行するこ
とができる。When performing a load test on the input / output pin I / O, the current sources I POG and I
When a current is output from the NEG and the switch circuit is turned on by this current, and a voltage VTT having a substantially intermediate value of the amplitude of the test pattern signal is applied to the input / output terminal I / O from the buffer amplifier by this conduction, the load test is performed. Can be performed.
【００２４】第２アナログ比較器の入力側に被試験ＩＣ
の出力専用ピンが接続された場合には、プログラマブル
ロードに設けたバッファアンプの出力を高インピーダン
スの状態に制御すると第２アナログ比較器は高インピー
ダンスモードで比較動作する。また、バッファアンプの
出力端子を低インピーダンスの状態に制御すると、第２
アナログ比較器は整合モードで動作する。An IC under test is provided on the input side of the second analog comparator.
When the output dedicated pin is connected, the output of the buffer amplifier provided in the programmable load is controlled to a high impedance state, and the second analog comparator performs the comparison operation in the high impedance mode. When the output terminal of the buffer amplifier is controlled to a low impedance state,
The analog comparator operates in a matching mode.
【００２５】よって、この発明のＩＣ試験装置によれば
被試験ＩＣの出力専用ピンの試験に対してはプログラマ
ブルロードを構成するバッファアンプを第２アナログ比
較器のモード切替手段として兼用させることができる。
この結果、第２アナログ比較器のモード設定用のバッフ
ァアンプが不用となり、部品数の低減と電力消費量の増
加を抑えることができる利点が得られる。Therefore, according to the IC test apparatus of the present invention, a buffer amplifier constituting a programmable load can also be used as a mode switching means of the second analog comparator for testing an output-only pin of an IC under test. .
As a result, a buffer amplifier for setting the mode of the second analog comparator is not required, and an advantage that the number of components can be reduced and the increase in power consumption can be suppressed can be obtained.
【００２６】また、この発明によればプログラマブルロ
ードを構成するスイッチ回路を導通状態に制御した状態
でドライバから信号を出力することにより、この信号を
スイッチ回路と終端抵抗器を通じて第２アナログ比較器
の入力端子に供給することができる。従ってこの信号を
利用することにより第２アナログ比較器の入力端子と被
試験ＩＣの端子までの伝搬遅延時間を簡単に測定するこ
とができる利点が得られる。According to the present invention, a signal is output from the driver in a state where the switch circuit constituting the programmable load is controlled to a conductive state, and this signal is transmitted to the second analog comparator through the switch circuit and the terminating resistor. It can be supplied to the input terminal. Therefore, by using this signal, there is an advantage that the propagation delay time between the input terminal of the second analog comparator and the terminal of the IC under test can be easily measured.
【００２７】つまり、ＩＣ試験装置に用いられるアナロ
グ比較器はストローブパルスの供給により、その供給タ
イミングにおける入力の状態を比較判定して出力すると
共にストローブパルスの供給タイミングを順次移動させ
て信号の入来タイミングをサーチする機能を装備してい
る。従って、このサーチ機能を利用して信号伝送路の伝
搬遅延時間を測定するものである。That is, the analog comparator used in the IC test apparatus supplies and outputs the strobe pulse by comparing and judging the state of the input at the supply timing and sequentially shifting the supply timing of the strobe pulse by the supply of the strobe pulse. Equipped with a function to search for timing. Therefore, the propagation delay time of the signal transmission path is measured using this search function.
【００２８】また、被試験ＩＣの入力専用ピンの試験に
対しては、プログラムロードを構成するバッファアンプ
と終端抵抗器が電圧供給路を構成し、リレーマトリック
スを用いずに入力専用ピンに任意の電圧を印加すること
ができる利点が得られる。For testing the input-only pin of the IC under test, a buffer amplifier and a terminating resistor that constitute a program load constitute a voltage supply path, and an arbitrary input-only pin can be connected to the input-only pin without using a relay matrix. The advantage that a voltage can be applied is obtained.
【００２９】[0029]
【発明の実施の形態】図１にこの発明の要部の構成を示
す。図４と対応する部分には同一符号を付して示す。こ
の発明の特徴とする構成はプログラマブルロード１２０
を構成するバッファアンプとして制御端子ＣＯＮＴを具
備し、この制御端子ＣＯＮＴにＬ論理又はＨ論理の制御
信号を入力することにより出力端子が高インピーダンス
の状態と低インピーダンスで入力端子に供給している電
圧を出力する状態に切替ることができるバッファアンプ
ＢＵＦ−２を用いる点と、このバッファアンプＢＵＦ−
２の出力端子と第２アナログ比較器１２５の入力端子と
の間に例えば５０Ωの抵抗値を持つ終端抵抗器１２７を
接続した構成とした点である。FIG. 1 shows the structure of a main part of the present invention. Parts corresponding to those in FIG. 4 are denoted by the same reference numerals. The feature of the present invention is a programmable load 120.
Is provided with a control terminal CONT as a buffer amplifier, and a voltage supplied to the input terminal in a high impedance state and a low impedance state by inputting a control signal of L logic or H logic to the control terminal CONT. And a buffer amplifier BUF-2 that can be switched to a state in which the buffer amplifier BUF-
2 in that a terminating resistor 127 having a resistance value of, for example, 50Ω is connected between the output terminal of the second analog comparator 125 and the input terminal of the second analog comparator 125.
【００３０】この発明の特徴とする構成において、セレ
クタ１２８を第１アナログ比較器１１７の出力を選択し
て論理比較器１１５に供給する状態に切替ることによ
り、通常の通り被試験ＩＣ１１９の入力専用ピンＩＮ又
は入出力ピンＩ／Ｏを試験することができる。一方、セ
レクタ１２８を第２アナログ比較器１２５の出力を選択
して論理比較器１１５に供給する状態に設定し、第２ア
ナログ比較器１２５の入力端子に被試験ＩＣ１１９の出
力専用ピンＯＵＴを接続した状態では、この出力専用ピ
ンＯＵＴから出力される応答信号は第２アナログ比較器
１２５に入力され、その論理値の電圧が正規の電圧を具
備しているか否かを判定する。In the configuration which is a feature of the present invention, the selector 128 selects the output of the first analog comparator 117 and switches to the state of supplying the output to the logical comparator 115, so that the input dedicated to the IC under test 119 is performed as usual. Pin IN or input / output pin I / O can be tested. On the other hand, the selector 128 is set to a state where the output of the second analog comparator 125 is selected and supplied to the logical comparator 115, and the output dedicated pin OUT of the IC under test 119 is connected to the input terminal of the second analog comparator 125. In this state, the response signal output from the output-only pin OUT is input to the second analog comparator 125, and determines whether the voltage of the logical value has a regular voltage.
【００３１】この場合、バッファアンプＢＵＦ−２の制
御端子ＣＯＮＴに例えばＬ論理を入力し、出力端子を高
インピーダンスの状態に制御すれば第２アナログ比較器
１２５は高インピーダンスモードで比較動作を実行す
る。これに対し、バッファアンプＢＵＦ−２の制御端子
ＣＯＮＴにＨ論理を入力した場合には、バッファアンプ
ＢＵＦ−２の出力端子は低インピーダンスとなり、終端
抵抗器１２７の一端を交流的な共通電位点に接続するこ
とができる。この結果、被試験ＩＣ１１９の出力専用ピ
ンＯＵＴから見て、第２アナログ比較器１２５の入力端
子は所定のインピーダンスで整合された状態に見え、第
２アナログ比較器１２５を整合モードで比較動作させる
ことができる。In this case, if, for example, L logic is input to the control terminal CONT of the buffer amplifier BUF-2 and the output terminal is controlled to a high impedance state, the second analog comparator 125 executes the comparison operation in the high impedance mode. . On the other hand, when H logic is input to the control terminal CONT of the buffer amplifier BUF-2, the output terminal of the buffer amplifier BUF-2 becomes low impedance, and one end of the terminating resistor 127 is connected to the AC common potential point. Can be connected. As a result, when viewed from the output-only pin OUT of the IC under test 119, the input terminal of the second analog comparator 125 appears to be matched at a predetermined impedance, and the second analog comparator 125 is compared in the matching mode. Can be.
【００３２】従って、第２アナログ比較器１２５にモー
ド切替のためのバッファアンプを付設しなくても、プロ
グラマブルロード１２０を構成するバッファアンプでモ
ード切替を実行することができ、使用部品の数の低減
と、消費電力の低減効果が得られる。一方この発明の構
成によればプログラマブルロード１２０を構成するスイ
ッチ回路ＳＷを導通状態に制御することにより、第２ア
ナログ比較器１２５の入力端子にドライバ１１６から伝
搬遅延時間測定用の信号を供給することができる。従っ
てこの信号を利用することにより第２アナログ比較器の
入力端子と被試験ＩＣ１１９の端子との間に接続した信
号伝送路１３０の伝搬遅延時間を簡単に測定することが
できる。Therefore, the mode switching can be executed by the buffer amplifier constituting the programmable load 120 without providing the second analog comparator 125 with a buffer amplifier for mode switching, and the number of parts to be used is reduced. Thus, an effect of reducing power consumption can be obtained. On the other hand, according to the configuration of the present invention, the signal for measuring the propagation delay time is supplied from the driver 116 to the input terminal of the second analog comparator 125 by controlling the switch circuit SW constituting the programmable load 120 to the conductive state. Can be. Therefore, by using this signal, the propagation delay time of the signal transmission line 130 connected between the input terminal of the second analog comparator and the terminal of the IC under test 119 can be easily measured.
【００３３】つまり、プログラマブルロード１２０を構
成するスイッチ回路ＳＷを導通状態に制御した状態でド
ライバ１１６から伝搬遅延時間測定用の例えばパルス信
号ＰＳを出力すると、このパルス信号ＰＳはスイッチ回
路ＳＷと終端抵抗器１２７を通じて第２アナログ比較器
１２５の入力端子に供給することができる。第２アナロ
グ比較器１２５はこのパルス信号ＰＳの入来のタイミン
グと、被試験ＩＣ１１９の端子（ＩＣソケットの端子）
で反射し信号伝送路１３０を往復して戻って来た反射波
の入来タイミングの時間差２ＴPdを測定し、この時間差
２ＴPdから信号伝送路１３０の伝搬遅延時間ＴPdを求め
ることができる。That is, when the driver 116 outputs, for example, a pulse signal PS for measuring a propagation delay time while the switch circuit SW constituting the programmable load 120 is controlled to be in a conductive state, the pulse signal PS is switched between the switch circuit SW and the terminating resistor. The signal can be supplied to the input terminal of the second analog comparator 125 through the comparator 127. The second analog comparator 125 determines the timing of the input of the pulse signal PS and the terminal of the IC under test 119 (terminal of the IC socket).
In a time difference 2T Pd incoming timing of the reflected reflected wave coming back and forth signal transmission path 130 is measured, it is possible to obtain the propagation delay time T Pd of the signal transmission line 130 from the time difference 2T Pd.
【００３４】図２は第２アナログ比較器１２５の入力端
子に被試験ＩＣ１１９の入力専用ピンＩＮを接続した場
合を示す。この場合にはバッファアンプＢＵＦ−２の入
力端子に任意の電圧ＶＴＨを入力すると共に、制御端子
ＣＯＮＴにＨ論理の制御信号を与えることにより、バッ
ファアンプＢＵＦ−２は入力端子に入力した電圧ＶＴＨ
を出力する。この電圧ＶＴＨを終端抵抗器１２７を通じ
て被試験ＩＣ１１９の入力専用ピンＩＮに入力すること
ができる。FIG. 2 shows a case where the input terminal IN of the IC under test 119 is connected to the input terminal of the second analog comparator 125. In this case, an arbitrary voltage VTH is input to the input terminal of the buffer amplifier BUF-2, and a control signal of H logic is applied to the control terminal CONT, so that the buffer amplifier BUF-2 is driven by the voltage VTH input to the input terminal.
Is output. This voltage VTH can be input to the input-only pin IN of the IC under test 119 through the terminating resistor 127.
【００３５】この結果、被試験ＩＣ１１９の例えば設定
用の入力端子に任意の電圧を与え、被試験ＩＣ１１９の
状態を所望の状態に設定する等の制御を簡単に実現する
ことができる。As a result, control such as applying an arbitrary voltage to, for example, an input terminal for setting of the IC under test 119 and setting the state of the IC under test 119 to a desired state can be easily realized.
【００３６】[0036]
【発明の効果】以上説明したように、この発明によれば
簡単な接続変更によって第２アナログ比較器１２５に付
設されるべきバッファアンプ１２６（図４参照）を省略
し、プログラマブルロード１２０を構成するバッファア
ンプＢＵＦ−２を代用して第２アナログ比較器１２５の
動作モードの切替を行うことができる。As described above, according to the present invention, the buffer amplifier 126 (see FIG. 4) to be attached to the second analog comparator 125 is omitted by a simple connection change, and the programmable load 120 is constructed. The operation mode of the second analog comparator 125 can be switched using the buffer amplifier BUF-2 instead.
【００３７】またこの発明の他の機能としてドライバが
接続されない第２アナログ比較器１２５の入力側に対し
てプログラマブルロード１２０を構成するスイッチ回路
ＳＷと、終端抵抗器１２７を通じてドライバ１１６から
伝搬遅延時間測定用の信号を供給することができる。こ
の結果外部から伝搬遅延時間測定用の信号を供給するか
又はサンプリングオシロのような測定器を用いることな
く、ＩＣ試験装置自体の機能（アナログ比較器の信号の
入来タイミングを測定する機能）を用いて信号伝送路の
伝搬遅延時間を簡単に測定することができる。従って、
パフォマンスボードを変換した場合等においてピンエレ
クトロニクスと被試験ＩＣの端子までの信号伝送路１３
０の伝搬遅延時間を簡単に然も短時間に測定することが
でき、その効果は実用に供して頗る大である。Another function of the present invention is to measure a propagation delay time from the switch circuit SW constituting the programmable load 120 to the input side of the second analog comparator 125 to which no driver is connected, and from the driver 116 through the terminating resistor 127. Signal can be supplied. As a result, the function of the IC test apparatus itself (the function of measuring the incoming timing of the signal of the analog comparator) can be provided without supplying a signal for measuring the propagation delay time from the outside or using a measuring device such as a sampling oscilloscope. With this, the propagation delay time of the signal transmission path can be easily measured. Therefore,
In the case where the performance board is converted, the signal transmission path 13 between the pin electronics and the terminal of the IC under test is used.
The propagation delay time of 0 can be easily measured in a short time, and the effect is extremely large for practical use.
【００３８】また、他の作用効果として図２に示したよ
うに、第２アナログ比較器１２５の入力端子に被試験Ｉ
Ｃ１１９の入力専用ピンＩＮが接続された場合には、こ
の入力専用ピンＩＮにバッファアンプＢＵＦ−２と終端
抵抗器１２７を通じて任意の電圧値を持つ信号を入力す
ることができる。従って、被試験ＩＣ１１９の動作モー
ドの設定等を簡単に行うことができる利点も得られる。As another operation and effect, as shown in FIG. 2, the input terminal of the second analog comparator 125
When the input-only pin IN of C119 is connected, a signal having an arbitrary voltage value can be input to the input-only pin IN through the buffer amplifier BUF-2 and the terminating resistor 127. Therefore, there is an advantage that the operation mode of the IC under test 119 can be easily set.
【図１】この発明の要部の構成を説明するための接続
図。FIG. 1 is a connection diagram for explaining a configuration of a main part of the present invention.
【図２】この発明の変形実施例を説明するための接続
図。FIG. 2 is a connection diagram for explaining a modified embodiment of the present invention.
【図３】ＩＣ試験装置の全体の構成を説明するためのブ
ロック図。FIG. 3 is a block diagram for explaining the overall configuration of the IC test apparatus.
【図４】従来の技術を説明するための接続図。FIG. 4 is a connection diagram for explaining a conventional technique.
１１１ 主制御器 １１２ パターン発生器 １１３ タイミング発生器 １１４ 波形フォーマッタ １１５ 論理比較器 １１６ ドライバ １１７ 第１アナログ比較器 １１８ 不良解析メモリ １１９ 被試験ＩＣ １２０ プログラマブルロード １２１ 論理振幅基準電圧源 １２２ 比較基準電圧源 １２３ デバイス電源 １２４ プログラマブルロードコントローラ １２５ 第２アナログ比較器 １２７ 終端抵抗器 １２８ セレクタ ＳＷ スイッチ回路 Ｓ１，Ｓ２ スイッチ ＩPOG ，ＩNEG 電流源 ＢＵＦ−２ バッファアンプReference Signs List 111 Main controller 112 Pattern generator 113 Timing generator 114 Waveform formatter 115 Logical comparator 116 Driver 117 First analog comparator 118 Failure analysis memory 119 IC under test 120 Programmable load 121 Logical amplitude reference voltage source 122 Comparison reference voltage source 123 Device power supply 124 Programmable load controller 125 Second analog comparator 127 Terminating resistor 128 Selector SW switch circuit S1, S2 switch I POG , I NEG current source BUF-2 Buffer amplifier
Claims (4)
ーン信号を印加するドライバと、 Ｂ．このドライバの出力端子に入力端子が接続され上記
被試験ＩＣが出力する応答信号の論理値が所定の電圧値
を維持しているか否かを判定する第１アナログ比較器
と、 Ｃ．上記被試験ＩＣの入出力ピンが出力ピンとして動作
する状態で上記ドライバの出力端子にスイッチ回路を介
して電気的に接続され、上記被試験ＩＣの入出力ピンに
所定の負荷電流を印加する正及び負の電流源及びこの電
流源の接続点に上記試験パターン信号の振幅値のほぼ中
間の電位を印加する電圧源によって構成されるプログラ
マブルロードと、 Ｄ．被試験ＩＣの出力専用ピンから出力される応答信号
の論理値が所定の電圧値を具備しているか否かを判定す
る第２アナログ比較器と、 Ｅ．上記プログラマブルロードを構成する電圧源として
動作し、制御信号によって出力端子が高インピーダンス
状態と、低インピーダンスで入力された電圧をその出力
端子に出力する状態とに切替ることができるバッファア
ンプと、 Ｆ．このバッファアンプの出力端子と上記第２アナログ
比較器の入力端子との間に接続した終端抵抗器と、を具
備して構成したことを特徴とするＩＣ試験装置。1. A. First Embodiment B. a driver for applying a test pattern signal to input / output pins of the IC under test; B. a first analog comparator to which an input terminal is connected to an output terminal of the driver and which determines whether a logical value of a response signal output from the IC under test maintains a predetermined voltage value; When the input / output pin of the IC under test operates as an output pin, it is electrically connected to the output terminal of the driver via a switch circuit, and a predetermined load current is applied to the input / output pin of the IC under test. B. a programmable load comprising a negative current source and a voltage source for applying a potential substantially intermediate to the amplitude value of the test pattern signal to a connection point of the current source; B. a second analog comparator that determines whether the logic value of the response signal output from the output-only pin of the IC under test has a predetermined voltage value; A buffer amplifier that operates as a voltage source that constitutes the programmable load and that can switch between an output terminal in a high impedance state and a state in which a low-input voltage is output to the output terminal by a control signal; . An IC test apparatus comprising: a terminating resistor connected between an output terminal of the buffer amplifier and an input terminal of the second analog comparator.
上記ドライバと第１アナログ比較器の共通接続点に被試
験ＩＣの入出力ピンを接続して試験を行う状態では上記
バッファアンプは上記スイッチ回路に試験パターン信号
のほぼ中間の電位を与えてプログラマブルロードの電圧
源として動作し、上記第２アナログ比較器に被試験ＩＣ
の出力専用ピンを接続して動作させる場合は上記バッフ
ァアンプの出力端子を高インピーダンスの状態に制御し
上記第２アナログ比較器を高インピーダンスモードで動
作させ、上記バッファアンプの出力端子を低インピーダ
ンスの状態に制御した場合は上記第２アナログ比較器の
入力端子を上記終端抵抗器で終端させ、所定の特性イン
ピーダンスで終端した状態で被試験ＩＣの出力信号を取
込む整合モードで動作させる状態に切替る機能を付加し
た構成を特徴とするＩＣ試験装置。2. The IC test apparatus according to claim 1, wherein
In a state in which the I / O pin of the IC under test is connected to the common connection point between the driver and the first analog comparator, the buffer amplifier applies a substantially intermediate potential of a test pattern signal to the switch circuit to perform a programmable load. And the second analog comparator operates as the voltage source of the IC under test.
When the output terminal of the buffer amplifier is connected and operated, the output terminal of the buffer amplifier is controlled to a high impedance state, the second analog comparator is operated in a high impedance mode, and the output terminal of the buffer amplifier is set to a low impedance. When controlled to the state, the input terminal of the second analog comparator is terminated by the terminating resistor, and is switched to a state of operating in the matching mode in which the output signal of the IC under test is taken in a state of terminating at the predetermined characteristic impedance. An IC test apparatus characterized by a configuration having additional functions.
上記第２アナログ比較器の入力端子に被試験ＩＣの入力
専用ピンを接続した場合は、上記バッファアンプと終端
抵抗器を通じて上記入力専用ピンに任意の電圧値を具備
した電圧を印加することができる構成としたことを特徴
とするＩＣ試験装置。3. The IC test apparatus according to claim 1, wherein
When an input-only pin of the IC under test is connected to the input terminal of the second analog comparator, a voltage having an arbitrary voltage value can be applied to the input-only pin through the buffer amplifier and the terminating resistor. An IC test apparatus having a configuration.
上記プログラマブルロードを構成するスイッチ回路を導
通状態に制御した状態で上記ドライバから伝搬遅延時間
測定用の信号を出力させ、この信号を上記スイッチ回路
と上記終端抵抗器を通じて上記第２アナログ比較器の入
力端子に入力し、この信号の入力タイミングと、第２ア
ナログ比較器の入力端子に接続された被試験ＩＣの接続
点からの反射波の入力タイミングとを上記第２アナログ
比較器で検出し、上記第２アナログ比較器の入力端子と
被試験ＩＣの接続点までの信号伝送路の遅延時間を測定
する機能を付加した構成を特徴とするＩＣ試験装置。4. The IC test apparatus according to claim 1, wherein
A signal for measuring a propagation delay time is output from the driver in a state where the switch circuit constituting the programmable load is controlled to a conductive state, and the signal is input to the second analog comparator through the switch circuit and the terminating resistor. The second analog comparator detects the input timing of this signal and the input timing of the reflected wave from the connection point of the IC under test connected to the input terminal of the second analog comparator. An IC test apparatus characterized by adding a function of measuring a delay time of a signal transmission path from an input terminal of a second analog comparator to a connection point of an IC under test.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28751198A JP4173229B2 (en) | 1998-10-09 | 1998-10-09 | IC test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28751198A JP4173229B2 (en) | 1998-10-09 | 1998-10-09 | IC test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000121694A true JP2000121694A (en) | 2000-04-28 |
| JP4173229B2 JP4173229B2 (en) | 2008-10-29 |
Family
ID=17718298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28751198A Expired - Fee Related JP4173229B2 (en) | 1998-10-09 | 1998-10-09 | IC test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4173229B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005017294A (en) * | 2003-06-27 | 2005-01-20 | Agilent Technol Inc | Sampling active load circuit |
-
1998
- 1998-10-09 JP JP28751198A patent/JP4173229B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005017294A (en) * | 2003-06-27 | 2005-01-20 | Agilent Technol Inc | Sampling active load circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4173229B2 (en) | 2008-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7609081B2 (en) | Testing system and method for testing an electronic device | |
| JP2004198191A (en) | Interface circuit | |
| KR20010095301A (en) | Power source current measurement unit for semiconductor test system | |
| US7317324B2 (en) | Semiconductor integrated circuit testing device and method | |
| KR100905507B1 (en) | Pin electronics with high voltage functionality | |
| JPH05256911A (en) | Method for testing input and output electric parameters of integrated circuit | |
| US20070022346A1 (en) | Test apparatus and test method | |
| US20070024314A1 (en) | Test system and single-chip tester capable of testing a plurality of chips simultaneously | |
| JP4173229B2 (en) | IC test equipment | |
| JP2000065890A (en) | Lsi test system | |
| CN113433444A (en) | Circuit board testing and troubleshooting method and system | |
| JPH11326441A (en) | Semiconductor testing device | |
| US6949946B1 (en) | Integrated semiconductor circuit and method for functional testing of pad cells | |
| JP2002005999A (en) | Semiconductor testing device | |
| JP4061533B2 (en) | IC tester | |
| JPH11231022A (en) | Inspection method of semiconductor device and device thereof | |
| JP2004361111A (en) | Semiconductor testing device and test method of semiconductor integrated circuit | |
| JP2006038791A (en) | Prober needle switching device, prober device and method for measuring semiconductor element | |
| US6411115B2 (en) | Apparatus for testing a semiconductor and process for the same | |
| JPH10221402A (en) | Power source current measuring circuit for ic tester | |
| US20050285612A1 (en) | Apparatus for measuring DC parameters in a wafer burn-in system | |
| JP2001147254A (en) | Device and method for testing semiconductor integrated circuit | |
| JP2000275302A (en) | Probe for ic test and dc testing device for ic | |
| JPH1019972A (en) | Ic tester | |
| JPH04270978A (en) | Ic tester |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050928 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080619 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080813 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |