JP2000113010A - タイミング解析システムおよびタイミング解析方法ならびに論理合成システムおよび論理合成方法 - Google Patents
タイミング解析システムおよびタイミング解析方法ならびに論理合成システムおよび論理合成方法Info
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- JP2000113010A JP2000113010A JP10278686A JP27868698A JP2000113010A JP 2000113010 A JP2000113010 A JP 2000113010A JP 10278686 A JP10278686 A JP 10278686A JP 27868698 A JP27868698 A JP 27868698A JP 2000113010 A JP2000113010 A JP 2000113010A
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Abstract
(57)【要約】
【課題】タイミング解析ツールや論理合成ツールに対す
る指示を誤りなく、容易に行なうことができ、その結
果、高品質の回路を設計可能とするタイミング解析シス
テムを提供する。 【解決手段】タイミング仕様抽出部１３は、仕様記述記
憶部１１に記憶された機能記述から、機能記述内のファ
シリティ名を用いて機能記述中に記述された、論理回路
が満たすべきタイミング仕様を抽出し、この抽出したタ
イミング仕様をタイミング仕様記憶部１４に記憶させ
る。そして、タイミング解析ツールコマンド生成部１５
は、このタイミング仕様記憶部１４に記憶されたタイミ
ング仕様から論理回路を静的タイミング解析する静的タ
イミング解析ツールのコマンドを生成し、この生成した
コマンドをタイミング解析ツールコマンド記憶部１７に
記憶させる。
る指示を誤りなく、容易に行なうことができ、その結
果、高品質の回路を設計可能とするタイミング解析シス
テムを提供する。 【解決手段】タイミング仕様抽出部１３は、仕様記述記
憶部１１に記憶された機能記述から、機能記述内のファ
シリティ名を用いて機能記述中に記述された、論理回路
が満たすべきタイミング仕様を抽出し、この抽出したタ
イミング仕様をタイミング仕様記憶部１４に記憶させ
る。そして、タイミング解析ツールコマンド生成部１５
は、このタイミング仕様記憶部１４に記憶されたタイミ
ング仕様から論理回路を静的タイミング解析する静的タ
イミング解析ツールのコマンドを生成し、この生成した
コマンドをタイミング解析ツールコマンド記憶部１７に
記憶させる。
Description
【０００１】
【発明の属する技術分野】この発明は、コンピュータを
用いてハードウエアの設計を支援するＣＡＤシステムに
適用されるタイミング解析システムおよび解析方法なら
びに論理合成システムおよび論理合成方法に関する。
用いてハードウエアの設計を支援するＣＡＤシステムに
適用されるタイミング解析システムおよび解析方法なら
びに論理合成システムおよび論理合成方法に関する。
【０００２】
【従来の技術】ＬＳＩの機能論理設計工程は、設計対象
とする回路の機能をハードウエア記述言語（ＨＤＬ）と
いう言語によって記述し（レジスタ転送レベル記述、以
下、ＲＴＬ記述という）、機能シミュレーションによっ
て検証し、論理合成ツールによってＨＤＬからゲートア
レイやスタンダードセルなどのテクノロジに依存した論
理回路（以下、ゲートレベル回路という）を生成し、静
的タイミング解析ツールによって生成された回路のタイ
ミング検証を行なうという手順が一般的になりつつあ
る。論理合成ツールとしては、Synopsys,Inc. 製 Desi
gn Compiler が広く使用されている（文献：Design Com
piler Reference Manual:Funcamentals （日本語版）19
97 日本シノプシス株式会社）。また、静的タイミング
解析とは、論理回路中のレジスタ間のパス（経路）の遅
延を静的に計算し、これがサイクルタイムに収まるか否
かを自動的にチェックする手法であり、ツールとして
は、たとえば、Synopsys,Inc. PrimeTime （文献：Prim
eTime User Guide 1997 Synopsys,Inc.参照）がある。
以下では、単にタイミング解析といった場合も静的タイ
ミング解析を表すものとする。また、レジスタとは、フ
リップフロップとラッチとの両方を含むものとする。
とする回路の機能をハードウエア記述言語（ＨＤＬ）と
いう言語によって記述し（レジスタ転送レベル記述、以
下、ＲＴＬ記述という）、機能シミュレーションによっ
て検証し、論理合成ツールによってＨＤＬからゲートア
レイやスタンダードセルなどのテクノロジに依存した論
理回路（以下、ゲートレベル回路という）を生成し、静
的タイミング解析ツールによって生成された回路のタイ
ミング検証を行なうという手順が一般的になりつつあ
る。論理合成ツールとしては、Synopsys,Inc. 製 Desi
gn Compiler が広く使用されている（文献：Design Com
piler Reference Manual:Funcamentals （日本語版）19
97 日本シノプシス株式会社）。また、静的タイミング
解析とは、論理回路中のレジスタ間のパス（経路）の遅
延を静的に計算し、これがサイクルタイムに収まるか否
かを自動的にチェックする手法であり、ツールとして
は、たとえば、Synopsys,Inc. PrimeTime （文献：Prim
eTime User Guide 1997 Synopsys,Inc.参照）がある。
以下では、単にタイミング解析といった場合も静的タイ
ミング解析を表すものとする。また、レジスタとは、フ
リップフロップとラッチとの両方を含むものとする。
【０００３】
【発明が解決しようとする課題】ところで、タイミング
解析ツールで解析を行なうためには、解析対象とする回
路が正しく動作するためのタイミング仕様、具体的に
は、クロック周波数、スキュー、外部入力ピンのセット
アップホールド時間、クロック入力から外部出力ピンま
での遅延時間、および、レジスタ間の遅延などをコマン
ドで与えることが必要である。同様に、論理合成ツール
によって回路を生成する場合においても、前述したタイ
ミング仕様などの指示コマンドを与える必要がある。
解析ツールで解析を行なうためには、解析対象とする回
路が正しく動作するためのタイミング仕様、具体的に
は、クロック周波数、スキュー、外部入力ピンのセット
アップホールド時間、クロック入力から外部出力ピンま
での遅延時間、および、レジスタ間の遅延などをコマン
ドで与えることが必要である。同様に、論理合成ツール
によって回路を生成する場合においても、前述したタイ
ミング仕様などの指示コマンドを与える必要がある。
【０００４】しかし、論理合成過程においては、ＲＴＬ
記述におけるビット幅をもつレジスタやピンが１ビット
ごとに展開、処理されてゲートレベル回路が生成され、
タイミング解析ツールは、この回路を解析する。このた
め、前述のタイミング仕様を与える作業は、論理合成ツ
ールが生成したゲートレベル回路上のレジスタ名やピン
名を用いて与えなければならず、設計者が生成された回
路を見ながら行なうため、手間がかかり、誤り易い作業
であった。また、タイミング解析後のレイアウト工程な
どとのインターフェースを考慮して、論理合成過程で、
ゲートレベル回路の名前に特殊文字などが入らないよう
に、ピンやレジスタの名前の変換方法を制御することも
しばしば行なわれるため、ＲＴＬ記述の名前に対応する
ゲートレベル回路の名前を見つけて指定することは容易
ではなかった。また、ビット幅をもつレジスタやピンを
１ビットずつ指定するため、指示の量が膨大になるとい
う問題もあった。論理合成ツールに対する指示について
も、ビット幅をもつレジスタやピンが１ビットごとに展
開された後のデータに対して行なわなければならないた
め、同様な問題があった。また、この結果、タイミング
解析が正しく行なわれずに、タイミングエラーが発見さ
れないという問題や、タイミング仕様を満たす回路が生
成されないという問題もあった。また、ＲＴＬ記述を再
利用するような場合に、ＲＴＬ記述とタイミング解析ツ
ールや論理合成ツールのコマンドとが必ずしもリンクさ
れて保存、管理されていないため、あるいは、再利用前
と使用するタイミング解析ツールや論理合成ツールが異
なるため、その再利用部分に対するタイミング解析や論
理合成のコマンドを再度作成し直さなければならないこ
ともしばしばあった。
記述におけるビット幅をもつレジスタやピンが１ビット
ごとに展開、処理されてゲートレベル回路が生成され、
タイミング解析ツールは、この回路を解析する。このた
め、前述のタイミング仕様を与える作業は、論理合成ツ
ールが生成したゲートレベル回路上のレジスタ名やピン
名を用いて与えなければならず、設計者が生成された回
路を見ながら行なうため、手間がかかり、誤り易い作業
であった。また、タイミング解析後のレイアウト工程な
どとのインターフェースを考慮して、論理合成過程で、
ゲートレベル回路の名前に特殊文字などが入らないよう
に、ピンやレジスタの名前の変換方法を制御することも
しばしば行なわれるため、ＲＴＬ記述の名前に対応する
ゲートレベル回路の名前を見つけて指定することは容易
ではなかった。また、ビット幅をもつレジスタやピンを
１ビットずつ指定するため、指示の量が膨大になるとい
う問題もあった。論理合成ツールに対する指示について
も、ビット幅をもつレジスタやピンが１ビットごとに展
開された後のデータに対して行なわなければならないた
め、同様な問題があった。また、この結果、タイミング
解析が正しく行なわれずに、タイミングエラーが発見さ
れないという問題や、タイミング仕様を満たす回路が生
成されないという問題もあった。また、ＲＴＬ記述を再
利用するような場合に、ＲＴＬ記述とタイミング解析ツ
ールや論理合成ツールのコマンドとが必ずしもリンクさ
れて保存、管理されていないため、あるいは、再利用前
と使用するタイミング解析ツールや論理合成ツールが異
なるため、その再利用部分に対するタイミング解析や論
理合成のコマンドを再度作成し直さなければならないこ
ともしばしばあった。
【０００５】この発明は、このような実情に鑑みてなさ
れたものであり、タイミング解析ツールや論理合成ツー
ルに対する指示を誤りなく、容易に行なうことができ、
その結果、高品質の回路を設計可能とするタイミング解
析システムおよびタイミング解析方法ならびに論理合成
システムおよび論理合成方法を提供することを目的とす
る。
れたものであり、タイミング解析ツールや論理合成ツー
ルに対する指示を誤りなく、容易に行なうことができ、
その結果、高品質の回路を設計可能とするタイミング解
析システムおよびタイミング解析方法ならびに論理合成
システムおよび論理合成方法を提供することを目的とす
る。
【０００６】また、この発明は、ＲＴＬ記述を再利用し
た設計において、その再利用部分に対するタイミング解
析や論理合成を容易に行なうことを可能とするタイミン
グ解析システムおよびタイミング解析方法ならびに論理
合成システムおよび論理合成方法を提供することを目的
とする。
た設計において、その再利用部分に対するタイミング解
析や論理合成を容易に行なうことを可能とするタイミン
グ解析システムおよびタイミング解析方法ならびに論理
合成システムおよび論理合成方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】前述した目的を達成する
ために、この発明では、デザインの機能記述から生成さ
れる論理回路が満たすべきタイミング仕様を、機能記述
内のファシリティ名を用いて機能記述中に記述するよう
にし、この機能記述中に記述されたタイミング仕様を抽
出するとともに、この抽出したタイミング仕様から論理
回路を静的タイミング解析する静的タイミング解析ツー
ルのコマンドを生成するようにしたものである。
ために、この発明では、デザインの機能記述から生成さ
れる論理回路が満たすべきタイミング仕様を、機能記述
内のファシリティ名を用いて機能記述中に記述するよう
にし、この機能記述中に記述されたタイミング仕様を抽
出するとともに、この抽出したタイミング仕様から論理
回路を静的タイミング解析する静的タイミング解析ツー
ルのコマンドを生成するようにしたものである。
【０００８】この発明によれば、設計者は、静的タイミ
ング解析ツールの入力となる回路上のファシリティ名を
意識することなく、静的タイミング解析ツールを容易に
使用することが可能になる。また、この機能記述を再利
用して設計を行なった場合には、その再利用部分の回路
に対するタイミング解析を容易に行なうことが可能とな
る。
ング解析ツールの入力となる回路上のファシリティ名を
意識することなく、静的タイミング解析ツールを容易に
使用することが可能になる。また、この機能記述を再利
用して設計を行なった場合には、その再利用部分の回路
に対するタイミング解析を容易に行なうことが可能とな
る。
【０００９】また、この発明では、デザインの機能記述
から生成される論理回路が満たすべきタイミング仕様
を、機能記述内のファシリティ名を用いて機能記述中に
記述するようにし、この機能記述中に記述されたタイミ
ング仕様を抽出するとともに、この抽出したタイミング
仕様から論理回路を論理合成する論理合成ツールのコマ
ンドを生成するようにしたものである。
から生成される論理回路が満たすべきタイミング仕様
を、機能記述内のファシリティ名を用いて機能記述中に
記述するようにし、この機能記述中に記述されたタイミ
ング仕様を抽出するとともに、この抽出したタイミング
仕様から論理回路を論理合成する論理合成ツールのコマ
ンドを生成するようにしたものである。
【００１０】この発明によれば、設計者は、論理合成ツ
ールが取り扱う回路上のファシリティの名前を意識する
ことなく、論理合成ツールを容易に使用することが可能
になる。また、この機能記述を再利用して設計を行なっ
た場合には、その再利用部分の回路に対する論理合成を
容易に行なうことが可能となる。
ールが取り扱う回路上のファシリティの名前を意識する
ことなく、論理合成ツールを容易に使用することが可能
になる。また、この機能記述を再利用して設計を行なっ
た場合には、その再利用部分の回路に対する論理合成を
容易に行なうことが可能となる。
【００１１】
【発明の実施の形態】以下、図面を参照しながらこの発
明の実施形態を説明する。
明の実施形態を説明する。
【００１２】（第１実施形態）まず、この発明の第１実
施形態を説明する。図１にこの第１実施形態に係るタイ
ミング解析システムの構成図を示す。
施形態を説明する。図１にこの第１実施形態に係るタイ
ミング解析システムの構成図を示す。
【００１３】仕様記述記憶部１１は、ＩＥＥＥ標準のハ
ードウエア記述言語ＶＨＤＬを用いて、図２に示すよう
に、設計対象の論理回路のタイミング仕様を設計対象回
路のレジスタトランスファレベル（以下、ＲＴＬとい
う）の記述中に記憶する。図２において、ａ１〜ａ５は
クロック、外部入力ピン、外部出力ピンおよび２つのレ
ジスタ間の経路の仕様を記述したプロシジャコール文で
ある。＝＞の左側のｎａｍｅ、ｆｒｅｑなどは、プロシ
ジャの仮引数名、右側は、実引数を表す。
ードウエア記述言語ＶＨＤＬを用いて、図２に示すよう
に、設計対象の論理回路のタイミング仕様を設計対象回
路のレジスタトランスファレベル（以下、ＲＴＬとい
う）の記述中に記憶する。図２において、ａ１〜ａ５は
クロック、外部入力ピン、外部出力ピンおよび２つのレ
ジスタ間の経路の仕様を記述したプロシジャコール文で
ある。＝＞の左側のｎａｍｅ、ｆｒｅｑなどは、プロシ
ジャの仮引数名、右側は、実引数を表す。
【００１４】ａ１は、ＭＣＬＫが周波数５０ＭＨｚ、デ
ューティ比（クロックの１周期中のハイレベルの期間の
割合）０．５、レイテンシー（クロック入力からレジス
タのクロックピンまでの遅延時間。）２ｎｓ、スキュー
０．５ｎｓのクロックであることを示す。ａ２は、ＩＡ
がクロックＭＣＬＫに対してセットアップ時間５ｎｓ、
ホールド時間０ｎｓという制約をもつ外部入力ピンであ
ることを示す。ａ３は、ＯＡがクロックＭＣＬＫからの
最大遅延時間１０ｎｓ、最小遅延時間２ｎｓという制約
をもつ外部出力ピンであることを示す。ａ４は、２つの
レジスタＭ１／ＲＥＧＡ、Ｍ２／ＲＥＧＢ間のパスが２
サイクルパス、すなわち、このパスの最大遅延時間はＭ
２／ＲＥＧＢに入力されるクロックの２周期以下であれ
ばよいことを示す。そして、ａ５は、ａ４と同じフォー
マットの記述であるが、引数ｃｙｃｌｅに９９９を示す
ことによって、２つのレジスタＭ１／ＲＥＧＡ、Ｍ２／
ＲＥＧＣ間のパスがフォルスパスであること、すなわ
ち、このパスがタイミング解析の対象であることを示
す。
ューティ比（クロックの１周期中のハイレベルの期間の
割合）０．５、レイテンシー（クロック入力からレジス
タのクロックピンまでの遅延時間。）２ｎｓ、スキュー
０．５ｎｓのクロックであることを示す。ａ２は、ＩＡ
がクロックＭＣＬＫに対してセットアップ時間５ｎｓ、
ホールド時間０ｎｓという制約をもつ外部入力ピンであ
ることを示す。ａ３は、ＯＡがクロックＭＣＬＫからの
最大遅延時間１０ｎｓ、最小遅延時間２ｎｓという制約
をもつ外部出力ピンであることを示す。ａ４は、２つの
レジスタＭ１／ＲＥＧＡ、Ｍ２／ＲＥＧＢ間のパスが２
サイクルパス、すなわち、このパスの最大遅延時間はＭ
２／ＲＥＧＢに入力されるクロックの２周期以下であれ
ばよいことを示す。そして、ａ５は、ａ４と同じフォー
マットの記述であるが、引数ｃｙｃｌｅに９９９を示す
ことによって、２つのレジスタＭ１／ＲＥＧＡ、Ｍ２／
ＲＥＧＣ間のパスがフォルスパスであること、すなわ
ち、このパスがタイミング解析の対象であることを示
す。
【００１５】タイミング仕様記述ライブラリ記憶部１２
は、仕様記述記憶部１１のタイミング仕様記述において
使用されたプロシジャコールの定義を記憶する。図３お
よび図４に、図２で使用されたプロシジャｓｐｅｃ＿ｅ
ｘｔ＿ｃｌｏｃｋの定義を示す。図３および図４からわ
かるように、本プロシジャを実行することによって、ｓ
ｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋの実引数の値が、ｔｉｍｉ
ｎｇ＿ｄｕｍｐ．ｏｕｔという名前のテキストファイル
に、図５に示すフォーマットで出力される。
は、仕様記述記憶部１１のタイミング仕様記述において
使用されたプロシジャコールの定義を記憶する。図３お
よび図４に、図２で使用されたプロシジャｓｐｅｃ＿ｅ
ｘｔ＿ｃｌｏｃｋの定義を示す。図３および図４からわ
かるように、本プロシジャを実行することによって、ｓ
ｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋの実引数の値が、ｔｉｍｉ
ｎｇ＿ｄｕｍｐ．ｏｕｔという名前のテキストファイル
に、図５に示すフォーマットで出力される。
【００１６】タイミング仕様抽出部１３は、仕様記述記
憶部１１のＶＨＤＬ記述からタイミング仕様部分だけを
図５のフォーマットで抽出する。具体的には、仕様記述
記憶部１１とタイミング仕様記述ライブラリ記憶部１２
とのＶＨＤＬ記述を結合させ、ＶＨＤＬシミュレータに
より、シミュレーション時刻０ｎｓの期間だけシミュレ
ーションすることによって、ｔｉｍｉｎｇ＿ｄｕｍｐ．
ｏｕｔという名前のテキストファイルに図５（ａ）のよ
うに出力される。
憶部１１のＶＨＤＬ記述からタイミング仕様部分だけを
図５のフォーマットで抽出する。具体的には、仕様記述
記憶部１１とタイミング仕様記述ライブラリ記憶部１２
とのＶＨＤＬ記述を結合させ、ＶＨＤＬシミュレータに
より、シミュレーション時刻０ｎｓの期間だけシミュレ
ーションすることによって、ｔｉｍｉｎｇ＿ｄｕｍｐ．
ｏｕｔという名前のテキストファイルに図５（ａ）のよ
うに出力される。
【００１７】タイミング仕様記憶部１４は、このように
して生成された図５（ｂ）に示すフォーマットのレコー
ドから成るファイルである。
して生成された図５（ｂ）に示すフォーマットのレコー
ドから成るファイルである。
【００１８】タイミング解析ツールコマンド生成部１５
は、タイミング仕様記憶部１４に記憶された図５に示す
情報からタイミング解析ツールのコマンドを生成する。
以下では、Synopsys.Inc. 製タイミング解析ツールPrim
eTime のコマンドを生成する場合を例にとって説明す
る。図６乃至図１０に、タイミング解析ツールコマンド
生成部１５の処理フローチャートを示す。
は、タイミング仕様記憶部１４に記憶された図５に示す
情報からタイミング解析ツールのコマンドを生成する。
以下では、Synopsys.Inc. 製タイミング解析ツールPrim
eTime のコマンドを生成する場合を例にとって説明す
る。図６乃至図１０に、タイミング解析ツールコマンド
生成部１５の処理フローチャートを示す。
【００１９】クロスリファレンス記憶部１６は、仕様記
述記憶部１１において指定されたレジスタやピン名とタ
イミング解析ツールが扱うゲートレベルの回路の名前と
が異なる場合に、その対応を示す図１１のようなレコー
ドである。例えば、図１１の２５行目は、以下が最上位
モジュールの情報であることを示し、２６行目は、最上
位モジュールのピンＩＡのビット位置０は、ゲートレベ
ルではＩＡ＿０というピンになっていることを示す。通
常、タイミング解析ツールの入力となるゲートレベル回
路は、ＲＴＬ記述から論理合成ツールによって作られ、
その過程でビット幅をもつ信号の名前が変換されるた
め、論理合成ツールの出力するメッセージから前述のク
ロスリファレンスを作成することが可能である。
述記憶部１１において指定されたレジスタやピン名とタ
イミング解析ツールが扱うゲートレベルの回路の名前と
が異なる場合に、その対応を示す図１１のようなレコー
ドである。例えば、図１１の２５行目は、以下が最上位
モジュールの情報であることを示し、２６行目は、最上
位モジュールのピンＩＡのビット位置０は、ゲートレベ
ルではＩＡ＿０というピンになっていることを示す。通
常、タイミング解析ツールの入力となるゲートレベル回
路は、ＲＴＬ記述から論理合成ツールによって作られ、
その過程でビット幅をもつ信号の名前が変換されるた
め、論理合成ツールの出力するメッセージから前述のク
ロスリファレンスを作成することが可能である。
【００２０】そして、タイミング解析ツールコマンド記
憶部１７は、タイミング解析ツールコマンド生成部１５
によって生成された図１２に示すようなタイミング解析
ツールのコマンドを記憶する。設計者は、タイミング解
析ツールコマンド記憶部１７に記憶されたコマンドを用
いてゲートレベル回路のタイミング解析を行なう。
憶部１７は、タイミング解析ツールコマンド生成部１５
によって生成された図１２に示すようなタイミング解析
ツールのコマンドを記憶する。設計者は、タイミング解
析ツールコマンド記憶部１７に記憶されたコマンドを用
いてゲートレベル回路のタイミング解析を行なう。
【００２１】以下、図６乃至図１０のフローチャートに
したがって、図５（ａ）の情報から図１２のコマンドが
生成される過程を説明する。なお、図６乃至図１０のフ
ローは、図１１においてクロックの定義、すなわち、ｓ
ｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋを含むレコードが、そのク
ロック名を参照するレコードｓｐｅｃ＿ｉｎ、ｓｐｅｃ
＿ｏｕｔより前にあることを前提にしたものであるが、
この発明の本質には影響を与えないため、前述のフロー
にしたがって説明する。
したがって、図５（ａ）の情報から図１２のコマンドが
生成される過程を説明する。なお、図６乃至図１０のフ
ローは、図１１においてクロックの定義、すなわち、ｓ
ｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋを含むレコードが、そのク
ロック名を参照するレコードｓｐｅｃ＿ｉｎ、ｓｐｅｃ
＿ｏｕｔより前にあることを前提にしたものであるが、
この発明の本質には影響を与えないため、前述のフロー
にしたがって説明する。
【００２２】図６に示すように、この処理は、図５のフ
ァイルから１行ずつレコードを読み込み、その内容に応
じて各処理へ分岐するものである。まず、図５（ａ）の
最初のレコードを読込むと（図６のステップＡ１）、こ
れは、ｓｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋを含むため、図６
のステップＡ３でＹＥＳとなって、図６のステップＡ
４、すなわち、図７のＡ処理へ分岐する。
ァイルから１行ずつレコードを読み込み、その内容に応
じて各処理へ分岐するものである。まず、図５（ａ）の
最初のレコードを読込むと（図６のステップＡ１）、こ
れは、ｓｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋを含むため、図６
のステップＡ３でＹＥＳとなって、図６のステップＡ
４、すなわち、図７のＡ処理へ分岐する。
【００２３】図７のステップＢ１では、図５（ｂ）のフ
ォーマットからクロック名ＭＣＬＫ、周波数５００００
ＫＨｚ、デューティ比０．５が得られ、図７のステップ
Ｂ２において、周期２０（単位ｎｓ）、ＭＣＬＫのハイ
レベルの期間１０（単位ｎｓ）が計算される。この結
果、図７のステップＢ３において、図１２の４１行目の
コマンドが生成される。本コマンドは、２０（単位ｎ
ｓ）、ハイレベルの期間１０（単位ｎｓ）であるような
クロックＭＣＬＫを発生させるコマンドである。次に、
図７のステップＢ４において、スキュー０．５（単位ｎ
ｓ）が得られ、図７のステップＢ５において、図１２の
４２行目のコマンドが生成される。本コマンドは、ＭＣ
ＬＫのスキューを与えるものである。さらに、図７のス
テップＢ６において、レイテンシ２．０（単位ｎｓ）が
得られ、図７のステップＢ７において、図１２の４３行
目のコマンドが生成される。本コマンドは、ＭＣＬＫの
レイテンシを与えるものである。ここで、クロック名Ｍ
ＣＬＫ、周期２０（単位ｎｓ）、レイテンシ２．０（単
位ｎｓ）の値は、図８のステップＣ３で使用するために
記憶する。
ォーマットからクロック名ＭＣＬＫ、周波数５００００
ＫＨｚ、デューティ比０．５が得られ、図７のステップ
Ｂ２において、周期２０（単位ｎｓ）、ＭＣＬＫのハイ
レベルの期間１０（単位ｎｓ）が計算される。この結
果、図７のステップＢ３において、図１２の４１行目の
コマンドが生成される。本コマンドは、２０（単位ｎ
ｓ）、ハイレベルの期間１０（単位ｎｓ）であるような
クロックＭＣＬＫを発生させるコマンドである。次に、
図７のステップＢ４において、スキュー０．５（単位ｎ
ｓ）が得られ、図７のステップＢ５において、図１２の
４２行目のコマンドが生成される。本コマンドは、ＭＣ
ＬＫのスキューを与えるものである。さらに、図７のス
テップＢ６において、レイテンシ２．０（単位ｎｓ）が
得られ、図７のステップＢ７において、図１２の４３行
目のコマンドが生成される。本コマンドは、ＭＣＬＫの
レイテンシを与えるものである。ここで、クロック名Ｍ
ＣＬＫ、周期２０（単位ｎｓ）、レイテンシ２．０（単
位ｎｓ）の値は、図８のステップＣ３で使用するために
記憶する。
【００２４】次に、図６のステップＡ１に戻って、図５
（ａ）のレコード２を読込み、図６のステップＡ２のＮ
Ｏ、図６のステップＡ３のＮＯ、図６のステップＡ５の
ＹＥＳと辿って、図６のステップＡ６、すなわち、図８
のＢ処理へ分岐する。
（ａ）のレコード２を読込み、図６のステップＡ２のＮ
Ｏ、図６のステップＡ３のＮＯ、図６のステップＡ５の
ＹＥＳと辿って、図６のステップＡ６、すなわち、図８
のＢ処理へ分岐する。
【００２５】図８のステップＣ１では、入力ピン名Ｉ
Ａ、クロック名ＭＣＬＫ、セットアップ時間５ｎｓ、ホ
ールド時間０ｎｓが得られ、図８のステップＣ２におい
て、入力ピン各ＩＡが図１１のクロスリファレンスにあ
るか否かを調べる。すなわち、図１１の最上位モジュー
ル（ｍｏｄｕｌｅ ０以下のレコード）におけるキーワ
ードＰＯＲＴを含むレコードにおいて、ビット位置を指
定する［］を除いた文字列と入力ピン名ＩＡとの比較を
行ない、それらが一致する名前ＩＡ［０］、ＩＡ［１］
を得て、それらの変換後の名前のリスト、リストＩ＝
｛ＩＡ＿０，ＩＡ＿１｝を得る。次に、図８のステップ
Ｃ３において、ステップＳ５１９において記憶されたＭ
ＣＬＫの周期２０（単位ｎｓ）、レイテンシ２．０（単
位ｎｓ）の値を用いて、最大遅延＝１３を得て、この結
果、図１２の４５，４６行目のコマンドを生成する。こ
れらは、外部入力ピンＩＡ＿０，ＩＡ＿１に入力される
データのＭＣＬＫを基準にした最大遅延と最小遅延を設
定するものである。以下、図６のステップＡ１へ戻り、
図６のステップＡ２においてＹＥＳとなるまで処理を繰
り返し、最終的に、図１２のコマンドが生成される。図
１２の４８，４９行目のコマンドは、外部出力ピンＯＡ
＿０，ＯＡ＿１の外部に仮定する最大遅延と最小遅延と
を設定するものである。図１２の５１，５２行目は、ｆ
ｒｏｍ ｔｏで指定されたレジスタ間のパスが２サイク
ルパスであること、図１２の５３，５４行目は、ｆｒｏ
ｍ ｔｏで指定されたレジスタ間のパスがフォルスパス
であることを示すものである。
Ａ、クロック名ＭＣＬＫ、セットアップ時間５ｎｓ、ホ
ールド時間０ｎｓが得られ、図８のステップＣ２におい
て、入力ピン各ＩＡが図１１のクロスリファレンスにあ
るか否かを調べる。すなわち、図１１の最上位モジュー
ル（ｍｏｄｕｌｅ ０以下のレコード）におけるキーワ
ードＰＯＲＴを含むレコードにおいて、ビット位置を指
定する［］を除いた文字列と入力ピン名ＩＡとの比較を
行ない、それらが一致する名前ＩＡ［０］、ＩＡ［１］
を得て、それらの変換後の名前のリスト、リストＩ＝
｛ＩＡ＿０，ＩＡ＿１｝を得る。次に、図８のステップ
Ｃ３において、ステップＳ５１９において記憶されたＭ
ＣＬＫの周期２０（単位ｎｓ）、レイテンシ２．０（単
位ｎｓ）の値を用いて、最大遅延＝１３を得て、この結
果、図１２の４５，４６行目のコマンドを生成する。こ
れらは、外部入力ピンＩＡ＿０，ＩＡ＿１に入力される
データのＭＣＬＫを基準にした最大遅延と最小遅延を設
定するものである。以下、図６のステップＡ１へ戻り、
図６のステップＡ２においてＹＥＳとなるまで処理を繰
り返し、最終的に、図１２のコマンドが生成される。図
１２の４８，４９行目のコマンドは、外部出力ピンＯＡ
＿０，ＯＡ＿１の外部に仮定する最大遅延と最小遅延と
を設定するものである。図１２の５１，５２行目は、ｆ
ｒｏｍ ｔｏで指定されたレジスタ間のパスが２サイク
ルパスであること、図１２の５３，５４行目は、ｆｒｏ
ｍ ｔｏで指定されたレジスタ間のパスがフォルスパス
であることを示すものである。
【００２６】このように、仕様記述記憶部１１におい
て、設計者が実際に定義したＲＴＬ記述上のファシリテ
ィ名を用いて設計対象回路のタイミング仕様を記述して
おくことによって、タイミング解析ツールの入力となる
ゲートレベル回路上の名前を用いたタイミング解析ツー
ルのコマンドを、自動的に生成することができる。した
がって、設計者は、タイミング解析ツールの入力となる
ゲートレべル回路上のピンやレジスタの名前などを意識
しなくても、タイミング解析ツールを使用することが可
能になる。また、論理合成過程におけるピンやレジスタ
の名前などの変換方法を変えた場合においても、タイミ
ング仕様記述を変更することなくタイミング解析ツール
のコマンドを生成することができる。また、ビット幅を
もつピンやレジスタを１ビットずつ列挙することなく、
一括して指定できるため、タイミング解析ツールのコマ
ンドを入力する場合に比べ、容易に指定することができ
る。さらに、この第１実施形態によれば、ＲＴＬ記述と
ともに回路のタイミング仕様が保存されるため、ＲＴＬ
記述を再利用したときに、生成すべき回路のタイミング
仕様を容易に知ることができるという利点もある。
て、設計者が実際に定義したＲＴＬ記述上のファシリテ
ィ名を用いて設計対象回路のタイミング仕様を記述して
おくことによって、タイミング解析ツールの入力となる
ゲートレベル回路上の名前を用いたタイミング解析ツー
ルのコマンドを、自動的に生成することができる。した
がって、設計者は、タイミング解析ツールの入力となる
ゲートレべル回路上のピンやレジスタの名前などを意識
しなくても、タイミング解析ツールを使用することが可
能になる。また、論理合成過程におけるピンやレジスタ
の名前などの変換方法を変えた場合においても、タイミ
ング仕様記述を変更することなくタイミング解析ツール
のコマンドを生成することができる。また、ビット幅を
もつピンやレジスタを１ビットずつ列挙することなく、
一括して指定できるため、タイミング解析ツールのコマ
ンドを入力する場合に比べ、容易に指定することができ
る。さらに、この第１実施形態によれば、ＲＴＬ記述と
ともに回路のタイミング仕様が保存されるため、ＲＴＬ
記述を再利用したときに、生成すべき回路のタイミング
仕様を容易に知ることができるという利点もある。
【００２７】（第２実施形態）次に、この発明の第２実
施形態を説明する。図１３にこの第２実施形態に係る論
理合成システムの構成図を示す。
施形態を説明する。図１３にこの第２実施形態に係る論
理合成システムの構成図を示す。
【００２８】仕様記述記憶部１１は、第１実施形態と同
様に、ＶＨＤＬを用いて、設計対象の論理回路の合成に
必要なタイミング仕様をＲＴＬ記述の中に記憶する。以
下では、図２をこの仕様記述記憶部１１の内容として説
明する。
様に、ＶＨＤＬを用いて、設計対象の論理回路の合成に
必要なタイミング仕様をＲＴＬ記述の中に記憶する。以
下では、図２をこの仕様記述記憶部１１の内容として説
明する。
【００２９】タイミング仕様記述ライブラリ記憶部１２
は、仕様記述記憶部１１のタイミング仕様記述において
使用されたプロシジャコールの定義を記憶する。
は、仕様記述記憶部１１のタイミング仕様記述において
使用されたプロシジャコールの定義を記憶する。
【００３０】タイミング仕様抽出部１３は、仕様記述記
憶部１１とタイミング仕様記述ライブラリ記憶部１２と
のＶＨＤＬ記述を結合させ、ＶＨＤＬシミュレータによ
り、シミュレーション時刻０ｎｓの期間だけシミュレー
ションすることによって、図５（ａ）のようなファイル
出力する。
憶部１１とタイミング仕様記述ライブラリ記憶部１２と
のＶＨＤＬ記述を結合させ、ＶＨＤＬシミュレータによ
り、シミュレーション時刻０ｎｓの期間だけシミュレー
ションすることによって、図５（ａ）のようなファイル
出力する。
【００３１】タイミング仕様記憶部１４は、このように
して生成された図５（ｂ）に示すフォーマットのレコー
ドから成るファイルである。
して生成された図５（ｂ）に示すフォーマットのレコー
ドから成るファイルである。
【００３２】論理合成ツールコマンド生成部１８は、タ
イミング仕様記憶部１４に記憶された図５に示す情報か
ら論理合成ツールのコマンドを生成する。以下では、Sy
nopsys.Inc. 製論理合成ツールDesignCompilerのコマン
ドを生成する場合を例にとって説明する。
イミング仕様記憶部１４に記憶された図５に示す情報か
ら論理合成ツールのコマンドを生成する。以下では、Sy
nopsys.Inc. 製論理合成ツールDesignCompilerのコマン
ドを生成する場合を例にとって説明する。
【００３３】論理合成ツールコマンド生成部１８の処理
フローは、図６乃至図１０に示した第１実施形態のタイ
ミング解析ツールコマンド生成部１５の処理フローチャ
ートを以下のように変更したものである。
フローは、図６乃至図１０に示した第１実施形態のタイ
ミング解析ツールコマンド生成部１５の処理フローチャ
ートを以下のように変更したものである。
【００３４】（１）図７のステップＢ４〜ステップＢ７
において、以下のコマンドを生成する。
において、以下のコマンドを生成する。
【００３５】ｓｅｔ＿ｃｌｏｃｋ＿ｓｋｅｗ −ｄｅｌ
ａｙ レイテンシー値 −ｕｎｃｅｒｔａｉｎｔｙ スキュー値 （２）図８のステップＣ２において、入力ピンのビット
幅が１であれば、入力ピン名自身をリストＩとし、そう
でなければ、入力ピン名［＊］をリストＩとする。
ａｙ レイテンシー値 −ｕｎｃｅｒｔａｉｎｔｙ スキュー値 （２）図８のステップＣ２において、入力ピンのビット
幅が１であれば、入力ピン名自身をリストＩとし、そう
でなければ、入力ピン名［＊］をリストＩとする。
【００３６】（３）図９のステップＤ２において、出力
ピンのビット幅が１であれば、出力ピン名自身をリスト
Ｏとし、そうでなければ、出力ピン名［＊］をリストＯ
とする。
ピンのビット幅が１であれば、出力ピン名自身をリスト
Ｏとし、そうでなければ、出力ピン名［＊］をリストＯ
とする。
【００３７】（４）図１０のステップＥ２において、始
点名＿ｒｅｇ＊をリストＳとする。
点名＿ｒｅｇ＊をリストＳとする。
【００３８】（５）図１０のステップＥ３において、終
点名＿ｒｅｇ＊をリストＤとする。
点名＿ｒｅｇ＊をリストＤとする。
【００３９】ここで、＊は任意の文字列とマッチするこ
とを示し、この表現によってピンやレジスタの全ビット
を指定するものである。また、このフローは、DesignCo
mpilerにおいて、入力ピン、出力ピンのビット位置Ｎ
は、入力ピン名［Ｎ］によって、レジスタのビット位置
Ｎは、レジスタ名［Ｎ］によって参照できることを用い
ている。さらに、入力ピン、出力ピンのビット幅が１で
あることは、例えば、仕様記述記憶部１１に記憶された
ＶＨＤＬを参照することによって判定する。この結果、
論理合成ツールコマンド記憶部１９に、図１４のコマン
ドが生成される。
とを示し、この表現によってピンやレジスタの全ビット
を指定するものである。また、このフローは、DesignCo
mpilerにおいて、入力ピン、出力ピンのビット位置Ｎ
は、入力ピン名［Ｎ］によって、レジスタのビット位置
Ｎは、レジスタ名［Ｎ］によって参照できることを用い
ている。さらに、入力ピン、出力ピンのビット幅が１で
あることは、例えば、仕様記述記憶部１１に記憶された
ＶＨＤＬを参照することによって判定する。この結果、
論理合成ツールコマンド記憶部１９に、図１４のコマン
ドが生成される。
【００４０】このように、仕様記述記憶部１１におい
て、設計者が実際に定義したＲＴＬ記述上のファシリテ
ィ名を用いて設計対象回路のタイミング仕様を記述して
おくことによって、論理合成ツールが扱う回路上の名前
を用いた論理合成ツールのコマンドを、自動的に生成す
ることができる。したがって、設計者は、論理合成ツー
ルが扱う回路上のピンやレジスタの名前などを意識しな
くても、論理合成ツールを使用することが可能になる。
また、この第２実施形態によれば、ＲＴＬ記述とともに
論理合成に関する情報が保存されるため、ＲＴＬ記述を
再利用したときに、その回路の論理合成方法を容易に知
ることができるという利点もある。
て、設計者が実際に定義したＲＴＬ記述上のファシリテ
ィ名を用いて設計対象回路のタイミング仕様を記述して
おくことによって、論理合成ツールが扱う回路上の名前
を用いた論理合成ツールのコマンドを、自動的に生成す
ることができる。したがって、設計者は、論理合成ツー
ルが扱う回路上のピンやレジスタの名前などを意識しな
くても、論理合成ツールを使用することが可能になる。
また、この第２実施形態によれば、ＲＴＬ記述とともに
論理合成に関する情報が保存されるため、ＲＴＬ記述を
再利用したときに、その回路の論理合成方法を容易に知
ることができるという利点もある。
【００４１】以下では、前述した第１および第２実施形
態に施すことができる変形の例を示す。
態に施すことができる変形の例を示す。
【００４２】（１）前述した実施形態において、仕様記
述記憶部では、ＶＨＤＬ言語のステートメントを用いて
回路のタイミングや論理設計用の仕様を記述したが、他
の方法、例えば、以下のように前記仕様であることがわ
かるようなキーワードを含むＶＨＤＬのコメントで書く
ことも考えられる。以下で、−−で始まる部分はＶＨＤ
Ｌのコメントである。
述記憶部では、ＶＨＤＬ言語のステートメントを用いて
回路のタイミングや論理設計用の仕様を記述したが、他
の方法、例えば、以下のように前記仕様であることがわ
かるようなキーワードを含むＶＨＤＬのコメントで書く
ことも考えられる。以下で、−−で始まる部分はＶＨＤ
Ｌのコメントである。
【００４３】−−ｓｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋ ＭＣ
ＬＫ ５０ＭＨｚ ０．５ ２ｎｓ０．５ｎｓ あるいは、前述した実施形態のようにＲＴＬ機能記述中
に書くのではなく、例えば、 ｓｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋ ＭＣＬＫ ５０ＭＨｚ ０．５ ２ｎｓ ０．５ｎｓ のように、ＲＴＬ機能記述中のファシリティ名を用いた
コマンドとして、ＲＴＬ機能記述とは別のデータとして
記憶するようにしてもよい。
ＬＫ ５０ＭＨｚ ０．５ ２ｎｓ０．５ｎｓ あるいは、前述した実施形態のようにＲＴＬ機能記述中
に書くのではなく、例えば、 ｓｐｅｃ＿ｅｘｔ＿ｃｌｏｃｋ ＭＣＬＫ ５０ＭＨｚ ０．５ ２ｎｓ ０．５ｎｓ のように、ＲＴＬ機能記述中のファシリティ名を用いた
コマンドとして、ＲＴＬ機能記述とは別のデータとして
記憶するようにしてもよい。
【００４４】（２） 前述の第１の実施形態において
は、タイミング解析の対象とする回路とＲＴＬ機能記述
のファシリティ名との間の対応をクロスリファレンス記
憶部１６に記憶したが、タイミング解析の対象とする回
路を論理合成によって生成する過程でファシリティ名の
変更が規則的に行なわれる場合、例えば、前述の第２の
実施形態に示した規則で回路の名前が作られる場合は、
クロスリファレンスを使用せずに、タイミング解析ツー
ルのコマンドを生成することも考えられる。
は、タイミング解析の対象とする回路とＲＴＬ機能記述
のファシリティ名との間の対応をクロスリファレンス記
憶部１６に記憶したが、タイミング解析の対象とする回
路を論理合成によって生成する過程でファシリティ名の
変更が規則的に行なわれる場合、例えば、前述の第２の
実施形態に示した規則で回路の名前が作られる場合は、
クロスリファレンスを使用せずに、タイミング解析ツー
ルのコマンドを生成することも考えられる。
【００４５】（３）また、前述した実施形態では、ＲＴ
Ｌ機能記述としてＶＨＤＬを使用する場合を述べたが、
他のＨＤＬ、例えば、ＶｅｒｉｌｏｇＨＤＬであっても
よい。
Ｌ機能記述としてＶＨＤＬを使用する場合を述べたが、
他のＨＤＬ、例えば、ＶｅｒｉｌｏｇＨＤＬであっても
よい。
【００４６】（４）また、この発明によって生成された
タイミング解析ツールや論理合成ツールのコマンドに人
手作成によるコマンドを付加してタイミング解析や論理
合成を行なってもよいことはもちろんである。
タイミング解析ツールや論理合成ツールのコマンドに人
手作成によるコマンドを付加してタイミング解析や論理
合成を行なってもよいことはもちろんである。
【００４７】（５）また、前述した実施形態におけるタ
イミング解析ツールコマンド生成部１５や論理合成ツー
ルコマンド生成部１８を複数のタイミング解析ツールや
論理合成ツールに対してそれぞれ設けることにより、Ｒ
ＴＬ機能記述内のファシリティ名を用いて記述されたタ
イミング仕様から前記複数のＣＡＤツールに対するコマ
ンドを生成してもよい。これによって、ＲＴＬ機能記述
を再利用した設計において、再利用前の設計と使用する
タイミング解析ツールや論理合成ツールが異なる場合に
おいても、前記タイミング仕様を書きかえることなくそ
のまま使用することが可能となる。
イミング解析ツールコマンド生成部１５や論理合成ツー
ルコマンド生成部１８を複数のタイミング解析ツールや
論理合成ツールに対してそれぞれ設けることにより、Ｒ
ＴＬ機能記述内のファシリティ名を用いて記述されたタ
イミング仕様から前記複数のＣＡＤツールに対するコマ
ンドを生成してもよい。これによって、ＲＴＬ機能記述
を再利用した設計において、再利用前の設計と使用する
タイミング解析ツールや論理合成ツールが異なる場合に
おいても、前記タイミング仕様を書きかえることなくそ
のまま使用することが可能となる。
【００４８】
【発明の効果】以上のように、この発明によれば、ＲＴ
Ｌ記述上のファシリティ名を用いて設計対象回路の仕様
を記述しておくことによって、タイミング解析ツールや
論理合成ツールの入力となるコマンドを自動的に生成す
ることができる。したがって、設計者は、タイミング解
析ツールや論理合成ツールに対して、容易に、誤りなく
指示を与えることが可能となる。この結果、高品質の回
路設計が可能となる。また、ＲＴＬ記述を再利用した設
計において、その再利用部分に対するタイミング解析や
論理合成のコマンドを容易に生成することが可能とな
り、ＲＴＬ記述を再利用した設計を効率よく行なうこと
ができる。
Ｌ記述上のファシリティ名を用いて設計対象回路の仕様
を記述しておくことによって、タイミング解析ツールや
論理合成ツールの入力となるコマンドを自動的に生成す
ることができる。したがって、設計者は、タイミング解
析ツールや論理合成ツールに対して、容易に、誤りなく
指示を与えることが可能となる。この結果、高品質の回
路設計が可能となる。また、ＲＴＬ記述を再利用した設
計において、その再利用部分に対するタイミング解析や
論理合成のコマンドを容易に生成することが可能とな
り、ＲＴＬ記述を再利用した設計を効率よく行なうこと
ができる。
【図１】この発明の第１実施形態に係るタイミング解析
システムの構成を示すブロック図。
システムの構成を示すブロック図。
【図２】同第１実施形態の仕様記述記憶部に記憶される
タイミング仕様記述の例を示す図。
タイミング仕様記述の例を示す図。
【図３】同第１実施形態のタイミング仕様記述ライブラ
リ記憶部に記憶されるＶＨＤＬプロシジャの定義例を示
す図。
リ記憶部に記憶されるＶＨＤＬプロシジャの定義例を示
す図。
【図４】同第１実施形態のタイミング仕様記憶部に記憶
されるデータの例を示す図（前半部）。
されるデータの例を示す図（前半部）。
【図５】同第１実施形態のタイミング仕様記憶部に記憶
されるデータの例を示す図（後半部）。
されるデータの例を示す図（後半部）。
【図６】同第１実施形態のタイミング解析ツールコマン
ド生成部のメインフロー。
ド生成部のメインフロー。
【図７】図６のメインフローから呼び出されるＡ処理の
処理フロー。
処理フロー。
【図８】図６のメインフローから呼び出されるＢ処理の
処理フロー。
処理フロー。
【図９】図６のメインフローから呼び出されるＣ処理の
処理フロー。
処理フロー。
【図１０】図６のメインフローから呼び出されるＤ処理
の処理フロー。
の処理フロー。
【図１１】同第１実施形態のクロスリファレンス記憶部
に記憶されるデータの例を示す図。
に記憶されるデータの例を示す図。
【図１２】同第１実施形態のタイミング解析ツールコマ
ンド記憶部に出力されるタイミング解析ツールのコマン
ドの例を示す図。
ンド記憶部に出力されるタイミング解析ツールのコマン
ドの例を示す図。
【図１３】この発明の第２実施形態に係る論理合成シス
テムの構成を示すブロック図。
テムの構成を示すブロック図。
【図１４】同第２実施形態の論理合成ツールコマンド記
憶部に出力される論理合成ツールのコマンドの例を示す
図。
憶部に出力される論理合成ツールのコマンドの例を示す
図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 的場 司 東京都青梅市末広町２丁目９番地 株式会 社東芝青梅工場内 Ｆターム(参考） 2G032 AA01 AA04 AB20 AC08 AD06 AE10 AG07 AH04 AL00 5B046 AA08 BA03 DA05 JA03 JA07
Claims (6)
- 【請求項１】 デザインの機能記述から生成される論理
回路が満たすべきタイミング仕様であって、前記機能記
述内のファシリティ名を用いて前記機能記述中に記述さ
れたタイミング仕様を抽出するタイミング仕様抽出手段
と、 前記タイミング仕様抽出手段により抽出されたタイミン
グ仕様から前記論理回路を静的タイミング解析する静的
タイミング解析ツールのコマンドを生成する静的タイミ
ング解析ツールコマンド生成手段とを具備することを特
徴とするタイミング解析システム。 - 【請求項２】 デザインの機能記述から生成される論理
回路が満たすべきタイミング仕様であって、前記機能記
述内のファシリティ名を用いて前記機能記述中に記述さ
れたタイミング仕様を抽出するステップと、 前記抽出されたタイミング仕様から前記論理回路を静的
タイミング解析する静的タイミング解析ツールのコマン
ドを生成するステップと、 前記生成されたコマンドを前記静的タイミング解析ツー
ルに投入して前記論理回路の静的タイミング解析を実行
するステップとからなることを特徴とするタイミング解
析方法。 - 【請求項３】 デザインの機能記述から生成される論理
回路が満たすべきタイミング仕様であって、前記機能記
述内のファシリティ名を用いて前記機能記述中に記述さ
れたタイミング仕様を抽出し、 前記抽出されたタイミング仕様から前記論理回路を静的
タイミング解析する静的タイミング解析ツールのコマン
ドを生成し、 前記生成されたコマンドを前記静的タイミング解析ツー
ルに投入して前記論理回路の静的タイミング解析を実行
するようにタイミング解析システムを動作させるプログ
ラムを記録したコンピュータ読み取り可能な記録媒体。 - 【請求項４】 デザインの機能記述から生成される論理
回路が満たすべきタイミング仕様であって、前記機能記
述内のファシリティ名を用いて前記機能記述中に記述さ
れたタイミング仕様を抽出するタイミング仕様抽出手段
と、 前記タイミング仕様抽出手段により抽出されたタイミン
グ仕様から前記論理回路を論理合成する論理合成ツール
のコマンドを生成する論理合成ツールコマンド生成手段
とを具備することを特徴とする論理合成システム。 - 【請求項５】 デザインの機能記述から生成される論理
回路が満たすべきタイミング仕様であって、前記機能記
述内のファシリティ名を用いて前記機能記述中に記述さ
れたタイミング仕様を抽出するステップと、 前記抽出されたタイミング仕様から前記論理回路を論理
合成する論理合成ツールのコマンドを生成するステップ
と、 前記生成されたコマンドを前記論理合成ツールに投入し
て前記論理回路を生成するステップとからなることを特
徴とする論理合成方法。 - 【請求項６】 デザインの機能記述から生成される論理
回路が満たすべきタイミング仕様であって、前記機能記
述内のファシリティ名を用いて前記機能記述中に記述さ
れたタイミング仕様を抽出し、 前記抽出されたタイミング仕様から前記論理回路を論理
合成する論理合成ツールのコマンドを生成し、 前記生成されたコマンドを前記論理合成ツールに投入し
て前記論理回路を生成するように論理合成システムを動
作させるプログラムを記録したコンピュータ読み取り可
能な記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10278686A JP2000113010A (ja) | 1998-09-30 | 1998-09-30 | タイミング解析システムおよびタイミング解析方法ならびに論理合成システムおよび論理合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10278686A JP2000113010A (ja) | 1998-09-30 | 1998-09-30 | タイミング解析システムおよびタイミング解析方法ならびに論理合成システムおよび論理合成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113010A true JP2000113010A (ja) | 2000-04-21 |
Family
ID=17600768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10278686A Pending JP2000113010A (ja) | 1998-09-30 | 1998-09-30 | タイミング解析システムおよびタイミング解析方法ならびに論理合成システムおよび論理合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000113010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678841B1 (en) | 1999-10-01 | 2004-01-13 | Kabushiki Kaisha Toshiba | Function test support system and function test support method and hardware description model |
| JP2007041868A (ja) * | 2005-08-03 | 2007-02-15 | Nec Electronics Corp | 論理合成のタイミング制約生成装置と論理合成方法とプログラム |
-
1998
- 1998-09-30 JP JP10278686A patent/JP2000113010A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678841B1 (en) | 1999-10-01 | 2004-01-13 | Kabushiki Kaisha Toshiba | Function test support system and function test support method and hardware description model |
| JP2007041868A (ja) * | 2005-08-03 | 2007-02-15 | Nec Electronics Corp | 論理合成のタイミング制約生成装置と論理合成方法とプログラム |
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Legal Events
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