JP2006099518A - アサーション生成システムと回路検証システムおよびプログラムならびにアサーション生成方法 - Google Patents
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Abstract
【解決手段】 本例のアサーション生成システム207は、グラフィカルエディタ(仕様入力手段)201により、ユーザ操作に基づき半導体集積回路の仕様(有限状態機械、処理シーケンス)を、状態遷移表や状態遷移図あるいはタイミングチャートや時系列図形で、グラフィカルに編集して当該半導体集積回路の設計データ(仕様書電子データ202)を生成し、構文解析器203およびプロパティ抽出器204からなるプロパティ生成手段により、設計データを元に、半導体集積回路の仕様に関して検証すべきプロパティを生成し、アサーション生成器205により、当該プロパティをアサーション記述言語206に変換する。
【選択図】 図2
Description
(1)仮定や前提条件といった特定のイベントが発生したかどうか
(2)そのときの期待動作が正しく完了するかどうか
1)read_nとwrite_nは、同時にLowにはならない
2)write_nの立ち下がりで、enable_nはHighである
3)read_nの立ち下がりで、enable_nはLowである
// psl assert memcont1 ;
// psl property memcont2 = always (enable_n) @(negedge write_n) ;
// psl assert memcont2 ;
// psl property memcont3 = always (!enable_n) @(negedge read_n) ;
// psl assert memcont3 ;
<監視すべきイベント> -> <条件が満たされたときの期待動作>
@<ストローブ条件>;
// psl assert <アサーション名>;
// psl sequence WRITE_PULSE = { !write_n; write_n; write_n };
// psl property CLEAR_MEM_WRITE_N =
// always { m_task == 2'b00 } |=> { WRITE_PULSE [*256] }
// @(posedge clk);
// psl assert CLEAR_MEM_WRITE_N;
ここで注目したいのは「|=>」に続く期待動作のパートである。m_task == 2'b00 であれば、WRITE_PULSE、すなわちwrite_nのLow→High→Highといった3サイクルにまたがるシーケンスが256回分、継続することを期待している。
(GO) S1 ;
init ;
// psl cover ( state == S1);
2 IN ack;
3 OUT req;
4 {clk,req.ack} = {1,0,0};
5 {clk,req.ack} = {1,1,0};
6 {clk,req,ack} = {1,0,0}[2:5];
7 {clk,req,ack} = {1,0,1};
psl property FADD_CO_0__FADD_csv_line_5 = always {!A & !B & !CI} |-> {CO === 1'b0};
psl property FADD_S_1__FADD_csv_line_6 = always {!A & !B & CI} |-> {S === 1'b1};
psl property FADD_CO_1__FADD_csv_line_6 = always {!A & !B & CI} |-> {CO === 1'b0};
psl property FADD_S_2__FADD_csv_line_7 = always {!A & B & !CI} |-> {S === 1'b1};
psl property FADD_CO_2__FADD_csv_line_7 = always {!A & B & !CI} |-> {CO === 1'b0};
psl property FADD_S_3__FADD_csv_line_8 = always {!A & B & CI} |-> {S === 1'b0};
psl property FADD_CO_3__FADD_csv_line_8 = always {!A & B & CI} |-> {CO === 1'b1};
psl property FADD_S_4__FADD_csv_line_9 = always {A & !B & !CI} |-> {S === 1'b1};
psl property FADD_CO_4__FADD_csv_line_9 = always {A & !B & !CI} |-> {CO === 1'b0};
psl property FADD_S_5__FADD_csv_line_10 = always {A & !B & CI} |-> {S === 1'b0};
psl property FADD_CO_5__FADD_csv_line_10 = always {A & !B & CI} |-> {CO === 1'b1};
psl property FADD_S_6__FADD_csv_line_11 = always {A & B & !CI} |-> {S === 1'b0};
psl property FADD_CO_6__FADD_csv_line_11 = always {A & B & !CI} |-> {CO === 1'b1};
psl property FADD_S_7__FADD_csv_line_12 = always {A & B & CI} |-> {S === 1'b1};
psl property FADD_CO_7__FADD_csv_line_12 = always {A & B & CI} |-> {CO === 1'b1};
always {(rose)} |-> {{ack === 1'b0}[*2:5];{ack === 1'b1};{ack === 1'b0}};
Claims (14)
- 半導体集積回路のアサーション検証に用いるアサーション記述を生成するアサーション生成システムであって、
ユーザ操作に基づき上記半導体集積回路の仕様をグラフィカルに編集して当該半導体集積回路の設計データもしくは仕様書及び仕様書確認用のドキュメントを生成する仕様入力手段と、
該仕様入力手段で生成した設計データを記憶する第1の記憶手段と、
該第1の記憶手段から上記仕様入力手段が生成した設計データを読み出し、該設計データを元に、上記半導体集積回路の仕様に関して検証すべきプロパティを生成するプロパティ生成手段と、
該プロパティ生成手段で生成したプロパティを記憶する第2の記憶手段と、
該第2の記憶手段から上記プロパティ生成手段が生成したプロパティを読み出し、該プロパティをアサーション記述に変換するアサーション生成手段と
を有することを特徴とするアサーション生成システム。 - 請求項1に記載のアサーション生成システムであって、
上記仕様入力手段は、
ユーザ操作に基づき上記半導体集積回路の仕様を状態遷移表もしくは状態遷移図で編集して当該半導体集積回路の設計データを生成する手段を有することを特徴とするアサーション生成システム。 - 請求項1に記載のアサーション生成システムであって、
上記仕様入力手段は、
ユーザ操作に基づき上記半導体集積回路の処理シーケンスをタイミングチャートもしくは時系列に図示して編集し、当該半導体集積回路の設計データを生成する手段を有することを特徴とするアサーション生成システム。 - 請求項1から請求項3のいずれかに記載のアサーション生成システムであって、
上記仕様入力手段は、
ユーザ操作に基づき上記半導体集積回路の仕様を論理テーブルもしくは状態テーブルで編集して、当該半導体集積回路の設計データを生成する手段を有することを特徴とするアサーション生成システム。 - 請求項4に記載のアサーション生成システムであって、
上記アサーション手段は、
上記仕様入力手段で編集した論理テーブルもしくは状態テーブルのテーブル名あるいはテーブルの行番号、または、当該論理テーブルもしくは状態テーブルにおける信号名あるいは状態名で構成されたアサーション名を付加されたアサーション記述に変換することを特徴とするアサーション生成システム。 - 請求項1から請求項5のいずれかに記載のアサーション生成システムであって、
上記仕様入力手段は、
上記設計データをグラフ構造に展開し、上記第1の記憶手段に出力することを特徴とするアサーション生成システム。 - コンピュータを、請求項1から請求項6のいずれかに記載のアサーション生成システムにおける各手段として機能させるためのプログラム。
- 請求項1から請求項6のいずれかに記載のアサーション生成システムを具備し、該アサーション生成システムで生成したアサーション記述を用いて半導体集積回路のアサーション検証を行うことを特徴とする回路検証システム。
- 半導体集積回路のアサーション検証に用いるアサーション記述を、プログラムされたコンピュータによって生成するアサーション生成方法であって、
ユーザ操作に基づき上記半導体集積回路の仕様をグラフィカルに編集して当該半導体集積回路の設計データを生成して記憶装置に入力する仕様入力手順と、
上記記憶装置から上記仕様入力手順で生成した設計データを読み出し、該設計データを元に、上記半導体集積回路の仕様に関して検証すべきプロパティを生成して記憶装置に入力するプロパティ生成手順と、
上記記憶装置から上記プロパティ生成手順で生成したプロパティを読み出し、該プロパティをアサーション記述に変換するアサーション生成手順と
を有することを特徴とするアサーション生成方法。 - 請求項9に記載のアサーション生成方法であって、
上記仕様入力手順では、
ユーザ操作に基づき上記半導体集積回路の仕様を状態遷移表もしくは状態遷移図で編集して当該半導体集積回路の設計データを生成することを特徴とするアサーション生成方法。 - 請求項9に記載のアサーション生成方法であって、
上記仕様入力手順では、
ユーザ操作に基づき上記半導体集積回路の処理シーケンスをタイミングチャートもしくは時系列に図示して編集し、当該半導体集積回路の設計データを生成することを特徴とするアサーション生成方法。 - 請求項9から請求項11のいずれかに記載のアサーション生成方法であって、
上記仕様入力手順では、
ユーザ操作に基づき上記半導体集積回路の仕様を論理テーブルもしくは状態テーブルで編集して、当該半導体集積回路の設計データを生成することを特徴とするアサーション生成方法。 - 請求項12に記載のアサーション生成方法であって、
上記アサーション手順では、
上記仕様入力手順で編集した論理テーブルもしくは状態テーブルのテーブル名あるいはテーブルの行番号、または、当該論理テーブルもしくは状態テーブルにおける信号名あるいは状態名で構成されたアサーション名を付加されたアサーション記述に変換することを特徴とするアサーション生成方法。 - 請求項9から請求項13のいずれかに記載のアサーション生成方法であって、
上記仕様入力手順では、
上記設計データをグラフ構造に展開して上記記憶装置に記憶することを特徴とするアサーション生成方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004286042A JP4255079B2 (ja) | 2004-09-30 | 2004-09-30 | アサーション生成システムと回路検証システムおよびプログラムならびにアサーション生成方法 |
US10/579,766 US7603636B2 (en) | 2004-09-30 | 2005-09-21 | Assertion generating system, program thereof, circuit verifying system, and assertion generating method |
EP05788142A EP1812878A4 (en) | 2004-09-30 | 2005-09-21 | ASSERTION GENERATION SYSTEM, PROGRAM THEREOF, CIRCUIT CHECKING SYSTEM, AND ASSERTION GENERATION METHOD |
CNB200580001510XA CN100456308C (zh) | 2004-09-30 | 2005-09-21 | 断言产生系统、电路验证系统以及断言产生方法 |
PCT/JP2005/017921 WO2006035854A1 (en) | 2004-09-30 | 2005-09-21 | Assertion generating system, program thereof, circuit verifying system, and assertion generating method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004286042A JP4255079B2 (ja) | 2004-09-30 | 2004-09-30 | アサーション生成システムと回路検証システムおよびプログラムならびにアサーション生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006099518A true JP2006099518A (ja) | 2006-04-13 |
JP4255079B2 JP4255079B2 (ja) | 2009-04-15 |
Family
ID=36118999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004286042A Expired - Fee Related JP4255079B2 (ja) | 2004-09-30 | 2004-09-30 | アサーション生成システムと回路検証システムおよびプログラムならびにアサーション生成方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7603636B2 (ja) |
EP (1) | EP1812878A4 (ja) |
JP (1) | JP4255079B2 (ja) |
CN (1) | CN100456308C (ja) |
WO (1) | WO2006035854A1 (ja) |
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- 2005-09-21 EP EP05788142A patent/EP1812878A4/en not_active Ceased
- 2005-09-21 WO PCT/JP2005/017921 patent/WO2006035854A1/en active Application Filing
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US7603636B2 (en) | 2009-10-13 |
US20080104556A1 (en) | 2008-05-01 |
EP1812878A4 (en) | 2008-06-11 |
WO2006035854A1 (en) | 2006-04-06 |
CN1906619A (zh) | 2007-01-31 |
CN100456308C (zh) | 2009-01-28 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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