JP2000105571A - プラズマ表示パネルの走査駆動回路 - Google Patents
プラズマ表示パネルの走査駆動回路Info
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- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
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Abstract
(57)【要約】
【課題】 アドレス/表示同時駆動方式が適用され、か
つ走査駆動用スイッチング素子の個数を相対的に減らし
うるプラズマ表示パネルの走査駆動回路を提供する。 【解決手段】 この回路では、入力されるタイミング制
御信号に応じて、相異なるリセット及びアドレス時間に
少なくとも第１及び第２電位を相応する走査電極ライン
に印加し、相異なるリセット及びアドレス時間を除いた
残り時間に持続放電用第３電位を相応する走査電極ライ
ンに交互に印加する。この回路は、電源スイッチング回
路（SS1、...、SS6）及びそれぞれのラインスイッチン
グ回路（SL11、SL12、SL21、SL22、...、D11、D12、D2
1、D22、...）を含む。電源スイッチング回路は、タイ
ミング制御信号に応じて、第１乃至第３電位の中から同
時に使われる２つの電位を各々出力させる。それぞれの
ラインスイッチング回路は、相応するそれぞれの走査電
極ラインの入力端子に連結され、タイミング制御信号に
応じて電源スイッチング回路から入力される２つの電位
のうち何れか１つの電位を相応する走査電極ラインに出
力させる。
つ走査駆動用スイッチング素子の個数を相対的に減らし
うるプラズマ表示パネルの走査駆動回路を提供する。 【解決手段】 この回路では、入力されるタイミング制
御信号に応じて、相異なるリセット及びアドレス時間に
少なくとも第１及び第２電位を相応する走査電極ライン
に印加し、相異なるリセット及びアドレス時間を除いた
残り時間に持続放電用第３電位を相応する走査電極ライ
ンに交互に印加する。この回路は、電源スイッチング回
路（SS1、...、SS6）及びそれぞれのラインスイッチン
グ回路（SL11、SL12、SL21、SL22、...、D11、D12、D2
1、D22、...）を含む。電源スイッチング回路は、タイ
ミング制御信号に応じて、第１乃至第３電位の中から同
時に使われる２つの電位を各々出力させる。それぞれの
ラインスイッチング回路は、相応するそれぞれの走査電
極ラインの入力端子に連結され、タイミング制御信号に
応じて電源スイッチング回路から入力される２つの電位
のうち何れか１つの電位を相応する走査電極ラインに出
力させる。
Description
【０００１】
【発明の属する技術分野】本発明はプラズマ表示パネル
の走査駆動回路に係り、特にプラズマ表示パネルのアド
レス/表示同時(Address While Display)駆動方式に適
したプラズマ表示パネルの走査駆動回路に関する。
の走査駆動回路に係り、特にプラズマ表示パネルのアド
レス/表示同時(Address While Display)駆動方式に適
したプラズマ表示パネルの走査駆動回路に関する。
【０００２】
【従来の技術】図６は一般のプラズマ表示パネルの電極
ラインパターンを示す。図７は図６のプラズマ表示パネ
ルの１つの画素を形成するセルの断面を概略的に示す。
図面を参照すれば、一般の面放電プラズマ表示パネルに
は、アドレス電極ラインA1、A2、A3、...、Am、第１誘
電体21、蛍光体22、走査電極ラインY1、Y2、...、Y
n-1、Yn、231、232、共通電極ラインX、241、242、第２
誘電体25及び保護膜26が備えられている。
ラインパターンを示す。図７は図６のプラズマ表示パネ
ルの１つの画素を形成するセルの断面を概略的に示す。
図面を参照すれば、一般の面放電プラズマ表示パネルに
は、アドレス電極ラインA1、A2、A3、...、Am、第１誘
電体21、蛍光体22、走査電極ラインY1、Y2、...、Y
n-1、Yn、231、232、共通電極ラインX、241、242、第２
誘電体25及び保護膜26が備えられている。
【０００３】各走査電極ラインY1、Y2、...、Yn-1、Yn
は走査用ITO(Indium Tin Oxide)電極ライン231と走査
用バス電極ライン232とで構成される。同様に、共通電
極ラインXも共通ITO電極ライン241と共通バス電極ライ
ン242とで構成される。保護膜26と第１誘電体21との間
の空間にはプラズマ形成用ガスが密封される。
は走査用ITO(Indium Tin Oxide)電極ライン231と走査
用バス電極ライン232とで構成される。同様に、共通電
極ラインXも共通ITO電極ライン241と共通バス電極ライ
ン242とで構成される。保護膜26と第１誘電体21との間
の空間にはプラズマ形成用ガスが密封される。
【０００４】アドレス電極ラインA1、A2、A3、...、Am
は第１基板としての下部基板(図示せず)に一定のパター
ンに塗布される。第１誘電体21はアドレス電極ラインA
1、A2、A3、...、Am上に全面塗布される。蛍光体22は第
１誘電体21上に一定のパターンに塗布される。場合に応
じて、第１誘電体21の形成が省かれ、蛍光体22がアドレ
ス電極ラインA1、A2、A3、...、Am上に一定のパターン
に塗布される。
は第１基板としての下部基板(図示せず)に一定のパター
ンに塗布される。第１誘電体21はアドレス電極ラインA
1、A2、A3、...、Am上に全面塗布される。蛍光体22は第
１誘電体21上に一定のパターンに塗布される。場合に応
じて、第１誘電体21の形成が省かれ、蛍光体22がアドレ
ス電極ラインA1、A2、A3、...、Am上に一定のパターン
に塗布される。
【０００５】走査電極ラインY1、Y2、...、Yn-1、Yn、2
31、242と共通電極ラインX、241、242はアドレス電極ラ
インA1、A2、A3、...、Amと直交されるように第２基板
としての上部基板(図示せず)に一定のパターンに形成さ
れる。各交差点は相応する画素を規定する。
31、242と共通電極ラインX、241、242はアドレス電極ラ
インA1、A2、A3、...、Amと直交されるように第２基板
としての上部基板(図示せず)に一定のパターンに形成さ
れる。各交差点は相応する画素を規定する。
【０００６】第２誘電体25は走査電極ラインY1、Y
2、...、Yn-1、Yn、231、232と共通電極ラインX、241、
242に全面塗布される。強い電界からパネルを保護する
ための保護膜26は、第２誘電体25に全面塗布される。
2、...、Yn-1、Yn、231、232と共通電極ラインX、241、
242に全面塗布される。強い電界からパネルを保護する
ための保護膜26は、第２誘電体25に全面塗布される。
【０００７】このようなプラズマ表示パネルの一般の駆
動回路が図８に示されている。図８を参照すれば、プラ
ズマ表示パネル31の一般の駆動回路は、制御器34、走査
駆動回路35、共通駆動回路33及びアドレス駆動回路32を
含む。
動回路が図８に示されている。図８を参照すれば、プラ
ズマ表示パネル31の一般の駆動回路は、制御器34、走査
駆動回路35、共通駆動回路33及びアドレス駆動回路32を
含む。
【０００８】制御器34は入力される画像データに相応す
るタイミング制御信号を発生させ、走査駆動回路35、共
通駆動回路33及びアドレス駆動回路32に入力する。
るタイミング制御信号を発生させ、走査駆動回路35、共
通駆動回路33及びアドレス駆動回路32に入力する。
【０００９】走査駆動回路35は制御器34からのタイミン
グ制御信号に応じて相応する走査電極ラインY1、Y
2、...、Ynに駆動信号を印加する。
グ制御信号に応じて相応する走査電極ラインY1、Y
2、...、Ynに駆動信号を印加する。
【００１０】共通駆動回路33は制御器34からのタイミン
グ制御信号に応じて相応する共通電極ラインXに駆動信
号を印加する。
グ制御信号に応じて相応する共通電極ラインXに駆動信
号を印加する。
【００１１】アドレス駆動回路32は制御器34からのタイ
ミング制御信号に応じて相応するアドレス電極ラインA
1、A2、...、Amに画像データ信号を印加する。
ミング制御信号に応じて相応するアドレス電極ラインA
1、A2、...、Amに画像データ信号を印加する。
【００１２】このようなプラズマ表示パネルの駆動回路
に適用される駆動方式は、アドレス/表示分離(Address
Display Separation)及びアドレス/表示同時駆動方
式である。アドレス/表示分離駆動方式は、プラズマ表
示パネルのリセット、アドレス及び持続放電が全ての走
査電極ラインに対して順次に行われる方式である。これ
に対して、アドレス/表示同時駆動方式は、プラズマ表
示パネルのリセット、アドレス及び持続放電がそれぞれ
の走査電極ラインに対してその配列順序とは関係なく個
別的に行われる方式である。従って、アドレス/表示同
時駆動方式は、アドレス/表示分離駆動方式に比べて、
放電持続時間が延びるためその表示輝度がさらに高いと
いう利点がある。
に適用される駆動方式は、アドレス/表示分離(Address
Display Separation)及びアドレス/表示同時駆動方
式である。アドレス/表示分離駆動方式は、プラズマ表
示パネルのリセット、アドレス及び持続放電が全ての走
査電極ラインに対して順次に行われる方式である。これ
に対して、アドレス/表示同時駆動方式は、プラズマ表
示パネルのリセット、アドレス及び持続放電がそれぞれ
の走査電極ラインに対してその配列順序とは関係なく個
別的に行われる方式である。従って、アドレス/表示同
時駆動方式は、アドレス/表示分離駆動方式に比べて、
放電持続時間が延びるためその表示輝度がさらに高いと
いう利点がある。
【００１３】図９は図８の回路中、アドレス/表示分離
駆動方式に適用される従来の走査駆動回路を示す。図９
を参照すれば、従来の走査駆動回路には、使われる電位
V1、V2、V3、V4、Vg、及びそれぞれの走査電極ラインY
1、Y2、...、Ynの入力端子に連結されたスイッチング素
子S11、S12、S13、S14、S15、...が含まれている。
駆動方式に適用される従来の走査駆動回路を示す。図９
を参照すれば、従来の走査駆動回路には、使われる電位
V1、V2、V3、V4、Vg、及びそれぞれの走査電極ラインY
1、Y2、...、Ynの入力端子に連結されたスイッチング素
子S11、S12、S13、S14、S15、...が含まれている。
【００１４】ここで、１本の走査電極ラインY1の入力端
子に連結されたスイッチング素子S11、S12、S13、S14、
S15の個数５は使われる電位V1、V2、V3、V4、Vgの個数
５と同一である。このように構成された理由は、アドレ
ス/表示同時駆動方式に応じて、プラズマ表示パネルの
リセット、アドレス及び持続放電をそれぞれの走査電極
ラインY1、Y2、...、Ynに対して個別的に行わせるため
である。
子に連結されたスイッチング素子S11、S12、S13、S14、
S15の個数５は使われる電位V1、V2、V3、V4、Vgの個数
５と同一である。このように構成された理由は、アドレ
ス/表示同時駆動方式に応じて、プラズマ表示パネルの
リセット、アドレス及び持続放電をそれぞれの走査電極
ラインY1、Y2、...、Ynに対して個別的に行わせるため
である。
【００１５】従って、前記従来の走査駆動回路は、使わ
れる電位の個数と同数のスイッチング素子がそれぞれの
走査電極ラインY1、Y2、...、Ynの入力端子に連結され
るので、多くのスイッチング素子によってハードウェア
の規模が大きくなるという問題点があった。
れる電位の個数と同数のスイッチング素子がそれぞれの
走査電極ラインY1、Y2、...、Ynの入力端子に連結され
るので、多くのスイッチング素子によってハードウェア
の規模が大きくなるという問題点があった。
【００１６】例えば、使われる電位の個数が５で、走査
電極ラインY1、Y2、...、Ynの個数が480の場合、総数2,
400個の多くの走査駆動用スイッチング素子が必要であ
る。かかる問題点は、走査電極ライン数が多い高解像度
プラズマ表示パネルの場合さらに深刻になる。
電極ラインY1、Y2、...、Ynの個数が480の場合、総数2,
400個の多くの走査駆動用スイッチング素子が必要であ
る。かかる問題点は、走査電極ライン数が多い高解像度
プラズマ表示パネルの場合さらに深刻になる。
【００１７】
【発明が解決しようとする課題】そこで、本発明は、ア
ドレス/表示同時駆動方式が適用され、かつ走査駆動用
スイッチング素子の個数を相対的に減らしうるプラズマ
表示パネルの走査駆動回路を提供することを目的とす
る。
ドレス/表示同時駆動方式が適用され、かつ走査駆動用
スイッチング素子の個数を相対的に減らしうるプラズマ
表示パネルの走査駆動回路を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】前記目的を達成するため
の本発明に係わるプラズマ表示パネルの走査駆動回路
は、入力されるタイミング制御信号に応じて、相異なる
リセット及びアドレス時間に少なくとも第１及び第２電
位を相応する走査電極ラインに印加し、前記相異なるリ
セット及びアドレス時間を除いた残り時間に持続放電用
第３電位を相応する走査電極ラ・交互交互に印加するプ
ラズマ表示パネルの走査駆動回路である。この回路は電
源スイッチング回路及びそれぞれのラインスイッチング
回路を含む。前記電源スイッチング回路は、前記タイミ
ング制御信号に応じて、前記第１乃至第３電位の中から
同時に使われる２つの電位を各々出力させる。前記それ
ぞれのラインスイッチング回路は、相応するそれぞれの
走査電極ラインの入力端子に連結され、前記タイミング
制御信号に応じて前記電源スイッチング回路から入力さ
れる２つの電位のうち何れか１つの電位を相応する走査
電極ラインに出力させる。
の本発明に係わるプラズマ表示パネルの走査駆動回路
は、入力されるタイミング制御信号に応じて、相異なる
リセット及びアドレス時間に少なくとも第１及び第２電
位を相応する走査電極ラインに印加し、前記相異なるリ
セット及びアドレス時間を除いた残り時間に持続放電用
第３電位を相応する走査電極ラ・交互交互に印加するプ
ラズマ表示パネルの走査駆動回路である。この回路は電
源スイッチング回路及びそれぞれのラインスイッチング
回路を含む。前記電源スイッチング回路は、前記タイミ
ング制御信号に応じて、前記第１乃至第３電位の中から
同時に使われる２つの電位を各々出力させる。前記それ
ぞれのラインスイッチング回路は、相応するそれぞれの
走査電極ラインの入力端子に連結され、前記タイミング
制御信号に応じて前記電源スイッチング回路から入力さ
れる２つの電位のうち何れか１つの電位を相応する走査
電極ラインに出力させる。
【００１９】これにより、アドレス/表示同時駆動方式
が適用され、かつ走査駆動用スイッチング素子の個数を
相対的に減らせる。本発明の前記それぞれのラインスイ
ッチング回路には２つのスイッチング素子のみが使われ
る。
が適用され、かつ走査駆動用スイッチング素子の個数を
相対的に減らせる。本発明の前記それぞれのラインスイ
ッチング回路には２つのスイッチング素子のみが使われ
る。
【００２０】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。
明を詳しく説明する。
【００２１】図１は図８の回路中、アドレス/表示分離
駆動方式に適用される本発明の走査駆動回路の第１の実
施の形態を示す。図１を参照すれば、本発明に係る走査
駆動回路は電源スイッチング回路SS1、...、SS6及びそ
れぞれのラインスイッチング回路SL11、SL12、SL21、SL
22、...、D11、D12、D21、D22、...を含む。
駆動方式に適用される本発明の走査駆動回路の第１の実
施の形態を示す。図１を参照すれば、本発明に係る走査
駆動回路は電源スイッチング回路SS1、...、SS6及びそ
れぞれのラインスイッチング回路SL11、SL12、SL21、SL
22、...、D11、D12、D21、D22、...を含む。
【００２２】それぞれのラインスイッチング回路SL11、
SL12、SL21、SL22、...、D11、D12、D21、D22、...にお
いてダイオードD11、D12、D21、D22、...が備えられた
理由は、電源スイッチング回路SS1、...、SS6において
接地電位Vgをスイッチングする第５または第６ラインス
イッチング素子SS5、SS6がオンされる間に相応する走査
電極ラインY1、Y2、...、Ynを通してさらに迅速な放電
を行わせるためである。
SL12、SL21、SL22、...、D11、D12、D21、D22、...にお
いてダイオードD11、D12、D21、D22、...が備えられた
理由は、電源スイッチング回路SS1、...、SS6において
接地電位Vgをスイッチングする第５または第６ラインス
イッチング素子SS5、SS6がオンされる間に相応する走査
電極ラインY1、Y2、...、Ynを通してさらに迅速な放電
を行わせるためである。
【００２３】電源スイッチング回路SS1、...、SS6は、
制御器(図８の34)からのタイミング制御信号に応じて、
第１電位V1、第２電位V2、第３電位V3、第４電位V4及び
接地電位Vg中、同時に使われる二つの電位を各々出力さ
せる。それぞれのラインスイッチング回路SL11、SL12、
SL21、SL22、...、D11、D12、D21、D22、...は、相応す
るそれぞれの走査電極ラインY1、Y2、...、Ynの入力端
子に連結され、制御器34からのタイミング制御信号に応
じて電源スイッチング回路SS1、...、SS6から入力され
る２つの電位のうち何れか１つの電位を相応する走査電
極ラインY1、Y2、...、Ynに出力させる。
制御器(図８の34)からのタイミング制御信号に応じて、
第１電位V1、第２電位V2、第３電位V3、第４電位V4及び
接地電位Vg中、同時に使われる二つの電位を各々出力さ
せる。それぞれのラインスイッチング回路SL11、SL12、
SL21、SL22、...、D11、D12、D21、D22、...は、相応す
るそれぞれの走査電極ラインY1、Y2、...、Ynの入力端
子に連結され、制御器34からのタイミング制御信号に応
じて電源スイッチング回路SS1、...、SS6から入力され
る２つの電位のうち何れか１つの電位を相応する走査電
極ラインY1、Y2、...、Ynに出力させる。
【００２４】これにより、アドレス/表示同時駆動方式
が適用されながらも走査駆動用スイッチング素子SS
1、...、SS6、SL11、SL12、SL21、SL22、...の個数を相
対的に減らしうる。それぞれのラインスイッチング回路
SL11、SL12、SL21、SL22、...、D11、D12、D21、D2
2、...には２つのスイッチング素子のみが使われる。従
って、走査電極ラインの個数が480の場合、総966個(6+2
×480)の走査駆動用スイッチング素子が必要である。従
って、従来の走査駆動回路(図９参照)において用いられ
る走査駆動用スイッチング素子の数2,400に比べ、1,434
個の素子を減らしうる。
が適用されながらも走査駆動用スイッチング素子SS
1、...、SS6、SL11、SL12、SL21、SL22、...の個数を相
対的に減らしうる。それぞれのラインスイッチング回路
SL11、SL12、SL21、SL22、...、D11、D12、D21、D2
2、...には２つのスイッチング素子のみが使われる。従
って、走査電極ラインの個数が480の場合、総966個(6+2
×480)の走査駆動用スイッチング素子が必要である。従
って、従来の走査駆動回路(図９参照)において用いられ
る走査駆動用スイッチング素子の数2,400に比べ、1,434
個の素子を減らしうる。
【００２５】それぞれのラインスイッチング回路SL11、
SL12、SL21、SL22、...、D11、D12、D21、D22、...は、
その出力端子が接続されて相応する走査電極ラインY1、
Y2、...、Ynに連結され、その入力端子に電源スイッチ
ング回路SS1、...、SS6からの２つの電位が各々入力さ
れる第１(SL11、SL21、...)及び第２ラインスイッチン
グ素子SL12、SL22、...を含む。
SL12、SL21、SL22、...、D11、D12、D21、D22、...は、
その出力端子が接続されて相応する走査電極ラインY1、
Y2、...、Ynに連結され、その入力端子に電源スイッチ
ング回路SS1、...、SS6からの２つの電位が各々入力さ
れる第１(SL11、SL21、...)及び第２ラインスイッチン
グ素子SL12、SL22、...を含む。
【００２６】電源スイッチング回路SS1、...、SS6にお
いて、第１電源スイッチング素子SS1は、その入力端子
に第１電位V1が印加され、その出力端子がそれぞれの第
１ラインスイッチング素子SL11、SL21、...の入力端子
と連結される。第２電源スイッチング素子SS2は、その
入力端子に第２電位V2が印加され、その出力端子がそれ
ぞれの第２ラインスイッチング素子SL12、SL22、...の
入力端子と連結される。第３電源スイッチング素子SS3
は、その入力端子に第３電位V3が印加され、その出力端
子が第２電源スイッチング素子SS2の出力端子と連結さ
れる。第４電源スイッチング素子SS4は、その入力端子
に第４電位V4が印加され、その出力端子が第３電源スイ
ッチング素子SS3の出力端子と連結される。第５電源ス
イッチング素子SS5は、その入力端子が接地され、その
出力端子が第１電源スイッチング素子SS1の出力端子と
連結される。第６電源スイッチング素子SS6は、その入
力端子が接地され、その出力端子が第２電源スイッチン
グ素子SS2の出力端子と連結される。電源スイッチング
回路SS1、...、SS6からの２つの電位中、１つの電位は
陽極性電位V1及び接地電位Vgのうち何れか１つであり、
残り１つの電位は陰極性電位V2、V3、V4及び接地電位Vg
のうち何れか１つである。
いて、第１電源スイッチング素子SS1は、その入力端子
に第１電位V1が印加され、その出力端子がそれぞれの第
１ラインスイッチング素子SL11、SL21、...の入力端子
と連結される。第２電源スイッチング素子SS2は、その
入力端子に第２電位V2が印加され、その出力端子がそれ
ぞれの第２ラインスイッチング素子SL12、SL22、...の
入力端子と連結される。第３電源スイッチング素子SS3
は、その入力端子に第３電位V3が印加され、その出力端
子が第２電源スイッチング素子SS2の出力端子と連結さ
れる。第４電源スイッチング素子SS4は、その入力端子
に第４電位V4が印加され、その出力端子が第３電源スイ
ッチング素子SS3の出力端子と連結される。第５電源ス
イッチング素子SS5は、その入力端子が接地され、その
出力端子が第１電源スイッチング素子SS1の出力端子と
連結される。第６電源スイッチング素子SS6は、その入
力端子が接地され、その出力端子が第２電源スイッチン
グ素子SS2の出力端子と連結される。電源スイッチング
回路SS1、...、SS6からの２つの電位中、１つの電位は
陽極性電位V1及び接地電位Vgのうち何れか１つであり、
残り１つの電位は陰極性電位V2、V3、V4及び接地電位Vg
のうち何れか１つである。
【００２７】図２は図１の走査駆動回路に適用されるタ
イミング制御信号及び駆動電位の波形を示す。図２にお
いて、部材符号WXは共通駆動回路(図８の33)から共通電
極ラインXに印加される駆動電位の波形、WYnは第ｎ走査
電極ラインYnに印加される駆動電位の波形、WY1は第１
走査電極ラインY1に印加される駆動電位の波形、WY2は
第２走査電極ラインY2に印加される駆動電位の波形、WS
S1は第１電源スイッチング素子(図１のSS1)に入力され
るタイミング制御信号の波形、WSS2は第２電源スイッチ
ング素子(図１のSS2)に入力されるタイミング制御信号
の波形、WSS3は第３電源スイッチング素子(図１のSS3)
に入力されるタイミング制御信号の波形、WSS4は第４電
源スイッチング素子(図１のSS4)に入力されるタイミン
グ制御信号の波形、WSL1は第１ラインスイッチング素子
SL11、SL12に入力されるタイミング制御信号の合成波
形、そしてWSLnは第ｎラインスイッチング素子に入力さ
れるタイミング制御信号の合成波形を示す。
イミング制御信号及び駆動電位の波形を示す。図２にお
いて、部材符号WXは共通駆動回路(図８の33)から共通電
極ラインXに印加される駆動電位の波形、WYnは第ｎ走査
電極ラインYnに印加される駆動電位の波形、WY1は第１
走査電極ラインY1に印加される駆動電位の波形、WY2は
第２走査電極ラインY2に印加される駆動電位の波形、WS
S1は第１電源スイッチング素子(図１のSS1)に入力され
るタイミング制御信号の波形、WSS2は第２電源スイッチ
ング素子(図１のSS2)に入力されるタイミング制御信号
の波形、WSS3は第３電源スイッチング素子(図１のSS3)
に入力されるタイミング制御信号の波形、WSS4は第４電
源スイッチング素子(図１のSS4)に入力されるタイミン
グ制御信号の波形、WSL1は第１ラインスイッチング素子
SL11、SL12に入力されるタイミング制御信号の合成波
形、そしてWSLnは第ｎラインスイッチング素子に入力さ
れるタイミング制御信号の合成波形を示す。
【００２８】図１及び図２を参照すれば、持続放電用第
３電位V3は陰極性である。相異なるリセット及びアドレ
ス時間(第１走査電極ラインY1の場合、c-h時間)に相応
する走査電極ラインに第１電位V1、第２電位V2及び第４
電位V4が交互に印加される。陽極性の第１電位V1は、相
異なるアドレス時間(第１走査電極ラインY1の場合、e-h
時間)に最初に印加される。第１電位V1の印加時間(第１
走査電極ラインY1の場合、e-f時間)に共通電極ラインX
に陰極性の第３電位V3が印加されるので(WX波形参照)、
相応する画素内に壁電荷が形成される。続く時間(第１
走査電極ラインY1の場合、g-h時間)には相応する走査電
極ラインに陰極性の第２電位V2が印加され、共通電極ラ
インXに0[V]の接地電位Vgが印加されるので、選択され
た画素内に第１電位V1によって形成された壁電荷が集積
される。リセット時間(第１走査電極ラインY1の場合、c
-d時間)の間に、陰極性の第４電位V4が相応する走査電
極ラインに印加され、共通電極ラインXに0[V]の接地電
位Vgが印加されるので、前のサブフィールドからの残余
壁電荷が消去される。
３電位V3は陰極性である。相異なるリセット及びアドレ
ス時間(第１走査電極ラインY1の場合、c-h時間)に相応
する走査電極ラインに第１電位V1、第２電位V2及び第４
電位V4が交互に印加される。陽極性の第１電位V1は、相
異なるアドレス時間(第１走査電極ラインY1の場合、e-h
時間)に最初に印加される。第１電位V1の印加時間(第１
走査電極ラインY1の場合、e-f時間)に共通電極ラインX
に陰極性の第３電位V3が印加されるので(WX波形参照)、
相応する画素内に壁電荷が形成される。続く時間(第１
走査電極ラインY1の場合、g-h時間)には相応する走査電
極ラインに陰極性の第２電位V2が印加され、共通電極ラ
インXに0[V]の接地電位Vgが印加されるので、選択され
た画素内に第１電位V1によって形成された壁電荷が集積
される。リセット時間(第１走査電極ラインY1の場合、c
-d時間)の間に、陰極性の第４電位V4が相応する走査電
極ラインに印加され、共通電極ラインXに0[V]の接地電
位Vgが印加されるので、前のサブフィールドからの残余
壁電荷が消去される。
【００２９】図３は本発明の走査駆動回路の第２の実施
の形態を示す。図３の走査駆動回路は図１の走査駆動回
路に第７及び第８電源スイッチング素子SS7、SS8がさら
に含まれた回路である。図３において図１と同一な部材
符号は同一な部材を示す。図３を参照すれば、第７電源
スイッチング素子SS7は、第１電源スイッチング素子SS1
の出力端子とそれぞれの第１ラインスイッチング素子SL
11、SL21、...の入力端子の間に連結される。第８電源
スイッチング素子SS8は、第２電源スイッチング素子SS2
の出力端子とそれぞれの第２ラインスイッチング素子SL
12、SL22、...の入力端子の間に連結される。
の形態を示す。図３の走査駆動回路は図１の走査駆動回
路に第７及び第８電源スイッチング素子SS7、SS8がさら
に含まれた回路である。図３において図１と同一な部材
符号は同一な部材を示す。図３を参照すれば、第７電源
スイッチング素子SS7は、第１電源スイッチング素子SS1
の出力端子とそれぞれの第１ラインスイッチング素子SL
11、SL21、...の入力端子の間に連結される。第８電源
スイッチング素子SS8は、第２電源スイッチング素子SS2
の出力端子とそれぞれの第２ラインスイッチング素子SL
12、SL22、...の入力端子の間に連結される。
【００３０】図４は本発明の走査駆動回路の第３の実施
の形態を示す図面である。図４のそれぞれのラインスイ
ッチング回路SL11、SL12、SL21、SL22、...、D11、D1
2、D21、D22、...において、図１と同一な部材符号は同
一な部材を示す。一方、電源スイッチング回路SS
1、...、SS8において、第５電源スイッチング素子SS5が
オフされると、第１ラインスイッチング素子SL11、SL2
1、...の入力端子がフローディング状態となる。同様
に、第６電源スイッチング素子SS5がオフされると、第
２ラインスイッチング素子SL12、SL22、...の入力端子
がフローディング状態となる。従って、第１ラインスイ
ッチング素子SL11、SL21、...に必要な電位を印加する
には第５電源スイッチング素子SS5をオンさせ、第２ラ
インスイッチング素子SL12、SL22、...に必要な電位を
印加するには第６電源スイッチング素子SS6をオンさせ
る必要がある。
の形態を示す図面である。図４のそれぞれのラインスイ
ッチング回路SL11、SL12、SL21、SL22、...、D11、D1
2、D21、D22、...において、図１と同一な部材符号は同
一な部材を示す。一方、電源スイッチング回路SS
1、...、SS8において、第５電源スイッチング素子SS5が
オフされると、第１ラインスイッチング素子SL11、SL2
1、...の入力端子がフローディング状態となる。同様
に、第６電源スイッチング素子SS5がオフされると、第
２ラインスイッチング素子SL12、SL22、...の入力端子
がフローディング状態となる。従って、第１ラインスイ
ッチング素子SL11、SL21、...に必要な電位を印加する
には第５電源スイッチング素子SS5をオンさせ、第２ラ
インスイッチング素子SL12、SL22、...に必要な電位を
印加するには第６電源スイッチング素子SS6をオンさせ
る必要がある。
【００３１】次の表１は第１、第２及び第７電源スイッ
チング素子SS1、SS2、SS7の動作状態に応じる第５電源
スイッチング素子SS5の入力電位Vxを示す。
チング素子SS1、SS2、SS7の動作状態に応じる第５電源
スイッチング素子SS5の入力電位Vxを示す。
【００３２】
【表１】
【００３３】同様に、次の表２は第３、第４及び８電源
スイッチング素子SS3、SS4、SS8の動作状態に応じる第
６電源スイッチング素子SS6の入力電位Vxを示す。
スイッチング素子SS3、SS4、SS8の動作状態に応じる第
６電源スイッチング素子SS6の入力電位Vxを示す。
【００３４】
【表２】
【００３５】図５は本発明の走査駆動回路の第４の実施
の形態を示す。図５の走査駆動回路は、図４の走査駆動
回路において第７及び第８電源スイッチング素子SS7、S
S8の位置が変わり、別の第９及び第１０電源スイッチン
グ素子SS9、SS10が追加された回路である。これによ
り、５個の電位V11、V12、V21、V22、Vgとして７個の電
位V11、V12、V11+V12、V21、V22、V21+V22、Vgが使用さ
れる。
の形態を示す。図５の走査駆動回路は、図４の走査駆動
回路において第７及び第８電源スイッチング素子SS7、S
S8の位置が変わり、別の第９及び第１０電源スイッチン
グ素子SS9、SS10が追加された回路である。これによ
り、５個の電位V11、V12、V21、V22、Vgとして７個の電
位V11、V12、V11+V12、V21、V22、V21+V22、Vgが使用さ
れる。
【００３６】
【発明の効果】前述したように、本発明に係るプラズマ
表示パネルの走査駆動回路によれば、アドレス/表示同
時駆動方式が適用され、かつ走査駆動用スイッチング素
子の数が相対的に減るので、そのハードウェアの規模を
さらに縮められる。
表示パネルの走査駆動回路によれば、アドレス/表示同
時駆動方式が適用され、かつ走査駆動用スイッチング素
子の数が相対的に減るので、そのハードウェアの規模を
さらに縮められる。
【００３７】なお、本発明は、前記実施の形態に限定さ
れず、特許請求の範囲で定義された発明の思想及び範囲
内で当業者によって変形及び改良が可能であることは勿
論である。
れず、特許請求の範囲で定義された発明の思想及び範囲
内で当業者によって変形及び改良が可能であることは勿
論である。
【図１】図８の回路中、アドレス/表示分離駆動方式を
適用する本発明の走査駆動回路の第１の実施の形態を示
す図面である。
適用する本発明の走査駆動回路の第１の実施の形態を示
す図面である。
【図２】図１の走査駆動回路に適用されるタイミング制
御信号及び駆動電位の波形図である。
御信号及び駆動電位の波形図である。
【図３】本発明の走査駆動回路の第２の実施の形態を示
す図面である。
す図面である。
【図４】本発明の走査駆動回路の第３の実施の形態を示
す図面である。
す図面である。
【図５】本発明の走査駆動回路の第４の実施の形態を示
す図面である。
す図面である。
【図６】一般のプラズマ表示パネルの電極ラインパター
ン図である。
ン図である。
【図７】図６のプラズマ表示パネルの１つの画素を形成
するセルに対した概略的な断面図である。
するセルに対した概略的な断面図である。
【図８】プラズマ表示パネルの一般の駆動回路を示すブ
ロック図である。
ロック図である。
【図９】図８の回路中、アドレス/表示分離駆動方式を
適用する従来の走査駆動回路を示す図面である。
適用する従来の走査駆動回路を示す図面である。
SS1、...、SS6 電源スイッチング回路 SL11、SL12、SL21、SL22、...、D11、D12、D21、D2
2、...ラインスイッチング回路 D11、D12、D21、D22、... ダイオード 31 プラズマ表示パネル 32 アドレス駆動回路 33 共通駆動回路 34 制御器 35 走査駆動回路
2、...ラインスイッチング回路 D11、D12、D21、D22、... ダイオード 31 プラズマ表示パネル 32 アドレス駆動回路 33 共通駆動回路 34 制御器 35 走査駆動回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 京湖 大韓民國忠清南道牙山市湯井面銅山里山18 −１番地 三一アパート101棟1504号
Claims (6)
- 【請求項１】 入力されるタイミング制御信号に応じ
て、相異なるリセット及びアドレス時間に少なくとも第
１及び第２電位を相応する走査電極ラインに印加し、前
記相異なるリセット及びアドレス時間を除いた残り時間
に持続放電用第３電位を相応する走査電極ラインに交互
に印加するプラズマ表示パネルの走査駆動回路におい
て、 前記タイミング制御信号に応じて、前記第１乃至第３電
位の中から同時に使われる２つの電位を各々出力させる
電源スイッチング回路と、 相応するそれぞれの走査電極ラインの入力端子に連結さ
れ、前記タイミング制御信号に応じて前記電源スイッチ
ング回路から入力される２つの電位のうち何れか１つの
電位を相応する走査電極ラインに出力させるそれぞれの
ラインスイッチング回路と、 を含むことを特徴とするプラズマ表示パネルの走査駆動
回路。 - 【請求項２】 前記それぞれのラインスイッチング回路
は、 その出力端子が接続されて相応する走査電極ラインに連
結され、その入力端子に前記電源スイッチング回路から
の２つの電位が各々入力される第１及び第２ラインスイ
ッチング素子を含むことを特徴とする請求項１に記載の
プラズマ表示パネルの走査駆動回路。 - 【請求項３】 前記電源スイッチング回路からの２つの
電位のうち、 １つの電位が陽極性電位及び接地電位のうち何れか１つ
であり、残り１つの電位が陰極性電位及び接地電位のう
ち何れか１つであることを特徴とする請求項２に記載の
プラズマ表示パネルの走査駆動回路。 - 【請求項４】 前記持続放電用第３電位が陰極性であ
り、 前記相異なるリセット及びアドレス時間に相応する走査
電極ラインに交互に印加される電位には、 前記アドレス時間に最初に印加され、相応する画素内に
壁電荷を形成するための陽極性の前記第１電位と、 前記アドレス時間に印加され、選択された画素内に前記
第１電位によって形成された壁電荷を集積するための陰
極性の前記第２電位と、 前記リセット時間に印加され、前のサブフィールドから
の残余壁電荷を消去するための陰極性の第４電位と、 接地電位と、 を含むことを特徴とする請求項３に記載のプラズマ表示
パネルの走査駆動回路。 - 【請求項５】 前記電源スイッチング回路が、 その入力端子に前記第１電位が印加され、その出力端子
が前記それぞれの第１ラインスイッチング素子の入力端
子と連結された第１電源スイッチング素子と、 その入力端子に前記第２電位が印加され、その出力端子
が前記それぞれの第２ラインスイッチング素子の入力端
子と連結された第２電源スイッチング素子と、 その入力端子に前記第３電位が印加され、その出力端子
が前記第２電源スイッチング素子の出力端子と連結され
た第３電源スイッチング素子と、 その入力端子に前記第４電位が印加され、その出力端子
が前記第３電源スイッチング素子の出力端子と連結され
た第４電源スイッチング素子と、 その入力端子に前記接地電位が印加され、その出力端子
が前記第１電源スイッチング素子の出力端子と連結され
た第５電源スイッチング素子と、 その入力端子に前記接地電位が印加され、その出力端子
が前記第２電源スイッチング素子の出力端子と連結され
た第６電源スイッチング素子と、 を含むことを特徴とする請求項４に記載のプラズマ表示
パネルの走査駆動回路。 - 【請求項６】 前記第１電源スイッチング素子の出力端
子と前記それぞれの第１ラインスイッチング素子の入力
端子との間に連結された第７電源スイッチング素子と、 前記第２電源スイッチング素子の出力端子と前記それぞ
れの第２ラインスイッチング素子の入力端子との間に連
結された第８電源スイッチング素子と、 をさらに含むことを特徴とする請求項５に記載のプラズ
マ表示パネルの走査駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0040281A KR100406789B1 (ko) | 1998-09-28 | 1998-09-28 | 플라즈마 표시 패널의 주사 구동 회로 |
| KR1998-40281 | 1998-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000105571A true JP2000105571A (ja) | 2000-04-11 |
Family
ID=19552179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11155945A Pending JP2000105571A (ja) | 1998-09-28 | 1999-06-03 | プラズマ表示パネルの走査駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6307529B1 (ja) |
| JP (1) | JP2000105571A (ja) |
| KR (1) | KR100406789B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467691B1 (ko) * | 2001-11-28 | 2005-01-24 | 삼성에스디아이 주식회사 | 어드레스 전압의 여유도를 넓히기 위한 플라즈마디스플레이 패널의 어드레스-디스플레이 동시 구동 방법 |
| CN1326102C (zh) * | 2001-10-15 | 2007-07-11 | 三星Sdi株式会社 | 用于驱动等离子体显示面板的装置和方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101042992B1 (ko) | 2004-03-05 | 2011-06-21 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동 장치 및 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07261701A (ja) * | 1994-03-20 | 1995-10-13 | Fujitsu Ltd | 容量負荷駆動回路及びその駆動方法 |
| JP3364066B2 (ja) * | 1995-10-02 | 2003-01-08 | 富士通株式会社 | Ａｃ型プラズマディスプレイ装置及びその駆動回路 |
| KR100240138B1 (ko) * | 1996-08-21 | 2000-01-15 | 전주범 | 4전극 피디피의 유지펄스 발생장치 |
| JPH10247456A (ja) * | 1997-03-03 | 1998-09-14 | Fujitsu Ltd | プラズマディスプレイパネル、プラズマディスプレイ装置、及びプラズマディスプレイパネルの駆動方法 |
| KR100222203B1 (ko) * | 1997-03-17 | 1999-10-01 | 구자홍 | AC 플라즈마 디스플레이 패널을 위한 에너지 리커버리(recovery) 서스테인 회로 |
| JPH1185098A (ja) * | 1997-09-01 | 1999-03-30 | Fujitsu Ltd | プラズマ表示装置 |
| JP2000047635A (ja) * | 1998-07-29 | 2000-02-18 | Pioneer Electron Corp | プラズマディスプレイ装置の駆動方法 |
-
1998
- 1998-09-28 KR KR10-1998-0040281A patent/KR100406789B1/ko not_active IP Right Cessation
-
1999
- 1999-06-03 JP JP11155945A patent/JP2000105571A/ja active Pending
- 1999-06-18 US US09/335,492 patent/US6307529B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1326102C (zh) * | 2001-10-15 | 2007-07-11 | 三星Sdi株式会社 | 用于驱动等离子体显示面板的装置和方法 |
| KR100467691B1 (ko) * | 2001-11-28 | 2005-01-24 | 삼성에스디아이 주식회사 | 어드레스 전압의 여유도를 넓히기 위한 플라즈마디스플레이 패널의 어드레스-디스플레이 동시 구동 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6307529B1 (en) | 2001-10-23 |
| KR20000021265A (ko) | 2000-04-25 |
| KR100406789B1 (ko) | 2004-01-24 |
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|
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