JP2000099549A - タイミング検証装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力クロック信号と出力信号の同一性を判別
するだけでは、出力信号がクロック信号の影響のみで形
成されたのか、それ以外の信号の影響で形成されたのか
判別できず、不良タイミングを正常と判断する場合があ
った。 【解決手段】 クロック信号以外の信号が変化すると、
この組み合わせ回路の所望の出力を乱すことになるタイ
ミングを判別し、クロック信号以外の信号の変化時刻の
最小値および最大値がこの組み合わせ回路の所望の出力
を乱すようなタイミングの範囲内にあるか否かを検証す
る。従って、クロック信号以外の信号が組み合わせ回路
の出力を乱しているかを判別しつつ、タイミング検証を
行うことになり、より正確に信号のタイミングを検証す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、タイミング検証装
置に関し、特に、より正確にクロック誤りを検出可能な
タイミング検証装置に関する。

【０００２】

【従来の技術】従来、ＬＳＩに代表される大規模回路の
タイミング検証を行うための有力な方法として、対象回
路のパス解析による検証方法である静的タイミング検証
方法が知られている。この種の静的タイミング検証方法
では、まず検証対象回路の構成に関する情報、外部入力
信号の入力タイミングに関する情報、配線容量等によっ
て生ずる遅延情報等を参照する。次に検証対象回路の検
証箇所に関連した信号経路をすべて探索して、検証箇所
の信号レベル変化のタイミングを求める。そして、求め
られたタイミングが、回路を構成する素子の動作に必要
とされるセットアップ時間、ホールド時間、パルス幅を
満たすか否かを検証している。

【０００３】この種のタイミング検証装置としては、特
開平第８−２０２５６９号公報に開示されたようなもの
が知られている。この技術を、図５に示す、ＡＮＤ回路
のいわゆるゲーティッドクロック回路に適用するときに
は、クロック信号ＣＬＫとイネーブル信号ＥＮＢＬとゲ
ーティッドクロック信号ＧＣＫの波形が解析される。た
とえば、図６の（ａ）に示すような波形が得られたとき
にはＣＬＫ９０１とＧＣＫ９０３の波形が同一であるの
で、ＥＮＢＬ９０２のタイミングが正しいと判別され
る。また、図６の（ｂ）に示すような波形が得られたと
きには、ＧＣＫ９０６のパルス幅はＣＬＫ９０４のパル
ス幅より狭いのでＥＮＢＬ９０５のタイミングが不良で
あると判別される。

【０００４】

【発明が解決しようとする課題】上述した従来のタイミ
ング検証装置においては、次のような課題があった。す
なわち、一般にゲート回路に入力した信号が遅延して出
力されるとき、立ち上がりの遅延と立ち下がりの遅延は
異なっているし、入力信号の種類によってもその遅延は
異なっているが、上述の従来のタイミング検証装置にお
いてはこれらを考慮していなかった。このため、波形が
変化したときに、遅延のずれを考慮すると正しいタイミ
ングと判別すべきか不良であるとすべきかはっきりしな
かった。

【０００５】より具体的には、たとえば、入力ＣＬＫに
対する出力の立ち上がりの遅延が１ｎｓで、立ち下がり
の遅延が２ｎｓであり、入力ＥＮＢＬに対する出力の立
ち上がりの遅延が０．５ｎｓで、立ち下がりの遅延が１
ｎｓであるとする。そして、解析の結果図７に示すよう
な波形が得られたとする。この場合、左の方のＧＣＫパ
ルスにおいては、ＥＮＢＬ９０８がハイレベルであり、
ＣＬＫ９０７が立ち上がることによりＧＣＫ９０９も立
ち上がっているので、このときの遅延は１ｎｓである。

【０００６】また、ＣＬＫ９０７とＥＮＢＬ９０８とが
同時に立ち下がっているためこのときの遅延は、ＣＬＫ
９０７とＥＮＢＬ９０８の出力の立ち下がり遅延の速い
方になるので１ｎｓである。したがって、この場合はＧ
ＣＫ９０９の立ち上がりも立ち下がりも１ｎｓの遅延が
あり、ＣＬＫ９０７の波形とＧＣＫ９０９の波形とが同
一になっている。

【０００７】一方、右の方のＧＣＫパルスにおいては、
ＥＮＢＬ９１１がハイレベルであって、ＣＬＫ９１０が
立ち上がることによりＧＣＫ９１２も立ち上がっている
ので、このときの遅延は１ｎｓである。また、ＥＮＢＬ
９１１がハイレベルであって、ＣＬＫ９１０が立ち下が
ることによりＧＣＫ９１２も立ち下がっているので、こ
のときの遅延は２ｎｓである。したがって、この場合は
ＧＣＫ９１２の立ち上がりと立ち下がりが異なるので、
ＣＬＫ９１０の波形とＧＣＫ９１２の波形とが異なって
いる。

【０００８】このように入力クロック信号と出力信号の
同一性を判別するだけでは、出力信号がクロック信号の
影響のみで形成されたのか、それ以外の信号の影響で形
成されたのか判別できず、不良タイミングを正常と判断
する場合があった。

【０００９】本発明は、上記課題にかんがみてなされた
もので、より正確に信号のタイミングを検証可能なタイ
ミング検証装置の提供を目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、複数のクロック信号に同期して動作する複数の素子
を含む回路のタイミング検証を行うタイミング検証装置
であって、上記回路のタイミング検証を行う部分の組み
合わせ回路に対して全パス解析を行い、この組み合わせ
回路に入力するクロック信号の波形および入力タイミン
グと、このクロック信号以外でこの組み合わせ回路に入
力する信号の影響で組み合わせ回路の出力が変化すると
きの、変化時刻の最小値と最大値を得るパス解析手段
と、この組み合わせ回路に入力するクロック信号の波形
および入力タイミングから、上記クロック信号以外でこ
の組み合わせ回路に入力する信号が変化すると、この組
み合わせ回路の所望の出力を乱すことになるタイミング
を判別し、変化時刻の最小値および最大値がこの組み合
わせ回路の所望の出力を乱すようなタイミングの範囲内
にあるか否かを検証するタイミング検証手段とを具備す
る構成としてある。

【００１１】すなわち、パス解析手段がタイミング検証
を行う部分の組み合わせ回路に対して全パス解析を行
い、この組み合わせ回路に入力するクロック信号の波形
および入力タイミングと、このクロック信号以外でこの
組み合わせ回路に入力する信号の影響で組み合わせ回路
の出力が変化するときの、変化時刻の最小値と最大値を
得ると、タイミング検証手段がこの組み合わせ回路に入
力するクロック信号の波形および入力タイミングから、
上記クロック信号以外でこの組み合わせ回路に入力する
信号が変化すると、この組み合わせ回路の所望の出力を
乱すことになるタイミングを判別し、変化時刻の最小値
および最大値がこの組み合わせ回路の所望の出力を乱す
ようなタイミングの範囲内にあるか否かを検証する。

【００１２】ここで、パス解析においては、組み合わせ
回路の検証を行うのに必要な情報を取得する。出力端子
と入力端子とを判別してそれぞれの端子における信号波
形を明らかにし、クロック信号の波形および入力タイミ
ングを得てクロックパルスの時間的位置を明らかにす
る。また、クロック信号以外でこの組み合わせ回路に入
力する信号とは、組み合わせ回路に所望の動作をさせる
ための信号などであり、たとえば、セレクター回路にお
けるセレクター信号等である。

【００１３】また、組み合わせ回路は一般に所定周期の
クロック信号とそれ以外の信号を入力して所望の動作を
させるものであり、ＡＮＤ回路やＯＲ回路といった論理
回路の単一セルなどでもよいが、さらに多様な組み合わ
せ回路に適用するために、請求項２にかかる発明は、上
記パス解析手段は、複数段の組み合わせ回路のタイミン
グ検証を行うことを特徴とする構成としてある。すなわ
ち、ある入力信号に対して複数の論理回路を組み合わせ
て出力信号を得る複数段の論理回路において、当該入力
信号と当該出力信号のタイミングを検証する。この結
果、クロックパスに頻繁に使用される、セレクター回路
等の複数段の組み合わせ回路の入出力信号のタイミング
の良、不良が明らかになる。

【００１４】さらに、パス解析において上記組み合わせ
回路の検証を行うのに必要な情報を得る構成の具体例と
して、請求項３にかかる発明は、請求項１または請求項
２に記載のタイミング検証装置において、上記パス解析
手段は、上記タイミング検証を行う組み合わせ回路を構
成する素子の種類や素子等の接続等に関する情報を取得
してパス解析を行う構成としてある。すなわち、組み合
わせ回路を構成する素子の種類や素子等の接続に関する
情報を取得することにより、すべての信号のパスが明ら
かになり、組み合わせ回路等の動作等も明らかになる。

【００１５】さらに、パス解析において上記組み合わせ
回路の検証を行うのに必要な情報を得る構成の具体例と
して、請求項４にかかる発明は、請求項１〜請求項３の
いずれかに記載のタイミング検証装置において、上記パ
ス解析手段は、上記組み合わせ回路に含まれるセルによ
り生ずる信号の遅延時間の情報などを取得してパス解析
を行う構成としてある。すなわち、この組み合わせ回路
の入力に対する出力の遅延時間により、クロック信号以
外の信号により組み合わせ回路の出力が変化するとき
の、変化時刻の最小値と最大値が明らかになる。

【００１６】さらに、パス解析において上記組み合わせ
回路の検証を行うのに必要な情報を得る構成の具体例と
して、請求項５にかかる発明は、請求項１〜請求項４の
いずれかに記載のタイミング検証装置において、上記組
み合わせ回路に接続された回路の極性を検証し、この接
続された回路のアクティブエッジを検出してパス解析を
行う構成としてある。

【００１７】すなわち、アクティブエッジが異なると上
記クロック信号以外の信号がクロック信号の立ち上がり
より前に変化していなければならないか、もしくは、立
ち下がりより前に変化していなければならないかが異な
ってくる。従って、組み合わせ回路に接続された回路の
アクティブエッジを明らかにすると、アクティブエッジ
の相違により生じる異なった状況に対して場合分けをす
ることが可能となる。

【００１８】ここで、前記場合分けを行いつつタイミン
グ検証を行う構成の具体例として、請求項６に記載の発
明は、請求項１〜請求項５のいずれかに記載のタイミン
グ検証装置において、上記タイミング検証手段は、アク
ティブエッジが立ち上がりであると検出されている組み
合わせ回路に対しては、上記クロック信号以外でこの組
み合わせ回路に入力する信号による組み合わせ回路出力
の変化時刻の最小値と最大値とが、この組み合わせ回路
に入力するクロック信号のローレベルである時刻範囲に
ないとき、および、アクティブエッジが立ち下がりであ
ると検出されている組み合わせ回路に対しては、上記ク
ロック信号以外でこの組み合わせ回路に入力する信号に
よる組み合わせ回路出力の変化時刻の最小値と最大値と
が、この組み合わせ回路に入力するクロック信号のハイ
レベルである時刻範囲にないときには、エラーとする構
成としてある。

【００１９】すなわち、アクティブエッジ以前にクロッ
ク信号以外でこの組み合わせ回路に入力する信号が変化
しないと、データが正しいタイミングでセットアップさ
れていないとしてエラーとされる。

【００２０】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にか
かるタイミング検証装置をブロック図により示してい
る。同図において、タイミング検証装置１００は、回路
接続情報取得部１１１，タイミング取得部１１２，遅延
情報取得部１１３，スパイク発生回路抽出部１１４，ク
ロック極性検証部１１５，アクティブエッジ検出部１１
６，パス解析部１１０およびタイミング検証部１２０と
を備えている。回路接続情報取得部１１１では、検証回
路を構成する素子の種類およびそれらの素子の接続等に
関する情報などの、当該検証回路の回路図に相当する情
報等が取得される。

【００２１】タイミング取得部１１２では信号の入力タ
イミングと信号波形の定義が取得され、遅延情報取得部
１１３では回路に含まれるセルの遅延情報、経路情報、
論理情報等が取得される。スパイク発生回路抽出部１１
４ではクロックパスにバッファ、インバータ以外の組み
合わせ回路が含まれている場合、これらをスパイク発生
回路として定義し、このスパイク発生回路がタイミング
検証の対象とされる。

【００２２】クロック極性検証部１１５ではスパイク発
生回路に接続されたレジスター回路などの極性が検証さ
れ、この接続されたレジスター回路はその極性により正
転クロックグループと反転クロックグループに分けられ
る。アクティブエッジ検出部１１６では正転クロックグ
ループがスパイク発生回路に接続されているときには、
スパイク発生回路から出力されるクロック信号は立ち上
がりがアクティブエッジであると検出される。

【００２３】また、反転クロックグループがスパイク発
生回路に接続されているときには、スパイク発生回路か
ら出力されるクロック信号は立ち下がりがアクティブエ
ッジであると検出される。正転クロックグループと反転
クロックグループの両方がスパイク回路に接続されてい
るときは、立ち上がりと立ち下がりの両方がアクティブ
エッジであると検出される。

【００２４】これらの回路接続情報取得部１１１〜アク
ティブエッジ検出部１１６の取得した情報等は、パス解
析部１１０に出力されるようになっている。パス解析部
１１０では、これらの情報を基にスパイク発生回路の終
点からクロック信号入力端子までのパス解析がされ、ま
た、スパイク発生回路の終点からクロック入力以外の信
号の全パス解析がされる。

【００２５】さらに、パス解析部１１０はタイミング取
得部１１２が取得する信号の入力タイミングと信号波形
の情報に基づいて、信号波形の時間的変化を明らかにす
るとともに、クロック信号以外の信号によりスパイク発
生回路の終点が変化するときの、変化時刻の最大最小時
刻を得るようになっている。

【００２６】タイミング検証部１２０では、パス解析部
１１０が明らかにした信号波形の時間的変化と、クロッ
ク信号以外によりスパイク発生回路の終点が変化すると
きの変化時刻の最大最小時刻とを後述のように比較する
ことにより、信号のタイミングの良、不良が判定され
る。

【００２７】図２はこのタイミング検証装置によりタイ
ミング検証を行う部分の組み合わせ回路とその入出力端
子とその出力端子に接続された回路の一例を示してい
る。スパイク発生回路２１０はＯＲ回路、ＮＯＴ回路、
ＡＮＤ回路を備えており、その出力は正転クロックグル
ープ２２０に接続されている。クロック信号２０１、２
０２とセレクター信号２０３はスパイク発生回路２１０
に入力され、論理計算結果が出力端子Ｙより出力され
る。

【００２８】セレクター信号は二経路に分岐され、一方
がＯＲ回路の入力端子に直接入力され、他方がＮＯＴ回
路２１３を介してＯＲ回路の入力端子に入力されるよう
になっている。また、クロック信号２０１はＯＲ回路２
１１に、クロック信号２０２はＯＲ回路２１２に、それ
ぞれ入力されるようになっている。

【００２９】そして、論理計算の結果、セレクター信号
２０３がハイレベルのときにはクロック信号２０１が出
力端子より出力され、セレクター信号２０３がローレベ
ルのときにはクロック信号２０２が出力端子より出力さ
れる。すなわち、このスパイク発生回路２１０はセレク
ター信号２０３により出力が二つのクロック信号のどち
らかになるセレクター回路を構成している。

【００３０】正転クロックグループ２２０は、１ビット
の２進データを記憶するメモリレジスターやフリップフ
ロップの内容を隣のレジスタに移すシフトレジスターな
どのレジスター群を備えている。このレジスター群に
は、クロック極性がポジティブなものとネガティブなも
のが存在するが、この図の実施例においてはネガティブ
極性のレジスターにはＮＯＴ回路が挿入されている。す
なわち、このレジスター群は正転ロジックによって駆動
される。

【００３１】図３は本実施形態における制御のフローチ
ャートを示しており、まずタイミング検証に必要な上述
の回路図に相当する情報、信号の入力タイミングと信号
波形の情報、セルの遅延情報等、を読み込んでいく（ス
テップＳ３０１〜ステップＳ３０３）。次に、ステップ
Ｓ３０１にて取得した回路接続情報より、バッファ、イ
ンバータ以外の素子を含む組み合わせ回路を抽出し、ス
パイク発生回路として定義する（ステップＳ３０４）。

【００３２】そして、スパイク発生回路に接続されたレ
ジスター回路などのクロック極性を検証してクロックグ
ループを作り（ステップＳ３０５）、当該クロックグル
ープのアクティブエッジを検出する（ステップＳ３０
６）。これらの情報はパス解析部１１０に出力され、ス
テップＳ３０４にて決定されたスパイク発生回路の終点
からクロック信号およびそれ以外の信号のパスを解析す
る。さらに、ステップＳ３０２にて取得した信号の入力
タイミングと信号波形により信号波形の時間的変化を明
らかにし、ステップＳ３０２にて取得した遅延情報よ
り、クロック信号以外の信号によりスパイク発生回路の
終点が変化するときの、変化時刻の最大最小時刻を得る
（ステップＳ３０７）。

【００３３】さらに、このようにして得た信号波形の時
間的変化と、クロック信号以外によりスパイク発生回路
の終点が変化するときの変化時刻の最大最小時刻とを、
以下のように比較して信号のタイミングの良、不良を判
定する（ステップＳ３０８）。すなわち、クロックグル
ープのアクティブエッジが立ち上がりのときは、クロッ
ク信号の１周期において、クロックｆａｌｌ＜クロック
ｒｉｓｅであって、クロックｆａｌｌ＋ｎ×ｃｙｃｌｅ
≦最小変化時刻≦最大変化時刻≦クロックｒｉｓｅ＋ｎ
×ｃｙｃｌｅの関係式を満たさないとき、または、クロ
ックｆａｌｌ＞クロックｒｉｓｅであって、 クロックｆａｌｌ＋ｎ×ｃｙｃｌｅ≦最小変化時刻≦最
大変化時刻≦クロックｒｉｓｅ＋（ｎ＋１）×ｃｙｃｌ
ｅ の関係式を満たさないときはエラーとする。つまり、変
化時刻の最小値および最大値がクロック信号における立
ち上がりの時刻以前、言いかえるとローレベルにあると
きが正常であり、それ以外はエラーと判定する。

【００３４】クロックグループのアクティブエッジが立
ち下がりのときは、クロック信号の１周期において、ク
ロックｒｉｓｅ＜クロックｆａｌｌであって、クロック
ｒｉｓｅ＋ｎ×ｃｙｃｌｅ≦最小変化時刻≦最大変化時
刻≦クロックｆａｌｌ＋ｎ×ｃｙｃｌｅの関係式を満た
さないとき、または、クロックｒｉｓｅ＞クロックｆａ
ｌｌであって、 クロックｒｉｓｅ＋ｎ×ｃｙｃｌｅ≦最小変化時刻≦最
大変化時刻≦クロックｆａｌｌ＋（ｎ＋１）×ｃｙｃｌ
ｅ の関係式を満たさないときはエラーとする。つまり、変
化時刻の最小値および最大値がクロック信号における立
ち下がりの時刻以前、言いかえるとハイレベルにあると
きが正常であり、それ以外はエラーと判定する。なお、
ここで、クロックｆａｌｌはクロックが立ち下がる時
刻、クロックｒｉｓｅはクロックが立ち上がる時刻、ｃ
ｙｃｌｅはクロックの周期を意味し、ｎはクロックｆａ
ｌｌ＋ｎ×ｃｙｃｌｅ≦最小変化時刻の関係が成り立つ
最小値である。

【００３５】判定によりエラーが発生していなければ
（ステップＳ３０９）次のステップ（ステップＳ３１
１）に進み、エラーが発生していれば図示しない情報出
力媒体にエラーが生じていることを出力して（ステップ
Ｓ３１０）利用者に知らせる。ステップＳ３１１では、
タイミング検証を行っているスパイク回路に入力するす
べてのクロック信号に対して上述の判定を行ったか否か
判別し、すべてのクロック信号に対する判定が終了して
いなければステップＳ３０８からの一連の判定を繰り返
す。さらに、接続した回路の全てのスパイク発生回路に
対して以上の処理が終了したか否か判別し、全てのスパ
イク発生回路に対する処理が終了するまでステップＳ３
０７からの一連の判定処理を繰り返す（ステップＳ３１
２）。

【００３６】次に、上記のように構成した本実施形態の
動作を説明する。図４（ａ）〜（ｃ）は図２における回
路例のクロック信号２０１、２０２、セレクター信号２
０３およびスパイク発生回路２１０の出力Ｙのタイミン
グチャートを示している。図４（ａ）は正常と判定され
るタイミングであり、図４（ｂ）と（ｃ）はエラーと判
定されるタイミングである。図２のスパイク発生回路２
１０には正転クロックグループ２２０が接続されている
ので、アクティブエッジが立ち上がりのときの判別を行
うことになる。

【００３７】クロック信号２０１は周期５０ｎｓ、立ち
下がり変化時刻２５ｎｓ、立ち上がり変化時刻５０ｎｓ
であり、クロック信号２０２は周期１００ｎｓ、立ち下
がり変化時刻６０ｎｓ、立ち上がり変化時刻１１０ｎｓ
である。セレクター信号２０３は、図４の（ａ）の場合
クロック信号２０２の立ち下がりエッジに対して２５ｎ
ｓ後に変化すると定義され、（ｂ）の場合クロック信号
２０２の立ち下がりエッジの１０ｎｓ後、（ｃ）の場合
クロック信号２０１の立ち下がりエッジの１０ｎｓ後に
変化すると定義されている。なお、簡単のためスパイク
発生回路２１０による遅延は０としてある。

【００３８】図４（ａ）〜（ｃ）のそれぞれに付した
「０」、「５０」、「１００」などの数値の単位はｎｓ
であり、時刻を示している。（ａ）においては、０ｎｓ
から８５ｎｓまでセレクター信号２０３はハイレベルで
あり、上述のようなセレクター回路の特性により、出力
Ｙはクロック信号２０１である。８５ｎｓ以降はセレク
ター信号２０３がローレベルになるので、出力Ｙはクロ
ック信号２０２である。

【００３９】この場合、クロック信号２０１に対して上
述の判定条件はクロックｆａｌｌ＜クロックｒｉｓｅで
ある。さらに、クロックｆａｌｌ＋ｎ×ｃｙｃｌｅ≦最
小変化時刻≦最大変化時刻≦クロックｒｉｓｅ＋ｎ×ｃ
ｙｃｌｅの関係式に実際の時刻をあてはめる。すなわ
ち、クロック信号２０１の立ち下がりは２５ｎｓ、周期
は５０ｎｓ、セレクター信号２０３の変化時刻は８５ｎ
ｓ、クロック信号２０１の立ち上がりは５０ｎｓである
ので、２５＋５０≦８５≦５０＋５０となり、上記関係
式を満たしている。従って、クロック信号２０１に対す
るセレクター信号２０３のタイミングは正常と判定され
る。

【００４０】クロック信号２０２に対しての上述の判定
条件はクロックｆａｌｌ＜クロックｒｉｓｅであり、ク
ロック信号２０１と同様にして上記関係式に実際の時刻
を当てはめる。すなわち、クロック信号２０２の立ち下
がりは６０ｎｓ、立ち上がりは１１０ｎｓなので、６０
≦８５≦１１０となり上記関係式を満たしている。従っ
て、クロック信号２０２に対するセレクター信号２０３
のタイミングも正常である。実際、出力Ｙの前の二つの
パルス幅はクロック信号２０１のパルス幅と同一であ
り、三つ目のパルス幅はクロック信号２０２のパルス幅
と同一であるので、セレクター信号２０３によって出力
クロック信号に影響を及ぼしていない。

【００４１】図４（ｂ）においては、０ｎｓから７０ｎ
ｓまでセレクター信号２０３はハイレベルであり、７０
ｎｓまでの出力Ｙはクロック信号２０１である。７０ｎ
ｓ以降はセレクター信号２０３がローレベルになるの
で、出力Ｙはクロック信号２０２である。この場合も上
述の判定条件はクロックｒｉｓｅ＜クロックｆａｌｌで
ある。

【００４２】しかし、クロック信号２０１とセレクター
信号２０３が変化する時刻とを不等式の関係で表すと７
０≦７５≦１００であるので、セレクター信号変化時刻
≦クロックｆａｌｌ＋ｎ×ｃｙｃｌｅ≦クロックｒｉｓ
ｅ＋ｎ×ｃｙｃｌｅとなる。従って、上記関係式を満た
していないので、クロック信号２０１に対するセレクタ
ー信号２０３のタイミングは不良と判定される。実際、
出力Ｙの二つ目のパルス幅はクロック信号２０１のパル
ス幅と異なっていて、セレクター信号２０３がそのタイ
ミングによりクロック信号に影響を及ぼしている。

【００４３】図４（ｃ）においては、セレクター信号２
０３はパルス幅５０ｎｓ、周期１００ｎｓの信号であ
り、３５ｎｓでハイレベルからローレベルに変化するよ
うな信号である。３５ｎｓまではセレクター信号２０３
がハイレベルなので、出力Ｙはクロック信号２０１であ
り、３５ｎｓ〜８５ｎｓまではセレクター信号２０３が
ローレベルなので、出力Ｙはクロック信号２０２であ
る。この場合も上述の判定条件はクロックｒｉｓｅ＜ク
ロックｆａｌｌである。

【００４４】この変化時刻３５ｎｓとクロック信号２０
１の変化時刻とを不等式で表すと、２５≦３５≦５０で
あり、上記関係式クロックｆａｌｌ＋ｎ×ｃｙｃｌｅ≦
最小変化時刻≦最大変化時刻≦クロックｒｉｓｅ＋ｎ×
ｃｙｃｌｅを満たす。従って、クロック信号２０１に対
するセレクター信号２０３のタイミングは正常である。

【００４５】しかし、セレクター信号２０３の変化時刻
とクロック信号２０２の変化時刻とを不等式で表すと、
３５≦６０≦１１０であり、変化時刻≦クロックｆａｌ
ｌ＋ｎ×ｃｙｃｌｅ≦クロックｒｉｓｅ＋ｎ×ｃｙｃｌ
ｅとなる。従って、上記関係式を満たしていないので、
クロック信号２０２に対するセレクター信号２０３のタ
イミングは不良と判定される。実際、出力Ｙの二つ目の
パルス幅はクロック信号２０２のパルス幅と異なってい
て、セレクター信号２０３がそのタイミングによりクロ
ック信号に影響を及ぼしている。

【００４６】このように、セレクター信号２０３が変化
すると、この組み合わせ回路の所望の出力を乱すことに
なるタイミングを判別し、セレクター信号２０３の変化
時刻の最小値および最大値がこの組み合わせ回路の所望
の出力を乱すようなタイミングの範囲内にあるか否かを
検証する。従って、クロック信号以外の信号であるセレ
クター信号２０３が組み合わせ回路の出力を乱している
かを判別しつつ、タイミング検証を行うことになり、よ
り正確に信号のタイミングを検証することができる。

【００４７】

【発明の効果】以上説明したように本発明によれば、よ
り正確に信号のタイミングを検証可能なタイミング検証
装置を提供することができる。また、請求項２にかかる
発明によれば、複数段の組み合わせ回路のタイミング検
証ができるので、汎用性が高いタイミング検証装置を提
供することができる。

【００４８】さらに、請求項３にかかる発明によれば、
全回路情報を取得するので個々に対象回路の指定をする
必要がない。さらに、請求項４にかかる発明によれば、
遅延情報を考慮できるのでより正確なタイミング検証が
可能である。さらに、請求項５にかかる発明によれば、
立ち上がりと立ち下がりの両方のアクティブエッジに対
応するので、汎用性の高いタイミング検証装置を提供す
ることができる。さらに、請求項６にかかる発明によれ
ば、より正確に信号のタイミングを検証可能なタイミン
グ検証装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるタイミング検証装
置のブロック図である。

【図２】本実施形態においてタイミング検証を行う対象
回路の回路図である。

【図３】本実施形態におけるタイミング検証のフローチ
ャートである。

【図４】本実施形態におけるタイミングチャートであ
る。

【図５】従来例においてタイミング検証を行う対象回路
の回路図である。

【図６】従来例におけるタイミングチャートである。

【図７】従来例におけるタイミングチャートである。

【符号の説明】

１００ タイミング検証装置 １１０ パス解析部 １１１ 回路接続情報取得部 １１２ タイミング取得部 １１３ 遅延情報取得部 １１４ スパイク発生回路抽出部 １１５ クロック極性検証部 １１６ アクティブエッジ検出部 １２０ タイミング検証部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のクロック信号に同期して動作する
   複数の素子を含む回路のタイミング検証を行うタイミン
   グ検証装置であって、 上記回路のタイミング検証を行う部分の組み合わせ回路
   に対して全パス解析を行い、この組み合わせ回路に入力
   するクロック信号の波形および入力タイミングと、この
   クロック信号以外でこの組み合わせ回路に入力する信号
   の影響で組み合わせ回路の出力が変化するときの、変化
   時刻の最小値と最大値を得るパス解析手段と、 この組み合わせ回路に入力するクロック信号の波形およ
   び入力タイミングから、上記クロック信号以外でこの組
   み合わせ回路に入力する信号が変化すると、この組み合
   わせ回路の所望の出力を乱すことになるタイミングを判
   別し、変化時刻の最小値および最大値がこの組み合わせ
   回路の所望の出力を乱すようなタイミングの範囲内にあ
   るか否かを検証するタイミング検証手段とを具備するこ
   とを特徴とするタイミング検証装置。
2. 【請求項２】 上記請求項１に記載のタイミング検証装
   置において、 上記パス解析手段は、複数段の組み合わせ回路のタイミ
   ング検証を行うことを特徴とするタイミング検証装置。
3. 【請求項３】 上記請求項１または請求項２に記載のタ
   イミング検証装置において、 上記パス解析手段は、上記タイミング検証を行う組み合
   わせ回路を構成する素子の種類や素子等の接続等に関す
   る情報を取得してパス解析を行うことを特徴とするタイ
   ミング検証装置。
4. 【請求項４】 上記請求項１〜請求項３のいずれかに記
   載のタイミング検証装置において、 上記パス解析手段は、上記組み合わせ回路に含まれるセ
   ルにより生ずる信号の遅延時間の情報などを取得してパ
   ス解析を行うことを特徴とするタイミング検証装置。
5. 【請求項５】 上記請求項１〜請求項４のいずれかに記
   載のタイミング検証装置において、 上記組み合わせ回路に接続された回路の極性を検証し、
   この接続された回路のアクティブエッジを検出してパス
   解析を行うことを特徴とするタイミング検証装置。
6. 【請求項６】 上記請求項１〜請求項５のいずれかに記
   載のタイミング検証装置において、 上記タイミング検証手段は、アクティブエッジが立ち上
   がりであると検出されている組み合わせ回路に対して
   は、上記クロック信号以外でこの組み合わせ回路に入力
   する信号による組み合わせ回路出力の変化時刻の最小値
   と最大値とが、この組み合わせ回路に入力するクロック
   信号のローレベルである時刻範囲にないとき、および、 アクティブエッジが立ち下がりであると検出されている
   組み合わせ回路に対しては、上記クロック信号以外でこ
   の組み合わせ回路に入力する信号による組み合わせ回路
   出力の変化時刻の最小値と最大値とが、この組み合わせ
   回路に入力するクロック信号のハイレベルである時刻範
   囲にないときには、エラーとすることを特徴とするタイ
   ミング検証装置。