JP2000098424A - 表示装置 - Google Patents

Abstract

(57)【要約】 【課題】表示画素数の増大にもかかわらずそれら画素ア
ドレスの特定を容易且つ確実とする表示装置を提供す
る。 【解決手段】ポリシリコン形ＴＦＴアクティブマトリク
ス液晶表示装置を構成する画素６０の各々は液晶容量を
補う補助容量を有する。画素６０のゲート配線側アドレ
ス（行アドレス）についてはこれを認識できるように符
号化した符号化パターン２２ａが、補助容量の一電極を
成す対向電極（不透明膜）２２の一部を利用して、同画
素６０の表示領域Ｒ以外の４コーナーに形成されてい
る。また、画素６０のソース配線側アドレス（列アドレ
ス）についてはこれを認識できるように符号化した符号
化パターン４ａが、これは液晶表示電極（透明膜）４の
一部を利用して、同画素６０の表示領域Ｒ以外の４コー
ナーに形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は表示装置に関し、詳
しくは複数の表示画素を有してなる表示装置においてそ
の各表示画素のアドレスを特定する技術に関する。

【０００２】

【従来の技術】従来、複数の表示画素を有してなる表示
装置、例えば薄膜トランジスタ（ＴＦＴ；Thin Film Tr
ansistor）を用いたアクティブマトリックス方式の液晶
表示装置においては、その各表示画素はゲートライン
（行ライン）とソースライン（列ライン）との交点に対
応させてその近傍に形成される。そして、一般に各表示
画素のアドレスは、前記各ラインのラインナンバーに対
応させて表現している。例えば、行側の総ライン数７６
８本、列側の総ライン数１０２４本で構成される画素数
（７６８×１０２４画素あるいは１０２４×７６８画
素）のＴＦＴ液晶表示装置において、行ラインナンバー
「６４」、列ラインナンバー「１２８」の交点に形成さ
れる画素のアドレスは、行アドレスを「６４」、列アド
レスを「１２８」として、（６４，１２８）という態様
にて表現している。

【０００３】ここで、上記各ラインナンバーは通常、そ
の表示領域外のライン端に、例えば桁の変わり目やその
各中間ナンバー等、所定ナンバー毎に表記されている。
そして、ＴＦＴが形成されたアレイ基板の外観検査を顕
微鏡などを用いて行い、その際、欠陥画素が観察されそ
の画素アドレスを特定する必要があるときには、顕微鏡
の視野をゲートライン及びソースラインに沿って走査
し、このライン端に表記されたラインナンバーに基づい
てその画素アドレスを特定あるいは確認するようにして
いる。

【０００４】

【発明が解決しようとする課題】ところで、近年の表示
装置の大型化に伴う表示画素数の増大により、上記各ラ
イン数は増加し、また各ラインの線幅は細線化される傾
向にある。そのため、上述したような顕微鏡の視野をゲ
ートライン及びソースラインに沿って走査して表示画素
のアドレスを特定あるいは確認する作業は、極めて能率
が悪く、同アドレスの特定あるいは確認に長い時間を要
するとともにアドレスを誤認する可能性も高いものとな
っている。

【０００５】本発明はこのような実情に鑑みてなされた
ものであり、その目的とするところは、表示画素数の増
大にもかかわらずそれら画素アドレスの特定を容易且つ
確実とすることのできる表示装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の発明では、マトリックス状に配
列される複数の表示画素を有して構成される表示装置に
おいて、前記複数の表示画素個々の画素アドレスを符号
化してこれを特定する符号化パターンをそれら各表示画
素の表示領域以外に備えることをその要旨とする。

【０００７】また請求項２に記載の発明では、請求項１
記載の表示装置において、前記符号化パターンは、前記
複数の表示画素の行アドレスを特定する行アドレス符号
化パターンと同複数の表示画素の列アドレスを特定する
列アドレス符号化パターンとを有して構成されることを
その要旨とする。

【０００８】また請求項３に記載の発明では、請求項２
記載の表示装置において、前記符号化パターンは前記表
示画素を構成する膜の一部を所定にパターニングして形
成されることをその要旨とする。

【０００９】また請求項４に記載の発明では、請求項３
記載の表示装置において、前記行アドレス符号化パター
ン及び列アドレス符号化パターンの一方は光を透過する
透明膜にて形成され、他方は光を透過しない不透明膜に
て形成されることをその要旨とする。

【００１０】また請求項５に記載の発明では、請求項３
または４記載の表示装置において、当該表示装置は液晶
を使用して画像表示を行うものであるとともに、該液晶
への印加電圧を制御する能動スイッチング素子を各表示
画素毎に備えてなり、前記行アドレス符号化パターン及
び列アドレス符号化パターンの一方は前記能動スイッチ
ング素子のゲート若しくはソース電極を構成する膜の一
部で、他方は前記液晶の表示電極を構成する膜の一部で
形成されることをその要旨とする。

【００１１】また請求項６に記載の発明では、請求項３
または４記載の表示装置において、当該表示装置は液晶
を使用して画像表示を行うものであるとともに、該液晶
への印加電圧を制御する能動スイッチング素子、及び前
記液晶の容量を補足する補助容量を各表示画素毎に備え
てなり、前記行アドレス符号化パターン及び列アドレス
符号化パターンの一方は前記補助容量の対向電極を構成
する膜の一部で、他方は前記液晶の表示電極を構成する
膜の一部で形成されることをその要旨とする。

【００１２】また請求項７に記載の発明では、請求項２
〜６のいずれかに記載の表示装置において、前記行アド
レス符号化パターン及び列アドレス符号化パターンはそ
れぞれ、その有無も含め、円、正方形、正三角形、ひし
形とその各々を２分割した１０種類の形状を数字の０〜
９に対応させたものとして符号化されることをその要旨
とする。

【００１３】また請求項８に記載の発明では、請求項７
記載の表示装置において、前記行アドレス符号化パター
ン及び列アドレス符号化パターンはそれぞれ、前記各表
示画素の表示領域以外の４コーナーに各別に位付けされ
て形成されることをその要旨とする。

【００１４】

【発明の実施の形態】以下、本発明の表示装置を具体化
した一実施の形態を図１〜図７に基づき詳細に説明す
る。

【００１５】図６に、本実施の形態が適用されるプレー
ナ型の多結晶シリコンＴＦＴを能動スイッチング素子と
して用いた透過型ＴＦＴ液晶表示装置について、その概
要を示す。

【００１６】本実施の形態の表示装置は、図６に示され
るように、その表示部５０がマトリックス状に配列され
るｍ×ｎ（例えば７６８×１０２４）個の画素６０によ
って構成されている。同表示部５０にはｍ行の走査線
（ゲート配線）Ｇ1 …Ｇj,Ｇj+1 …Ｇm とｎ列のデータ
線（ソース配線）Ｓ1 …Ｓk,Ｓk+1 …Ｓn とがそれぞれ
直交するように配設され、その直交部分に対応して上記
画素６０が各々形成されている。そして、各ゲート配線
Ｇ１〜Ｇm はゲートドライバ５１に接続され、同ドライ
バ５１を通じてゲート信号（走査信号）が印加される。
また、各ソース配線Ｓ1 〜Ｓn はソースドライバ（デー
タドライバ）５２に接続され、同ドライバ５２を通じて
ソース信号（表示情報を有するデータ信号）が印加され
る。

【００１７】また、図７は、前記画素６０の等価回路を
示すものである。図７に示されるように、画素６０は、
電気的には、ＴＦＴ６１、液晶容量ＣＬ、補助容量（蓄
積容量または付加容量）ＣＳ等から大きくは構成され
る。ゲート配線Ｇj にはＴＦＴ６１のゲート電極Ｇが接
続され、ソース配線Ｓk にはＴＦＴ６１のソース電極Ｓ
が接続されている。そして、ＴＦＴ６１のドレイン電極
Ｄには、液晶容量ＣＬの表示電極（画素電極）４と補助
容量ＣＳの蓄積電極１１とが接続されている。液晶容量
ＣＬの共通電極（表示電極４の反対側の電極）５には所
定の共通電圧Ｖcom が印加される。一方、補助容量ＣＳ
の対向電極（蓄積電極１１の反対側の電極）２２には定
電圧ＶR が印加される。なお、この対向電極２２は、隣
のゲート配線Ｇj+1 に接続される場合もある。

【００１８】電気的にはこのように構成された画素６０
において、ゲート配線Ｇj を正電位にしてＴＦＴ６１の
ゲート電極Ｇに正電圧を印加すると、ＴＦＴ６１がオン
となる。このとき、ソース配線Ｓk に印加されたデータ
信号で、液晶容量ＣＬと補助容量ＣS とが充電される。
反対に、ゲート配線Ｇj を負電位にしてＴＦＴ６１のゲ
ート電極Ｇに負電圧を印加すると、ＴＦＴ６１がオフと
なり、その時点でソース配線Ｓk に印加されていた電圧
が、液晶容量ＣＬと補助容量ＣＳとによって保持され
る。なお、ここでは補助容量ＣＳによって液晶容量ＣＬ
のみによる静電容量の不足分を補うようにしている。

【００１９】このように、画素６０へ書き込みたいデー
タ信号をソース配線Ｓk に与えてゲート配線Ｇj の電位
を制御することにより、画素６０には任意のデータ信号
が保持される。そして、その画素６０に保持されたデー
タ信号に応じて同画素６０に対応した液晶の透過率が変
化し、表示部５０全体としてに所望の画像が表示され
る。

【００２０】次に、図１及び図２を参照して、このよう
な画素６０の物理的な構成を説明する。図１は、本実施
の形態の表示装置のアレイ側基板を表示電極４（図７）
側から見たときの１画素分の平面構造を示す。また図２
は、図１に示すＡ−Ａ線及びＡ’−Ａ’線に沿った同表
示装置の概略断面を示す。なお、図２においては、便宜
上、図１のＡ−Ａ線及びＡ’−Ａ’線といった位相の異
なる断面での断面構造を同一位相での断面構造のように
図示している。

【００２１】図２に示されるように、ＴＦＴ（薄膜トラ
ンジスタ）６１が形成されるアレイ側基板１とこれに対
向してカラーフィルタ（図示略）が設けられるフィルタ
側基板２の間には液晶層３が形成されている。アレイ側
基板１には前記液晶容量ＣＬの表示電極４が設けられ、
フィルタ側基板２には同液晶容量ＣＬの共通電極５が設
けられている。これら表示電極４及び共通電極５は、液
晶層３を挟んで対向配設されて前記液晶容量ＣＬを形成
している。

【００２２】また、アレイ側基板１を構成する透明絶縁
基板１ａの液晶層３側の表面には、ＴＦＴ６１の能動層
となる多結晶シリコン膜６が形成されている。この多結
晶シリコン膜６上にはゲート絶縁膜７が形成され、同ゲ
ート絶縁膜７上には、前記ゲート配線Ｇｊ（図７、図
１）に電気的に接続されるゲート電極８（電極Ｇ）が形
成されている。このゲート電極８は、例えばシリサイド
膜等で形成される。また、前記多結晶シリコン膜６には
ソース領域９及びドレイン領域１０がそれぞれ形成され
てＴＦＴ６１が構成されている。なお、ＴＦＴ６１はＬ
ＤＤ（Lightly Doped Drain ）構造をとり、ソース領域
９は低濃度領域９ａ及び高濃度領域９ｂ、ドレイン領域
１０は低濃度領域１０ａ及び高濃度領域１０ｂをそれぞ
れ有して構成されている。

【００２３】また、前記透明絶縁基板１ａにおいて、Ｔ
ＦＴ６１と隣接する部分には補助容量ＣＳが形成されて
いる。この補助容量ＣＳの蓄積電極１１は上記多結晶シ
リコン膜６にて形成され、ＴＦＴ６１のドレイン領域１
０と電気的に接続されている。また、蓄積電極１１上に
は誘電体膜１２が形成され、誘電体膜１２上には補助容
量ＣＳの対向電極２２が形成されている。なお、誘電体
膜１２は前記ゲート絶縁膜７と同一材料にて形成するこ
とができ、また、対向電極２２は前記ゲート電極８と同
一材料にて形成することができる。

【００２４】また、対向電極２２及びゲート電極８の上
には絶縁膜である注入ストッパ１４が形成され、対向電
極２２及びゲート電極８の側壁には同じく絶縁膜である
サイドウォールスペーサ１３が形成されている。

【００２５】また、ＴＦＴ６１及び補助容量ＣＳの全面
には層間絶縁膜１５が形成されている。そして、ドレイ
ン領域１０を構成する高濃度領域１０ｂは層間絶縁膜１
５に形成されたコンタクトホール１７を介してドレイン
電極１９（電極Ｄ）に接続され、ソース領域９を構成す
る高濃度領域９ｂは同じく層間絶縁膜１５に形成された
コンタクトホール１６を介してソース配線Ｓｋ（図７、
図１）に電気的に接続されるソース電極１８( 電極Ｓ）
に接続されている。また、ソース電極１８及びドレイン
電極１９を含むデバイスの全面にはパッシベーション膜
２０が形成されている。なお、前記ソース電極１８及び
ドレイン電極１９の材質としては一般にアルミニウム合
金等が用いられる。

【００２６】また、このパッシベーション膜２０の上に
は平坦化膜（例えば、ＳＯＧ（SpinOn Glas）膜）３２
が形成され、その上にさらにパッシベーション膜３１を
介して前記表示電極４が形成されている。ここでは平坦
化膜３２によって補助容量ＣＳの端部に形成された段差
が埋め込まれ、表示電極４の表面が平坦化されている。
なお、前記パッシベーション膜２０は、ＳＯＧ膜３２に
含まれている水分及び水酸基による悪影響を防止するた
めに設けられ、またパッシベーション膜３１は、液晶層
３に含まれている水分をＳＯＧ膜３２が吸収するのを防
止するために設けられる。なお、パッシベーション膜３
１についてはこれを省く構成としてもよい。

【００２７】そして、前記ドレイン電極１９はパッシベ
ーション膜２０，３１及び平坦化膜３２に形成されたコ
ンタクトホール２１を介して表示電極４と電気的に接続
されている。なお、この表示電極４は、ＩＴＯ（Indium
Tin Oxide）等の透明材料にて形成されている。

【００２８】ところで、本実施の形態においては、図１
に示されるように、画素６０のゲート配線側アドレス
（行アドレス）についてはこれを特定できるように符号
化したパターン２２ａが、同画素６０の表示領域Ｒ（同
図１に破線の枠にて示される）以外の４コーナーに形成
されている。本実施の形態において、この符号化パター
ン２２ａは、前記対向電極２２の一部を利用した不透明
な材料（シリサイド膜等）にて例えば図３（ａ）に例示
する態様で、数字の０〜９に対応するパターンとして形
成される。これら符号化パターン２２ａのうち１つは、
図１のＡ’−Ａ’線に沿った断面図として、図２にその
断面構造が示されている。

【００２９】一方、同画素６０のソース配線側アドレス
（列アドレス）についてもこれを特定できるように符号
化したパターン４ａが、同じく当該画素６０の表示領域
Ｒ以外の４コーナーに形成されている。本実施の形態に
おいて、この符号化パターン４ａは、前記表示電極４の
一部を利用して透明材料（ＩＴＯ）にて例えば図３
（ｂ）に例示する態様で、これも数字の０〜９に対応す
るパターンとして形成される。これら符号化パターン４
ａのうち１つも、図１のＡ−Ａ線に沿った断面図とし
て、図２にその断面構造が示されている。

【００３０】本実施の形態においてはこのように、画素
６０の全てについてその行アドレスについてはこれを認
識できるように符号化した符号化パターン２２ａが、ま
た列アドレスについてはこれを認識できるように符号化
した符号化パターン４ａがそれぞれそれら画素６０の表
示領域Ｒ以外の４コーナーに形成されている。そのた
め、画素６０の全てについて、しかもそれら各画素位置
において、その画素アドレスを迅速に、且つ誤認するこ
となく特定することができる。

【００３１】すなわち、例えば図１に示すように、画素
６０の４コーナー部のうちの右上を行及び列アドレスの
「１０００」の位、右下を同じく「１００」の位、左下
を同じく「１０」の位、左上を同じく「１」の位に定め
るとともに、上記符号化パターン２２ａ及び４ａについ
ては、それぞれ図３（ａ）及び（ｂ）に例示したパター
ンを採用するものとすると、同図１に示される画素６０
のアドレスは、ゲート線側（行）アドレスが「０４７
２」、またソース線側( 列）アドレスが「１０２１」と
なる。したがって、同画素６０のアドレスは、（行アド
レス，列アドレス）＝（０４７２，１０２１）として特
定されるようになる。

【００３２】次に、これら符号化パターン２２ａ及び４
ａの形成方法も含めて、前記画素６０にかかるアレイ側
基板１の製造方法の一例を図４及び図５を併せ参照して
説明する。なお、これら図４及び図５も、先の図２と同
様、図１のＡ−Ａ線及びＡ’−Ａ’線に沿った断面図に
相当する。そして、ここでも便宜上、図１のＡ−Ａ線及
びＡ’−Ａ’線といった位相の異なる断面での断面構造
を同一位相での断面構造のように図示している。

【００３３】さて、アレイ側基板１の製造に際しては、
まず図４に示すように、透明絶縁基板１ａ（石英ガラ
ス，高耐熱ガラス等）上にノンドープのアモルファスシ
リコン膜（膜厚；１０００Å）を減圧ＣＶＤ（Chemical
Vapor Deposition ）等により成膜して半導体層を形成
する。次に、上記アモルファスシリコン膜をレーザアニ
ール等により多結晶化して多結晶シリコン膜６とする。
そして、この多結晶シリコン膜６にチャネルドープを行
った後、これを所定の形状にパターニングする。

【００３４】次に、同じく図４に示すように、多結晶シ
リコン膜６上にゲート絶縁膜７及び誘電体膜１２（膜
厚；１０００Å) を同一材料にて同時にＣＶＤ法等によ
り形成し、所定の形状にパターニングする。その後、前
記補助容量ＣＳの蓄積電極１１にイオン打ち込みを行い
同電極１１の抵抗値を下げる。

【００３５】次に、ｎ⁺ −アモルファスシリコン膜（膜
厚；２０００Å）をＣＶＤ法等により成膜してこれを上
述同様多結晶化アニールした後、その上にＷＳｉ₂ （タ
ングステンシリサイド）膜をスパッタリング法等により
例えば１０００Åの膜厚にて成膜する。さらに、注入ス
トッパ（絶縁膜）１４としてＳｉＯ₂ （シリコン酸化）
膜をＣＶＤ法等により例えば１０００Åの膜厚にて成膜
する。その後、図４に示すように、所定の形状にパター
ニングしてゲート電極８及び補助容量ＣＳの対向電極２
２を形成する。

【００３６】ここで本実施の形態においては、このゲー
ト電極８及び対向電極２２のパターニングの際、画素６
０のゲート線側アドレス（行アドレス）が認識できるよ
うに符号化した前記符号化パターン２２ａを、上記対向
電極２２の一部を利用して、当該画素の表示領域以外の
４コーナーに残す（図１参照）。なお、この符号化パタ
ーン２２ａは、画素６０の開口率に何ら影響を与えない
とともに、その形成に際しても、ゲート電極８及び対向
電極２２を形成するのに必要なマスク以外のマスクは必
要としない。すなわち、この符号化パターン２２ａの形
成は、ゲート電極８及び対向電極２２を形成するのに必
要なマスクのパターンの同符号化パターン２２ａに対応
する一部を、例えば図３（ａ）に例示したパターンに対
応して変更するだけで行われる。また、この符号化パタ
ーン２２ａは、上述したように前記ゲート電極８及び対
向電極２２と同材料にて形成されるため、不透明なパタ
ーンとなる。

【００３７】こうしてゲート電極８、対向電極２２、及
び符号化パターン２２ａを形成した後は、自己整合技術
により、絶縁膜１４及びゲート電極８をマスクとして多
結晶シリコン膜６に低濃度領域９ａ，１０ａを形成す
る。

【００３８】次に、図５に示すように、ゲート電極８及
び対向電極２２の側壁にサイドウォールスペーサ（絶縁
膜）１３を例えば１５００Åの膜厚にて形成する。この
サイドウォールスペーサ１３の材質及び形成方法は前記
注入ストッパ１４と同様とする。

【００３９】続いて、各絶縁膜１３，１４上にレジスト
パターンを形成し、当該レジストパターンをマスクとし
てイオン打ち込み等により多結晶シリコン膜６に高濃度
領域９ｂ，１０ｂを形成する。その後、当該レジストパ
ターンを除去する。

【００４０】次に、デバイスの全面に層間絶縁膜１５を
例えば５０００Åの膜厚にて形成し所定の形状にパター
ニングする。この層間絶縁膜１５は、例えばノンドープ
のシリコン酸化膜（ＮＳＧ膜）とＢＰＳＧ（Boron-dope
d Phospho-Silicate Glass：ホウ素−リンケイ酸ガラ
ス）膜とを組み合わせた多層構造（ＮＳＧ／ＢＰＳＧ）
として形成する。そして、この層間絶縁膜１５に前記高
濃度領域９ｂ，１０ｂに対応した各コンタクトホール１
６，１７を異方性エッチング等により開孔する。

【００４１】その後、例えばＡｌ（アルミニウム）をス
パッタリング法等にて７０００Åの膜厚に形成してパタ
ーニングし、ソース電極１８及びドレイン電極１９を形
成する。

【００４２】続いて、パッシベーション膜２０としてＳ
ｉＯ₂ （酸化シリコン）を例えばＣＶＤ法等により２０
００Åの膜厚に成膜する。そして、平坦化膜３２として
ＳＯＧ膜を、例えば６０００Åの膜厚となるようにスピ
ンコートしてアニールした後、所定の形状にパターニン
グする。次に、この平坦化膜３２の上にさらにパッシベ
ーション膜３１を上記パッシベーション膜２０と同様の
方法で同程度の膜厚に成膜する。続いてドレイン電極１
９上に異方性エッチング等によりコンタクトホール２１
を開ける。

【００４３】最後に、表示電極４としてＩＴＯを例えば
スパッタリング法等により２０００Åの膜厚に成膜し、
所望の形状にパターニングする。そしてここでも、本実
施の形態においては、この表示電極４のパターニングの
際、画素６０のソース線側アドレス（列アドレス）が認
識できるように符号化した前記符号化パターン４ａを、
上記表示電極４の一部を利用して、当該画素の表示領域
以外の４コーナーに残す（図１参照）。なお、この符号
化パターン４ａも前記符号化パターン２２ａと同様、画
素６０の開口率に何ら影響を与えないとともに、その形
成に際して、表示電極４を形成するのに必要なマスク以
外のマスクは何ら必要としない。すなわち、この符号化
パターン４ａの形成は、表示電極４を形成するのに必要
なマスクのパターンの同符号化パターン４ａに対応する
一部を、例えば図３（ｂ）に例示したパターンに対応し
て変更するだけで行われる。また、この符号化パターン
４ａは、上述したように前記表示電極４と同材料にて形
成されるため、透明なパターンとなる。

【００４４】以下、基板洗浄、配向膜の形成等の工程が
続くが、ここでは便宜上、それらの説明は割愛する。こ
のような手順により、図１及び図２に示されるような行
及び列アドレスを特定するための符号化パターン２２ａ
及び４ａを有する画素６０が形成される。

【００４５】以上説明したように、本実施の形態の透過
型ＴＦＴ液晶表示装置によれば、以下のような効果を得
ることができる。 （１）本実施の形態では、画素６０の全てに対し、それ
ら画素の各々の表示領域Ｒ以外の４コーナーにおいて、
行アドレスを認識できるように符号化した符号化パター
ン２２ａ、同じく列アドレスを認識できるように符号化
した符号化パターン４ａが形成されている。そのため、
表示装置の生産過程等において、同表示装置を構成する
各画素の画素アドレスを特定する必要がある場合、その
特定作業を容易に、しかも迅速且つ正確に行うことがで
きる。

【００４６】（２）本実施の形態では、前記符号化パタ
ーン２２ａはタングステンシリサイド等の不透明膜にて
形成され、前記符号化パターン４ａはＩＴＯ等の透明膜
にて形成される。そのため、行アドレス符号と列アドレ
ス符号とを混同することなく容易に判別することができ
る。

【００４７】（３）本実施の形態では、図３に例示した
ように、各符号化パターンをその有無を含め、円、正方
形、正三角形、ひし形とその各々を２分割した形状とい
った法則性のある計１０種類の形状をそれぞれ数字の０
〜９に対応させて符号化することとした。そのため、そ
れら対応関係、並びに前記４コーナーでの位との対応を
把握するだけで、各画素の行及び列アドレスを容易に特
定することができる。

【００４８】（４）本実施の形態では、前記符号化パタ
ーン２２ａの形成は、ゲート電極８及び対向電極２２の
一部を利用してこれを形成するのに必要なマスクのパタ
ーンを一部変更するだけで行われる。また、前記符号化
パターン４ａの形成は、表示電極４の一部を利用してこ
れを形成するのに必要なマスクのパターンを一部変更す
るだけで行われる。すなわち、符号化パターン２２ａ及
び符号化パターン４ａの形成に際して、何ら新たな材料
を追加するする必要はなく、何ら新たなマスクを追加す
る必要もない。そのため、表示装置の製造工数、製造コ
ストを大きく増加させることなく、前記画素アドレスの
容易且つ正確な特定を可能とする表示装置を製造するこ
とができる。

【００４９】なお、上記実施の形態は以下のようにその
構成を変更して実施することもできる。 ・上記実施の形態においては、行アドレスの符号化パタ
ーン２２ａを対向電極２２を形成する膜材の一部を利用
してタングステンシリサイド等にて形成し、列アドレス
の符号化パターン４ａを表示電極４を形成する膜材の一
部を利用してＩＴＯにて形成する例を示したが、これら
符号化パターンとしての各膜材はこれに限定されない。
他に例えば、行アドレスの符号化パターン２２ａをタン
グステンシリサイドとは異なる他のシリサイドにて形成
される対向電極２２の形成膜の一部として形成してもよ
いし、あるいは対向電極２２の形成膜とは別途に不透明
膜を膜付けして形成してもよい。また同様に、列アドレ
スの符号化パターン４ａもＩＴＯとは異なる透明膜にて
形成される表示電極４の形成膜の一部として形成しても
よいし、あるいは表示電極４の形成膜とは別途に透明膜
を膜付けして形成してもよい。

【００５０】・上記実施の形態においては、前記行アド
レスの符号化パターン２２ａ及び列アドレスの符号化パ
ターン４ａをそれぞれ各画素の表示領域Ｒ以外の４コー
ナーにおいて４個形成する例を示したが、これら符号化
パターンの形成位置及び個数はこれに限定されない。こ
れら符号化パターンはそれぞれ、例えば各画素の表示領
域Ｒ以外の２コーナーあるいは３コーナーに設けるよう
にしてもよいし、コーナー以外の場所に設けるようにし
てもよい。要は、各画素の表示領域以外に設けられるも
のであれば何処でもよく、また行方向及び列方向の画素
数に応じてその数も任意である。

【００５１】・上記実施の形態においては、図３（ａ）
及び（ｂ）に例示した形状でもって、且つそれら形状を
数字の０〜９に対応させて各符号化パターンを形成する
こととしたが、これに限定されない。例えば、行及び列
アドレスの符号化パターンの形状として０〜９の数字そ
のものを表わすように形成してもよいし、その数を２進
数、８進数、１６進数等で表現するようにしてもよい。
これも要は、画素アドレスを特定できるものであれば何
でもよく、その数（種類）自体も行方向及び列方向の画
素数に応じて任意である。また図１に例示したそれら符
号化パターンの位付けも任意である。

【００５２】・上記実施の形態においては、行アドレス
の符号化パターン２２ａを補助容量ＣＳの対向電極２２
を形成する膜材の一部を利用して形成し、列アドレスの
符号化パターン４ａを表示電極４を形成する膜材の一部
を利用して形成する例を示したが、これら符号化パター
ンとして利用する各電極はこれに限定されない。他に例
えば、行アドレスの符号化パターン２２ａ及び列アドレ
スの符号化パターン４ａの一方はＴＦＴ（能動スイッチ
ング素子）６１のゲート若しくはソース電極を構成する
膜の一部を利用して形成し、他方は前記表示電極４を構
成する膜の一部を利用して形成するようにしてもよい。
この構成においては、補助容量ＣＳが設けられない表示
装置においても、各符号化パターンが好適に形成でき
る。

【００５３】・上記実施の形態においては、前記行アド
レスの符号化パターン２２ａを不透明膜にて形成し、前
記列アドレスの符号化パターン４ａを透明膜にて形成す
る例を示したが、これに限定されない。他に例えば、行
アドレスの符号化パターン２２ａを透明膜にて形成し、
列アドレスの符号化パターン４ａを不透明膜にて形成し
てもよいし、あるいは両符号化パターンを不透明膜また
は透明膜にて形成してもよい。ちなみに、それら符号化
パターンのパターニング不良を防ぐ上では、より後の工
程でそれらパターンのパターニングが行われることが望
ましい。

【００５４】・上記実施の形態においては、図７に示し
たように、ＴＦＴ６１のソース電極Ｓをデータ線（ソー
ス配線）に接続し、同ＴＦＴ６１のドレイン電極Ｄを液
晶容量ＣＬの表示電極４と補助容量ＣＳの蓄積電極１１
に接続する構成としたが、これに限定されない。その逆
に、ＴＦＴ６１のドレイン電極Ｄをデータ線（ドレイン
配線）に接続し、同ＴＦＴ６１のソース電極Ｓを液晶容
量ＣＬの表示電極４と補助容量ＣＳの蓄積電極１１に接
続する構成としてもよい。

【００５５】・上記実施の形態においては、多結晶シリ
コン形ＴＦＴ方式アクティブマトリクス液晶表示装置に
本発明を適用する場合について示したが、本発明の適用
はこれに限定されない。他に例えば、アモルファスシリ
コン形ＴＦＴ方式アクティブマトリクス液晶表示装置や
パッシブマトリクス液晶表示装置、さらには液晶表示装
置に限定されず、エレクトロルミネセンス（ＥＬ）表示
装置等、要は、マトリックス状に配列される複数の表示
画素を有して構成される表示装置であればどのような表
示装置についても本発明を適用することはできる。

【００５６】

【発明の効果】請求項１の発明によれば、複数の表示画
素個々の画素アドレスを符号化してこれを特定する符号
化パターンをそれら各表示画素の表示領域以外に備えら
れるため、表示装置の生産過程等において、同表示装置
を構成する各画素の画素アドレスを顕微鏡等を用いて特
定する必要がある場合、その特定作業を容易に、しかも
迅速且つ正確に行うことができる。また、表示装置の表
示特性に影響を与えることもない。

【００５７】請求項２の発明によれば、表示画素のアド
レスが行列アドレスとして認識されるため、表示画素の
アドレス特定作業が容易となる。請求項３の発明によれ
ば、符号化パターンは表示画素を構成する膜の一部を所
定にパターニングして形成されるため、同符号化パター
ンの形成に際して、何ら新たな材料を追加するする必要
はなく、何ら新たなマスクを追加する必要もない。 請
求項４の発明によれば、行アドレス符号化パターン及び
列アドレス符号化パターンの一方は光を透過する透明膜
にて形成され、他方は光を透過しない不透明膜にて形成
されるため、行アドレス符号と列アドレス符号とを混同
することなく容易に判別することができる。

【００５８】請求項５の発明によれば、能動スイッチン
グ素子を各表示画素毎に備えてた液晶表示装置におい
て、補助容量が設けられない場合にあっても、行アドレ
ス符号及び列アドレスの符号化パターンが好適に形成で
きる。

【００５９】請求項６の発明によれば、能動スイッチン
グ素子及び補助容量を各表示画素毎に備えてた液晶表示
装置において、行アドレス符号及び列アドレスの符号化
パターンが好適に形成できる。

【００６０】請求項７の発明によれば、各符号化パター
ンをその有無を含め、円、正方形、正三角形、ひし形と
その各々を２分割した形状といった法則性のある計１０
種類の形状をそれぞれ数字の０〜９に対応させて符号化
することとしたため、それら対応関係、並びに前記４コ
ーナーでの位との対応を把握するだけで、各画素の行及
び列アドレスを容易に特定することができる。

【００６１】請求項８の発明によれば、行アドレス符号
化パターン及び列アドレス符号化パターンはそれぞれ、
各表示画素の表示領域以外の４コーナーに各別に位付け
されて形成されるため、各アドレスの認識が容易とな
る。

【図面の簡単な説明】

【図１】この発明にかかる表示装置の一実施の形態を示
す部分平面図。

【図２】同実施の形態の表示装置を構成する一画素の部
分断面図。

【図３】画素アドレスの符号化パターン例を示す部分拡
大平面図。

【図４】同実施の形態の表示装置の製造方法を示す断面
図。

【図５】同実施の形態の表示装置の製造方法を示す断面
図。

【図６】同実施の形態の表示装置の電気的構成を示す構
成図。

【図７】同実施の形態の表示装置を構成する一画素分の
電気的構成を等価的に示す回路図。

【符号の説明】

１…アレイ側基板、２…フィルタ側基板、４…表示電極
（ＩＴＯ）、４ａ…列アドレス符号化パターン、８…ゲ
ート電極（タングステンシリサイド等）、２２…補助容
量の対向電極（タングステンシリサイド等）、２２ａ…
行アドレス符号化パターン、５０…表示部、６０…画
素、６１…ＴＦＴ（薄膜トランジスタ）。

フロントページの続き Ｆターム(参考） 2H092 GA13 GA59 GA61 JA25 JA33 JA35 JB57 JB58 JB65 KA04 KA05 KA10 KA12 KA19 KB22 KB24 KB25 MA05 MA07 MA17 MA27 MA30 MA37 MA41 NA19 NA27 PA08 5C094 AA41 AA43 AA60 BA03 BA05 BA43 CA19 CA20 DA13 EA04 EA05 EA07 FA01

Claims (8)

【特許請求の範囲】
1. 【請求項１】マトリックス状に配列される複数の表示画
   素を有して構成される表示装置において、 前記複数の表示画素個々の画素アドレスを符号化してこ
   れを特定する符号化パターンをそれら各表示画素の表示
   領域以外に備える表示装置。
2. 【請求項２】請求項１記載の表示装置において、 前記符号化パターンは、前記複数の表示画素の行アドレ
   スを特定する行アドレス符号化パターンと同複数の表示
   画素の列アドレスを特定する列アドレス符号化パターン
   とを有して構成される表示装置。
3. 【請求項３】請求項２記載の表示装置において、 前記符号化パターンは前記表示画素を構成する膜の一部
   を所定にパターニングして形成される表示装置。
4. 【請求項４】請求項３記載の表示装置において、 前記行アドレス符号化パターン及び列アドレス符号化パ
   ターンの一方は光を透過する透明膜にて形成され、他方
   は光を透過しない不透明膜にて形成される表示装置。
5. 【請求項５】請求項３または４記載の表示装置におい
   て、 当該表示装置は液晶を使用して画像表示を行うものであ
   るとともに、該液晶への印加電圧を制御する能動スイッ
   チング素子を各表示画素毎に備えてなり、 前記行アドレス符号化パターン及び列アドレス符号化パ
   ターンの一方は前記能動スイッチング素子のゲート若し
   くはソース電極を構成する膜の一部で、他方は前記液晶
   の表示電極を構成する膜の一部で形成される表示装置。
6. 【請求項６】請求項３または４記載の表示装置におい
   て、 当該表示装置は液晶を使用して画像表示を行うものであ
   るとともに、該液晶への印加電圧を制御する能動スイッ
   チング素子、及び前記液晶の容量を補足する補助容量を
   各表示画素毎に備えてなり、 前記行アドレス符号化パターン及び列アドレス符号化パ
   ターンの一方は前記補助容量の対向電極を構成する膜の
   一部で、他方は前記液晶の表示電極を構成する膜の一部
   で形成される表示装置。
7. 【請求項７】請求項２〜６のいずれかに記載の表示装置
   において、 前記行アドレス符号化パターン及び列アドレス符号化パ
   ターンはそれぞれ、その有無も含め、円、正方形、正三
   角形、ひし形とその各々を２分割した１０種類の形状を
   数字の０〜９に対応させたものとして符号化される表示
   装置。
8. 【請求項８】請求項７記載の表示装置において、 前記行アドレス符号化パターン及び列アドレス符号化パ
   ターンはそれぞれ、前記各表示画素の表示領域以外の４
   コーナーに各別に位付けされて形成される表示装置。