JP2000090257A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】ＣＰＵに負担をかけることなく、テクスチャマ
ッピングのスムージング処理をより高速に実行する。 【解決手段】テクスチャパターンデータを２×２個のピ
クセルのブロックに分割した際の各ブロック中の位置に
対応したピクセルのデータを記憶する４個のテクスチャ
メモリ１１０〜１１３を備え、任意の基準となるピクセ
ルを含む隣接した２×２個のピクセルのデータを上記メ
モリ１１０〜１１３をアドレス指定して読出し、２×２
個のピクセルのデータから１個のピクセルのデータを算
出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばパーソナル
コンピュータやビデオゲーム機などに適用される画像処
理装置に関する。

【０００２】

【従来の技術】近時、広い範囲でコンピュータグラフィ
ックスが利用されており、より現実的な画像をハードウ
ェア及びソフトウェア双方の負担を強いることなしに表
現する方法が日々開発され続けている。

【０００３】ところで、３次元コンピュータグラフィッ
クスにおいては、ポリゴンと称する任意多角形に対して
テクスチャパターンと称する予め用意した模様や陰影等
を有する画像を写し込む、テクスチャマッピングと呼称
される技術が広く一般的に使用されている。

【０００４】３次元空間中に配置される様々なポリゴン
は、任意の拡大及び縮小に対してその描画面積を自由に
変更できるが、読出される側のテクスチャパターンデー
タは通常、当初に指定されたテクスチャパターンデータ
のメモリ領域範囲からはみ出して読出すことはできな
い。

【０００５】したがって、拡大表示されるポリゴンを構
成する１つのピクセルに対して、テクスチャパターンデ
ータの１ピクセル分の情報を拡大率に比例させて繰返し
出力を行なうようになる。

【０００６】この結果得られる画像出力では、所謂ジャ
ギーと呼称される、デジタル的な拡大が認識できるよう
な、特に斜線部分が階段状に表現されたきわめて不自然
な描画表現になってしまう。

【０００７】

【発明が解決しようとする課題】拡大表示されるテクス
チャパターンがマッピングされたポリゴンでのジャギー
を軽減する手法としては、次に述べるようなものがあ
る。 （１） 予め拡大したテクスチャパターンデータを別に
用意しておき、表示されるポリゴンの面積に合わせて使
用するテクスチャパターンデータを切換える。 （２） マッピングの基準となるピクセルとそのピクセ
ルを基準とした周囲の隣接する一定数のピクセルを順番
に読出し、ソフトウェアによる処理で画素演算を行なっ
て、最終的に１ピクセル分のテクスチャパターンデータ
として出力する。 （３） マッピングの基準となるピクセルとそのピクセ
ルを基準とした周囲の隣接する一定数のピクセルを順番
に読出し、ハードウェア回路で用意した画素演算器に順
次送って画素演算を実行させ、最終的に１ピクセル分の
テクスチャパターンデータとして出力する。

【０００８】上記（２）及び（３）の手法は、実現手段
としてソフトウェアとハードウェアの違いはあるが、考
え方は同様であり、以下に示すとおりのものである。

【０００９】すなわち、図６（ａ）はテクスチャパター
ンデータの一部を例示するものであり、番号「０００
０」「０００１」‥‥の各矩形がテクスチャパターンデ
ータを構成するＲＧＢ各成分を有したピクセルのデータ
であり、これらテクスチャパターンデータが図６（ｂ）
に示すような規則正しい順序でメモリに記憶されている
ものとする。

【００１０】基準となるピクセルのデータを用いた画素
演算を該基準となるピクセルのデータを含む例えば横
（ｕ方向）２×縦（ｖ方向）２の計４個で行なうものと
し、基準となるピクセルのデータ以外に、周囲の隣接す
るピクセルのデータを読出す数を、右隣、上、及び右斜
め上の３個とする。

【００１１】例えば基準となるピクセルのデータが「０
００９」であれば、この基準のピクセルのデータと「０
０１０」「００１７」「００１８」のピクセルのデータ
とをアドレス指定して読出し、ソフトウェア処理あるい
はハードウェア回路により画素演算を実行して、所望の
１ピクセル分のデータを得るもので、得られるピクセル
のデータは当然ながら上記基準となるピクセルのデータ
だけでなく周囲のピクセルのデータの影響を受けた画素
値となるため、結果としてぼやけたような画像として表
示され、上記ジャギーを軽減させるものである。このよ
うな処理をテクスチャマッピングにおけるスムージング
処理と呼称する。

【００１２】上記のような手法のうち、上記（１）で説
明したものはきわめて簡単な考え方ながら、拡大された
テクスチャパターンデータを元のテクスチャパターンデ
ータとは別にしてメモリに予め記憶させておく必要があ
り、さらにテクスチャパターンデータの切換えやデータ
の転送を行なう必要もあるため、全体に無駄が多い。

【００１３】また、上記（２）で説明したソフトウェア
でスムージング処理を行なう手法もその処理自体は簡単
であるが、各ピクセル毎のメモリからの読出し及び演算
を全てソフトウェアで処理しなければならず、システム
のメインとなるプロセッサあるいはＤＳＰ（Ｄｉｇｉｔ
ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ：補助演算装
置）などに大きな負担がかかり、演算速度が低下して、
リアルタイム性が重視されるようなグラフィックスシス
テムでは使用することができない。

【００１４】さらに上記（３）で説明したハードウェア
回路でスムージング処理を行なう手法も、上記（２）の
手法をハードウェア回路による専用の演算器にて処理す
るようにしたものであるが、各ピクセルのデータをテク
スチャパターンデータを記憶したメモリから読出す際の
処理は上記（２）の手法と同様に煩雑であり、やはりリ
アルタイム性が重視されるようなグラフィックスシステ
ムでは使用することができない。

【００１５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、ＣＰＵに負担をか
けることなく、テクスチャマッピングのスムージング処
理をより高速に実行することが可能な画像処理装置を提
供することにある。

【００１６】

【課題を解決するための手段】請求項１記載の発明は、
テクスチャパターンデータを２×２個のピクセルのブロ
ックに分割した際の各ブロック中の位置に対応したピク
セルのデータを記憶する４個のテクスチャ記憶手段と、
任意の基準となるピクセルを含む隣接した２×２個のピ
クセルのデータを上記テクスチャ記憶手段をアドレス指
定して読出す読出手段と、この読出手段で読出した２×
２個のピクセルのデータから１個のピクセルのデータを
算出する演算手段とを具備したことを特徴とする。

【００１７】このような構成とすれば、スムージング処
理を行なうための２×２個のピクセルのデータを２×２
個のテクスチャパターンデータを記憶したメモリから並
列して同時に読出すようにしたため、画像処理全般の制
御を司るＣＰＵに負担をかけることなく、テクスチャマ
ッピングのスムージング処理をより高速に実行すること
が可能となる。

【００１８】請求項２記載の発明は、テクスチャパター
ンデータを２×２個のピクセルのブロックに分割した際
の各ブロック中の位置に対応したピクセルのデータを記
憶する４個のテクスチャ記憶手段と、任意の基準となる
ピクセルを含む隣接した２×２個のピクセルのデータを
上記テクスチャ記憶手段をアドレス指定して読出す読出
手段と、上記２×２個のピクセルのデータにおける基準
となるピクセルのデータの占める割合を設定する割合設
定手段と、この割合設定手段で設定された割合に基づい
て上記読出手段で読出した２×２個のピクセルのデータ
から１個のピクセルのデータを算出する演算手段とを具
備したことを特徴とする。

【００１９】このような構成とすれば、スムージング処
理を行なうための２×２個のピクセルのデータを２×２
個のテクスチャパターンデータを記憶したメモリから並
列して同時に読出すようにしたため、画像処理全般の制
御を司るＣＰＵに負担をかけることなく、且つスムージ
ングの倍率を任意に設定可能としながらテクスチャマッ
ピングのスムージング処理をより高速に実行することが
可能となる。

【００２０】

【発明の実施の形態】以下図面を参照して本発明の実施
の一形態に係る画像処理装置を説明する。

【００２１】まず、実回路構成を説明する前に、その原
理概念について説明する。

【００２２】図１（ａ）は上記図５（ａ）で示したもの
と同様のテクスチャパターンデータを２×２の計４個の
ピクセルを１ブロックとして分割し、各ブロック中にお
けるアドレスを共に「０」〜「３」として、図１（ｂ）
に示す如く４つのテクスチャメモリ１１０〜１１３を用
意し、各ブロック中のアドレス「０」のピクセルのＲＧ
Ｂ各成分のデータをテクスチャメモリ１１０に、同アド
レス「１」のピクセルのＲＧＢ各成分のデータをテクス
チャメモリ１１１に、同アドレス「２」のピクセルのＲ
ＧＢ各成分のデータをテクスチャメモリ１１２に、そし
て、同アドレス「３」のピクセルのＲＧＢ各成分のデー
タをテクスチャメモリ１１３に、それぞれ記憶させるも
のである。

【００２３】したがって、例えば第「５」ブロック中の
アドレス「３」のピクセルのデータを基準とし、テクス
チャメモリ１１３から読出してスムージング処理を実行
する場合には、他に第「６」ブロック中のアドレス
「２」のピクセルのデータをテクスチャメモリ１１２か
ら、第「９」ブロック中のアドレス「１」のピクセルの
データをテクスチャメモリ１１１から、及び第「１０」
ブロック中のアドレス「０」のピクセルのデータをテク
スチャメモリ１１０から、それぞれ同時にアドレス指定
して読出し、これら４個のピクセルのデータによりスム
ージングの倍率、すなわち４個のピクセルのデータにお
ける基準となるピクセルのデータの占める割合を考慮し
てスムージング処理のための演算を実行するものであ
る。

【００２４】図２は上記のような演算を実現するための
回路構成を例示するもので、基準となるピクセルのｕ方
向のアドレス情報が読出アドレス生成器１２１及びｕ方
向演算割合生成器１３１に、同ｖ方向のアドレス情報が
読出アドレス生成器１２２及びｖ方向演算割合生成器１
３２に、それぞれ与えられる。

【００２５】読出アドレス生成器１２１は、与えられた
ｕ方向のアドレス情報から２種類のアドレス情報ａ，ｂ
を生成し、アドレス情報ａをテクスチャメモリ１１３及
びテクスチャメモリ１１１に、アドレス情報ｂをテクス
チャメモリ１１２及びテクスチャメモリ１１０にそれぞ
れ与える一方、データスクランブル１４に対してコント
ロール信号“０”を与える。

【００２６】読出アドレス生成器１２２は、与えられた
ｖ方向のアドレス情報から２種類のアドレス情報ｃ，ｄ
を生成し、アドレス情報ｃをテクスチャメモリ１１３及
びテクスチャメモリ１１２に、アドレス情報ｄをテクス
チャメモリ１１１及びテクスチャメモリ１１０にそれぞ
れ与える一方、データスクランブル１４に対してコント
ロール信号“１”を与える。

【００２７】ｕ方向演算割合生成器１３１は、外部から
与えられるスムージングの倍率を表す倍率情報を元にし
て、上記ｕアドレス情報の一部を判別、演算して４個の
ピクセルのデータのうちの基準となるピクセルのデータ
のとるｕ方向での割合データｉｓｕを生成し、ｕ方向ス
ムージング演算器１５へ送出する。

【００２８】また、ｖ方向演算割合生成器１３２は、外
部から与えられるスムージングの倍率を表す倍率情報を
元にして、上記ｖアドレス情報の一部を判別、演算して
４個のピクセルのデータのうちの基準となるピクセルの
データのとるｖ方向での割合データｉｓｖを生成し、ｖ
方向スムージング演算器１６へ送出する。

【００２９】しかして、テクスチャメモリ１１０〜１１
０でそれぞれアドレス指定された位置に記憶されている
ピクセルのデータが並列して読出され、共にデータスク
ランブル１４に送られる。

【００３０】データスクランブル１４では、読出アドレ
ス生成器１２１，１２２から送られてくるコントロール
信号“０”“１”に従って、上記テクスチャメモリ１１
３〜１１０からの各ピクセルのデータの位置をシフト
し、シフト後の４個のピクセルのデータをｕ方向スムー
ジング演算器１５へ送出する。

【００３１】ｕ方向スムージング演算器１５は、データ
スクランブル１４で位置をシフトした４個のピクセルの
データのうち、ｕ方向に沿った２個ずつをそれぞれｕ方
向演算割合生成器１３１からの割合データｉｓｕに従っ
てスムージング処理して２個のピクセルのデータとし、
これらをｖ方向スムージング演算器１６へ出力する。

【００３２】ｖ方向スムージング演算器１６は、ｖ方向
に沿った２個のピクセルのデータをｖ方向演算割合生成
器１３２からの割合データｉｓｖに従ってスムージング
処理するもので、こうして得られたピクセルのデータが
最終的なものとして図示しない次段の処理回路へ出力さ
れる。

【００３３】図３は上記読出アドレス生成器１２１，１
２２の詳細な構成を示すものである。読出アドレス生成
器１２１は、ラッチ回路２１、加算器２２、及びマルチ
プレクサ２３，２４から構成されるもので、上記ｕアド
レス情報はラッチ回路２１に与えられてラッチされる一
方、加算器２２にも与えられる。

【００３４】ラッチ回路２１は、このｕアドレス情報の
最下位１ビットを上記データスクランブル１４へのコン
トロールデータ“０”として送出する一方、残る全ビッ
トをそのままマルチプレクサ２３のＢ入力端子へ与え
る。

【００３５】加算器２２は、ｕアドレス情報と定数
「１」とを加算し、その和データの最下位１ビットを無
効とし、残る全ビットとキャリーとをそのままマルチプ
レクサ２４のＢ入力端子へ与える。

【００３６】マルチプレクサ２３は、外部から与えられ
るローカラム信号に基づいて、Ａ入力端子に与えられる
ローアドレス信号の値“Ｌ”とＢ入力端子に入力される
ラッチ回路２１のラッチ出力の一方を選択して、上記ア
ドレス情報ａとして出力する。

【００３７】マルチプレクサ２４は、外部から与えられ
るローカラム信号に基づいて、Ａ入力端子に与えられる
ローアドレス信号の値“Ｌ”とＢ入力端子に入力される
加算器２２の和出力の一方を選択して、上記アドレス情
報ｂとして出力する。

【００３８】同様に、読出アドレス生成器１２２は、ラ
ッチ回路２５、加算器２６、及びマルチプレクサ２７，
２８から構成されるもので、上記ｖアドレス情報はラッ
チ回路２５に与えられてラッチされる一方、加算器２６
にも与えられる。

【００３９】ラッチ回路２５は、このｖアドレス情報の
最下位１ビットを上記データスクランブル１４へのコン
トロールデータ“１”として送出する一方、残る全ビッ
トをそのままマルチプレクサ２７のＢ入力端子へ与え
る。

【００４０】加算器２６は、ｖアドレス情報と定数
「１」とを加算し、その和データの最下位１ビットを無
効とし、残る全ビットとキャリーとをそのままマルチプ
レクサ２８のＢ入力端子へ与える。

【００４１】マルチプレクサ２３は、外部から与えられ
るローカラム信号に基づいて、Ａ入力端子に与えられる
ローアドレス信号の値“Ｈ”とＢ入力端子に入力される
ラッチ回路２５のラッチ出力の一方を選択して、上記ア
ドレス情報ｃとして出力する。

【００４２】マルチプレクサ２８は、外部から与えられ
るローカラム信号に基づいて、Ａ入力端子に与えられる
ローアドレス信号の値“Ｈ”とＢ入力端子に入力される
加算器２６の和出力の一方を選択して、上記アドレス情
報ｄとして出力する。

【００４３】次に図４により上記ｕ方向演算割合生成器
１３１及びｖ方向演算割合生成器１３２の詳細な回路構
成について説明する。同図で、スムージングの倍率を表
す倍率情報はラッチ回路２９でラッチされた後に、ｕ方
向演算割合生成器１３１のビットマスク回路３１とバレ
ルシフタ３２、及びｖ方向演算割合生成器１３２のビッ
トマスク回路３５とバレルシフタ３６に与えられる。

【００４４】ｕ方向演算割合生成器１３１は、ラッチ回
路３０、上記ビットマスク回路３１、上記バレルシフタ
３２、及びビットマスク回路３３から構成され、ラッチ
回路３０がｕアドレス情報の小数部をラッチしてビット
マスク回路３１へ出力する。ビットマスク回路３１は、
上記倍率情報を基にラッチ回路３０からのｕアドレス情
報の一部を無効化するマスク処理を行ない、処理後の情
報をバレルシフタ３２に出力する。バレルシフタ３２
は、ラッチ回路２９からの倍率情報に基づいてビットマ
スク回路３１の出力を適宜シフトしてビットマスク回路
３３に送出する。このビットマスク回路３３は、バレル
シフタ３２から送られてきた情報の予め設定された部分
を無効化するマスク処理を行なうもので、処理後の情報
をｕ方向の割合データｉｓｕとして生成し、上記ｕ方向
スムージング演算器１５へ出力する。

【００４５】ｖ方向演算割合生成器１３２は、ラッチ回
路３４、上記ビットマスク回路３５、上記バレルシフタ
３６、及びビットマスク回路３７から構成され、ラッチ
回路３４がｖアドレス情報の小数部をラッチしてビット
マスク回路３５へ出力する。ビットマスク回路３５は、
上記倍率情報を基にラッチ回路３４からのｖアドレス情
報の一部を無効化するマスク処理を行ない、処理後の情
報をバレルシフタ３６に出力する。バレルシフタ３６
は、ラッチ回路２９からの倍率情報に基づいて０３５の
出力を適宜シフトしてビットマスク回路３７に送出す
る。このビットマスク回路３７は、バレルシフタ３６か
ら送られてきた情報の予め設定された部分を無効化する
マスク処理を行なうもので、処理後の情報をｖ方向の割
合データｉｓｖとして生成し、上記ｖ方向スムージング
演算器１６へ出力する。

【００４６】上記のような構成にあって、いま図５
（ａ）に示すテクスチャパターンデータの第「９」ブロ
ック中のアドレス「３」のピクセルのデータを基準とし
てスムージング処理を実行する場合の動作について例示
する。

【００４７】この場合、図中に破線の円形で示す如く、
同時に第「１０」ブロック中のアドレス「２」のピクセ
ルのデータ、第「１３」ブロック中のアドレス「１」の
ピクセルのデータ、及び第「１４」ブロック中のアドレ
ス「０」のピクセルのデータをそれぞれ同時にアドレス
指定して読出し、これら４個のピクセルのデータにより
スムージング処理を実行しなければならない。

【００４８】ｕアドレス情報として第「９」ブロック中
のアドレス「３」を表す座標値「３」が読出アドレス生
成器１２１及びｕ方向演算割合生成器１３１に与えら
れ、同時にｖアドレス情報として第「９」ブロック中の
アドレス「３」を表す座標値「５」が読出アドレス生成
器１２１及びｕ方向演算割合生成器１３１に与えられ
る。

【００４９】読出アドレス生成器１２１では、このｕア
ドレス情報「３」から新たに加算器２２で「＋１」した
アドレス情報「４」が生成され、マルチプレクサ２３，
２４により元のアドレス情報「３」がアドレス情報ａと
してテクスチャメモリ１１３，１１１のローアドレス
に、アドレス情報「４」がアドレス情報ｂとしてテクス
チャメモリ１１２，１１０のローアドレスに与えられ
る。

【００５０】同様に読出アドレス生成器１２２では、上
記ｖアドレス情報「５」から新たに加算器２６で「＋
１」したアドレス情報「６」が生成され、マルチプレク
サ２７，２８により元のアドレス情報「５」がアドレス
情報ｃとしてテクスチャメモリ１１３，１１２のハイア
ドレスに、アドレス情報「６」がアドレス情報ｄとして
テクスチャメモリ１１１，１１０のハイアドレスに与え
られる。

【００５１】したがって、テクスチャメモリ１１０から
は、ｖアドレス情報とｕアドレス情報の座標を例えば
（ｖ，ｕ）の形で表わすものとすると、アドレス（３，
５）、すなわち第「９」ブロック中のアドレス「３」に
位置するピクセルのデータが基準となるピクセルのデー
タとして読出されてデータスクランブル１４へ出力され
る。

【００５２】同様に、テクスチャメモリ１１２からはア
ドレス（４，５）すなわち第「１０」ブロック中のアド
レス「２」に位置するピクセルのデータが、テクスチャ
メモリ１１１からはアドレス（３，６）すなわち第「１
３」ブロック中のアドレス「１」に位置するピクセルの
データが、テクスチャメモリ１１０からはアドレス
（４，６）すなわち第「１４」ブロック中のアドレス
「０」に位置するピクセルのデータが、それぞれ読出さ
れてデータスクランブル１４へ出力される。

【００５３】データスクランブル１４では、読出アドレ
ス生成器１２１，１２２からのコントロール信号“０”
“１”の各内容により、図５（ｂ）に示すようにテクス
チャメモリ１１３からのピクセルのデータを基準となる
ものＩとして、他の３つのピクセルのデータＩＩ〜ＩＶ
と区分してｕ方向スムージング演算器１５へ送出する。

【００５４】ｕ方向スムージング演算器１５は、データ
スクランブル１４からの４個のピクセルのデータＩ〜Ｉ
Ｖのうち、ｕ方向演算割合生成器１３１からの割合デー
タｉｓｕに従い、第「９」ブロック中のアドレス「３」
のピクセルのデータＩのＲＧＢ各成分に対して「１０Ｈ
−ｉｓｕ」の差出力を乗算し、その積を、第「１０」ブ
ロック中のアドレス「２」のピクセルのデータＩＩＩの
ＲＧＢ各成分に対して直接ｉｓｕを乗算した積とそれぞ
れ加算し、その和Ｖをｖ方向スムージング演算器１６へ
出力する。

【００５５】同時にｕ方向スムージング演算器１５は、
第「１３」ブロック中のアドレス「１」のピクセルのデ
ータＩＩのＲＧＢ各成分に対して「１０Ｈ−ｉｓｕ」の
差出力を乗算し、その積を、第「１４」ブロック中のア
ドレス「０」のピクセルのデータＩＶのＲＧＢ各成分に
対して直接ｉｓｕを乗算した積と加算し、その和ＶＩを
ｖ方向スムージング演算器１６へ出力する。

【００５６】ｖ方向スムージング演算器１６では、ｖ方
向演算割合生成器１３２からの割合データｉｓｖに従
い、上記第「９」ブロック中のアドレス「３」のピクセ
ルのデータＩと第「１０」ブロック中のアドレス「２」
のピクセルのデータＩＩＩとを割合データｉｓｕを用い
て演算した結果ＶのＲＧＢ各成分に対して「１０Ｈ−ｉ
ｓｖ」の差出力を乗算する一方、上記第「１３」ブロッ
ク中のアドレス「１」のピクセルのデータＩＩと第「１
４」ブロック中のアドレス「０」のピクセルのデータＩ
Ｖとを割合データｉｓｕを用いて演算した結果ＶＩのＲ
ＧＢ各成分に対して直接ｉｓｖを乗算し、これら２つの
積を加算することで、スムージング処理結果としての最
終的なピクセルのデータを得、これを図示しない次段の
処理回路へ出力する。

【００５７】このように、基準となるピクセルのデータ
を含む、スムージング処理を行なうための縦２×横２の
計４個のピクセルのデータを４個のテクスチャパターン
データを記憶したメモリ１１０〜１１３から並列して同
時に読出すようにしたため、画像処理全般の制御を司る
ＣＰＵに負担をかけることなく、テクスチャマッピング
のスムージング処理をより高速に実行することが可能と
なる。

【００５８】また、このスムージング処理を行なう過程
に際して、スムージングの倍率を任意に設定可能とし、
設定した倍率の情報から基準となるピクセルのデータの
隣接するピクセルのデータに対する割合を算出してスム
ージング演算に供するようにしたため、必要に応じた倍
率でのスムージング処理をより高速に実行することが可
能となる。

【００５９】その他、本発明はその要旨を逸脱しない範
囲内で種々変形して実施することが可能であるものとす
る。

【００６０】

【発明の効果】請求項１記載の発明によれば、スムージ
ング処理を行なうためのｎ×ｎ個のピクセルのデータを
２×２個のテクスチャパターンデータを記憶したメモリ
から並列して同時に読出すようにしたため、画像処理全
般の制御を司るＣＰＵに負担をかけることなく、テクス
チャマッピングのスムージング処理をより高速に実行す
ることが可能となる。

【００６１】請求項２記載の発明によれば、スムージン
グ処理を行なうための２×２個のピクセルのデータを２
×２個のテクスチャパターンデータを記憶したメモリか
ら並列して同時に読出すようにしたため、画像処理全般
の制御を司るＣＰＵに負担をかけることなく、且つスム
ージングの倍率を任意に設定可能としながらテクスチャ
マッピングのスムージング処理をより高速に実行するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係る基本概念を説明す
る図。

【図２】同実施の形態に係る回路構成を示すブロック
図。

【図３】図２の読出アドレス生成器の詳細な回路構成を
示すブロック図。

【図４】図２のｕ方向演算割合生成器、ｖ方向演算割合
生成器の詳細な回路構成を示すブロック図。

【図５】同実施の形態に係る動作を説明するための図。

【図６】一般的なテクスチャパターンデータとその記憶
方法とを例示する図。

【符号の説明】

１１０〜１１３…テクスチャメモリ １２１，１２２…読出アドレス生成器 １３１…ｕ方向演算割合生成器 １３２…ｖ方向演算割合生成器 １４…データスクランブル １５…ｕ方向スムージング演算器 １６…ｖ方向スムージング演算器 ２１，２５…ラッチ回路 ２２，２６…加算器 ２３，２４，２７，２８…マルチプレクサ ３０，３４…ラッチ回路 ３１，３３，３５，３７…ビットマスク回路 ３２，３６…バレルシフタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 テクスチャパターンデータを２×２個の
   ピクセルのブロックに分割した際の各ブロック中の位置
   に対応したピクセルのデータを記憶する４個のテクスチ
   ャ記憶手段と、 任意の基準となるピクセルを含む隣接した２×２個のピ
   クセルのデータを上記テクスチャ記憶手段をアドレス指
   定して読出す読出手段と、 この読出手段で読出した２×２個のピクセルのデータか
   ら１個のピクセルのデータを算出する演算手段とを具備
   したことを特徴とする画像処理装置。
2. 【請求項２】 テクスチャパターンデータを２×２個の
   ピクセルのブロックに分割した際の各ブロック中の位置
   に対応したピクセルのデータを記憶する４個のテクスチ
   ャ記憶手段と、 任意の基準となるピクセルを含む隣接した２×２個のピ
   クセルのデータを上記テクスチャ記憶手段をアドレス指
   定して読出す読出手段と、 上記２×２個のピクセルのデータにおける基準となるピ
   クセルのデータの占める割合を設定する割合設定手段
   と、 この割合設定手段で設定された割合に基づいて上記読出
   手段で読出した２×２個のピクセルのデータから１個の
   ピクセルのデータを算出する演算手段とを具備したこと
   を特徴とする画像処理装置。