JP2000089933A

JP2000089933A - 符号生成器

Info

Publication number: JP2000089933A
Application number: JP26161098A
Authority: JP
Inventors: Takayuki Aono; 孝之青野; Takafumi Ito; 隆文伊藤; Toshihiro Hattori; 敏弘服部
Original assignee: Denso Corp; Nippon Soken Inc
Current assignee: Denso Corp; Soken Inc
Priority date: 1998-09-16
Filing date: 1998-09-16
Publication date: 2000-03-31
Anticipated expiration: 2018-09-16
Also published as: JP3936476B2

Abstract

(57)【要約】【課題】小規模な回路で任意の直交符号を生成可能な
符号生成器を提供する。【解決手段】符号生成器１は、正論理／負論理を出力
選択用の信号Ｓ1 に応じて出力する選択回路３-1と、そ
の選択回路３-1の次段に直列に接続され、入力信号を出
力する非反転出力動作と入力信号の論理を反転させて出
力する反転出力動作とが出力選択用の各信号Ｓ2 〜Ｓn
に応じて切り替えられるｎ−１個の選択回路３-2〜３-n
と、２つの入力信号の論理積信号を上記各選択回路３-1
〜３-nへ上記出力選択用の信号Ｓ1 〜Ｓn として出力す
るｎ個のアンドゲート１３-1〜１３-nと、２ⁿ進カウン
タ１５とを備え、カウンタ１５のｎビット出力の各ビッ
トｂ1 〜ｂn が、各アンドゲート１３-1〜１３-nの一方
の入力端子に供給されている。このため、各アンドゲー
ト１３-1〜１３-nの他方の入力端子に二値信号ｍ1 〜ｍ
n を適宜供給すれば、最終段の選択回路３-nから所望の
直交符号が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直交符号を生成す
るための符号生成器に関する。

【０００２】

【従来の技術】直交符号は、デジタル情報の暗号化やス
ペクトラム拡散通信における拡散符号など、広い分野で
利用されている。特に、この種の直交符号として有名な
のが、２^k×２^kのアダマール行列Ｈk の行ベクトルと
して定義される符号であり、こうしたアダマール行列Ｈ
k から導かれる直交符号は、疑似ランダム符号などの雑
音源としても利用されている。

【０００３】尚、アダマール行列ＨK の一般式は、文献
「スペクトル拡散通信システム：科学技術出版社・横山
光雄著」等に記載されているように、下記の式１で表さ
れる。

【０００４】

【数１】

【０００５】従って、１番目の階層の行列Ｈ1 を下記の
式２とすると、２番目の階層の行列Ｈ2 は式３のように
なり、３番目の階層の行列Ｈ3 は式４のようになる。そ
して、例えば式３において、行列Ｈ2 の各行が、符号長
が４（＝２²）ビットの４つの直交符号Ｃ0 〜Ｃ3 とな
り、同様に、式４において、行列Ｈ3 の各行が、符号長
が８（＝２³）ビットの８つの直交符号Ｃ0 〜Ｃ7 とな
る。尚、以下の説明において、このようなアダマール行
列の行ベクトルとして定義される直交符号を、アダマー
ル系の直交符号といい、また、ｋ番目の階層の行列Ｈk
の各行である符号長が２^kビットで２^k個の直交符号
を、符号系列番号ｋの直交符号という。

【０００６】

【数２】

【０００７】

【数３】

【０００８】

【数４】

【０００９】ところで、従来より、この種の直交符号
は、その演算結果を予めＲＯＭなどのメモリに記憶させ
ておき、そのメモリから必要に応じて所望の符号を読み
出すことにより生成するようにしていた。例えば、アダ
マール系の直交符号うちで、６番目の階層の行列Ｈ6 か
ら導かれる符号系列番号ｋ＝６の直交符号の何れかを任
意に生成するためには、６４（＝２⁶）×６４ビットの
データを記憶可能なメモリを用意すると共に、そのメモ
リの０から６３までの符号番号に対応する各アドレス
に、予め式１の行列式に基づき演算した６４個の直交符
号Ｃ0 〜Ｃ63を夫々記憶させておき、そのメモリから必
要に応じて任意の直交符号を読み出すこととなる。

【００１０】

【発明が解決しようとする課題】よって、従来の技術で
は、例えば、１０番目の階層の行列Ｈ10から導かれる符
号系列番号１０の直交符号のように、符号長が非常に長
い符号を生成する場合には、１０２４（＝２¹⁰）×１０
２４ビットのデータを記憶可能な大きなメモリが必要と
なる。

【００１１】また、５番目の階層の行列Ｈ5 や６番目の
階層の行列Ｈ6 といった具合に、異なる階層の行列から
夫々導かれる任意の符号長の直交符号を生成する場合に
は、各階層の行列に基づく演算結果を予め別々のメモリ
に記憶しておく必要があり、更に多くのメモリが必要と
なる。

【００１２】このように、従来の技術では、符号長が非
常に長い直交符号を生成する場合や、任意の符号長の直
交符号を生成する場合に、非常に多くのメモリが必要と
なってしまう。本発明は、こうした問題に鑑みなされた
ものであり、メモリを必要とせず小規模な回路構成によ
って任意の直交符号を生成することのできる符号生成器
を提供することを目的としている。

【００１３】

【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた本発明の符号生成器は、正
論理を表す二値信号と負論理を表す二値信号とを、外部
から与えられる出力選択用二値信号に応じて択一的に出
力する第１の選択回路と、その第１の選択回路の次段に
直列に接続され、入力される二値信号をそのまま出力す
る非反転出力動作と前記入力される二値信号の論理を反
転させて出力する反転出力動作とが、外部から与えられ
る出力選択用二値信号に応じて切り替えられるｎ−１個
の第２の選択回路と、第１入力端子及び第２入力端子を
有すると共に、前記第１の選択回路及び前記ｎ−１個の
第２の選択回路からなるｎ個の選択回路の各々に対応し
て設けられたｎ個の論理回路とを備えている。

【００１４】そして、ｎ個の各論理回路は、第１入力端
子に入力される出力許可用二値信号が出力許可を表す方
の論理である場合に、第２入力端子に入力される二値信
号を自己に対応する選択回路へ前記出力選択用二値信号
として出力し、逆に、第１入力端子に入力される前記出
力許可用二値信号が出力禁止を表す方の論理である場合
には、第２入力端子に入力される二値信号に拘わらず、
自己に対応する選択回路へ出力する前記出力選択用二値
信号の論理を予め定められた一方の論理に保持する。

【００１５】そして更に、本発明の符号生成器では、信
号出力手段が、前記ｎ個の各論理回路の第２入力端子へ
周期的に論理が反転する二値信号を出力するのである
が、この信号出力手段は、ｎ個の選択回路のうちで１段
目（即ち、第１の選択回路）から数えてｘ段目（但し、
ｘは１からｎまでの各々の整数）の選択回路に対応する
論理回路の第２入力端子へは、クロックに同期し且つそ
のクロックの周期の２^x- ¹ 倍の時間毎に論理が反転する
二値信号を出力する。

【００１６】このような本発明の符号生成器において、
例えば、符号長が８（＝２³）ビットの直交符号を生成
する場合には、予め、第１の選択回路の次段に第２の選
択回路を２個以上直列に接続して、選択回路の総段数を
３段以上に設定しておく。そして、１段目の選択回路
（第１の選択回路）から数えて３段目よりも後段の選択
回路に夫々対応する各論理回路の第１入力端子へ、出力
禁止を表す論理の出力許可用二値信号を供給すると共
に、１段目から３段目までの選択回路に夫々対応する各
論理回路の第１入力端子へ、出力許可と出力禁止との何
れかを表す論理の出力許可用二値信号を適宜供給すれ
ば、最終段の選択回路から所望の符号を出力させること
ができる。

【００１７】具体例を挙げると、例えば、１段目の選択
回路に対応する論理回路の第１入力端子のみに、出力許
可を表す論理の出力許可用二値信号を供給すれば、信号
出力手段から各論理回路の第２入力端子へ夫々出力され
る二値信号のうちで、クロックの１周期毎に論理が反転
する二値信号（つまり、信号出力手段から１段目の選択
回路に対応する論理回路の第２入力端子へ出力される二
値信号であって、クロックの周期の２^1-1 倍の時間毎に
論理が反転する二値信号）が、１段目の選択回路に出力
選択用二値信号として与えられることとなる。よって、
最終段の選択回路からは、クロックの１周期毎に論理が
反転する信号が出力され、この結果、最終段の選択回路
からは、式４の符号Ｃ1 のように、１ビット毎に論理が
反転する８ビットの符号が繰り返し出力されることとな
る。

【００１８】また、２段目の選択回路に対応する論理回
路の第１入力端子のみに、出力許可を表す論理の出力許
可用二値信号を供給すれば、信号出力手段から各論理回
路の第２入力端子へ夫々出力される二値信号のうちで、
クロックの２周期毎に論理が反転する二値信号（つま
り、信号出力手段から２段目の選択回路に対応する論理
回路の第２入力端子へ出力される二値信号であって、ク
ロックの周期の２^2-1 倍の時間毎に論理が反転する二値
信号）が、２段目の選択回路に出力選択用二値信号とし
て与えられることとなる。よって、最終段の選択回路か
らは、クロックの２周期毎に論理が反転する信号が出力
され、この結果、最終段の選択回路からは、式４の符号
Ｃ2 のように、２ビット毎に論理が反転する８ビットの
符号が繰り返し出力されることとなる。

【００１９】また更に、１段目の選択回路と２段目の選
択回路とに夫々対応する論理回路の第１入力端子に、出
力許可を表す論理の出力許可用二値信号を供給すれば、
信号出力手段から各論理回路の第２入力端子へ夫々出力
される二値信号のうちで、クロックの１周期毎に論理が
反転する二値信号が１段目の選択回路に出力選択用二値
信号として与えられると共に、クロックの２周期毎に論
理が反転する二値信号が２段目の選択回路に出力選択用
二値信号として与えられることとなる。よって、最終段
の選択回路からは、クロックの１周期毎に論理が反転す
る信号を更にクロックの２周期毎に論理反転させた信号
が出力され、この結果、最終段の選択回路からは、式４
の符号Ｃ3 のように、１ビット毎に論理が反転する符号
を更に２ビット毎に論理反転させた８ビットの符号が繰
り返し出力されることとなる。

【００２０】一方また、２段目の選択回路と３段目の選
択回路とに夫々対応する論理回路の第１入力端子に、出
力許可を表す論理の出力許可用二値信号を供給すれば、
信号出力手段から各論理回路の第２入力端子へ夫々出力
される二値信号のうちで、クロックの２周期毎に論理が
反転する二値信号が２段目の選択回路に出力選択用二値
信号として与えられると共に、クロックの４周期毎に論
理が反転する二値信号（つまり、信号出力手段から３段
目の選択回路に対応する論理回路の第２入力端子へ出力
される二値信号であって、クロックの周期の２^3-1 倍の
時間毎に論理が反転する二値信号）が３段目の選択回路
に出力選択用二値信号として与えられることとなる。よ
って、最終段の選択回路からは、クロックの２周期毎に
論理が反転する信号を更にクロックの４周期毎に論理反
転させた信号が出力され、この結果、最終段の選択回路
からは、式４の符号Ｃ6 のように、２ビット毎に論理が
反転する符号を更に４ビット毎に論理反転させた８ビッ
トの符号が繰り返し出力されることとなる。

【００２１】そして、このようにして、１段目から３段
目までの選択回路に対応する各論理回路の第１入力端子
へ供給する出力許可用二値信号の論理を変えることによ
り、８ビットの符号を８（＝２³）種類生成できるが、
その８種類の符号は、そのうちの任意の２つが直交して
いる直交符号となる。

【００２２】このように、本発明の符号生成器によれ
ば、生成すべき符号に応じて、各論理回路の第１入力端
子へ、出力許可と出力禁止との何れかを表す論理の出力
許可用二値信号を供給することにより、ｎ個の選択回路
のうちの最終段の選択回路から、所望の符号長を有する
所望の直交符号を出力させることができる。そして、例
えば符号長が１０２４（＝２¹⁰）ビットといった長い直
交符号であっても、選択回路を少なくとも１０段直列に
接続しておくことにより、その１０２４ビットの直交符
号のうちの任意の符号を生成することができ、しかも、
選択回路を１０段直列に接続した場合には、１０２４ビ
ット以下の任意の符号長の直交符号を生成することがで
きる。よって、本発明の符号生成器によれば、メモリを
必要とせず、小規模な回路構成によって任意の直交符号
が生成可能となる。

【００２３】ところで、信号出力手段としては、請求項
２に記載のように、クロックに同期して０から２ⁿ−１
までを繰り返しカウントし、そのカウント値を表すｎビ
ットの出力信号の各ビットを、前記各論理回路の第２入
力端子へ、１段目の選択回路に対応する論理回路からの
順に供給する２ⁿ進カウンタを用いることができる。そ
して、このような２ⁿ進カウンタを用いれば、信号出力
手段を簡単に構成することができ、延いては、当該符号
生成器の回路構成が簡単になる。

【００２４】また、第２の選択回路は、請求項３に記載
のように、入力される二値信号の論理を反転させるイン
バータと、前記入力される二値信号と前記インバータの
出力との何れか一方を出力選択用二値信号に応じて択一
的に出力するセレクタとから構成することができる。そ
して、この構成によれば、セレクタが、入力される二値
信号の方を選択して出力する場合に、非反転出力動作が
実現され、セレクタが、インバータの出力の方を選択し
て出力した場合に、反転出力動作が実現される。

【００２５】一方、第１の選択回路としては、例えば、
請求項３に記載の第２の選択回路と同じ構成の回路を用
いることができる。つまり、請求項３に記載の第２の選
択回路と同じ構成の回路を１段目に配置すると共に、そ
の回路に予め正論理或いは負論理を表す二値信号を入力
しておくことにより、第１の選択回路の動作を実現する
ことができる。しかし、この場合には、インバータが必
要となる。

【００２６】そこで、第１の選択回路として、請求項４
に記載のように、２つの入力端子のうちの一方の入力端
子が正論理を表す第１の電圧に接続されると共に、他方
の入力端子が負論理を表す第２の電圧に接続され、前記
第１の電圧と前記第２の電圧との何れか一方を出力選択
用二値信号に応じて択一的に出力する切替回路を用いれ
ば、インバータが不要となり回路構成が簡単になる。つ
まり、請求項３に記載の第２の選択回路に備えられたセ
レクタと同様の切替回路のみで、第１の選択回路を構成
することができる。

【００２７】また、論理回路として、請求項６に記載の
ように、第１入力端子と第２入力端子とに夫々入力され
る両信号の論理積信号を、出力選択用二値信号として出
力する論理積回路（アンドゲート）を用いれば、回路構
成が非常に簡単になる。尚、論理回路として論理積回路
を用いた場合、出力許可用二値信号の論理としては、論
理“１”（ハイレベル）が出力許可を表す方の論理とな
り、論理“０”（ロウレベル）が出力禁止を表す方の論
理となる。つまり、論理回路としての論理積回路は、第
１入力端子に入力される出力許可用二値信号が論理
“１”である場合に、第２入力端子に入力される二値信
号を自己に対応する選択回路へそのまま出力選択用二値
信号として出力し、逆に、出力許可用二値信号が論理
“０”である場合には、自己に対応する選択回路へ出力
する出力選択用二値信号の論理を論理“０”に保持する
こととなる。

【００２８】次に、請求項５に記載の符号生成器では、
演算回路を追加して備えており、その演算回路は、生成
すべき符号のビット数を特定する第１情報と、前記生成
すべき符号におけるビットの並びを特定する第２情報と
を入力して、その第１情報と第２情報とに基づき、前記
各論理回路の第１入力端子へ出力許可用二値信号を供給
する。そして、このような符号生成器によれば、演算回
路へ前記第１情報と第２情報とを入力するだけで、所望
の符号長（ビット数）の所望の直交符号を出力すること
ができる。

【００２９】特に、論理回路として論理積回路を用いた
場合、演算回路は請求項７に記載の如く構成することが
できる。即ち、演算回路は、前記第１情報として、生成
すべき符号のビット数を２^k（但し、ｋは１からｎまで
の整数）で表した場合の整数ｋを入力すると共に、前記
第２情報として、０から２^k−１までの何れかの整数で
ある符号番号を入力し、更に、前記符号番号から予め定
められた規則に基づきｋビットのデータを生成すると共
に、そのｋビットのデータの上位ビット側に全ビットが
０であるｎ−ｋビットのデータを連結することにより、
生成すべき符号に対応したｎビットのデジタルデータを
発生させ、そのｎビットのデジタルデータの各ビット
を、前記各論理回路の第１入力端子へ、前記１段目の選
択回路に対応する論理回路からの順に供給するよう構成
することができる。

【００３０】尚、演算回路は、入力した符号番号を表す
データを、上記ｋビットのデータとして生成するように
構成することができる。また例えば、演算回路は、入力
した符号番号を表すデータの上位ビットと下位ビットを
反対に並べたデータを、上記ｋビットのデータとして生
成するように構成することもできる。

【００３１】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を用いて説明する。まず図１は、第１実施形態
の符号生成器１の構成を表す回路図である。図１に示す
ように、本第１実施形態の符号生成器１は、正論理
“１”を表す二値信号（本実施形態ではハイレベルとし
ての５Ｖの信号）と負論理“０”を表す二値信号（本実
施形態ではロウレベルとしての０Ｖの信号）とを、外部
から与えられる出力選択用二値信号Ｓ1 に応じて択一的
に出力する第１の選択回路３-1と、その第１の選択回路
３-1の次段に直列に接続され、入力される二値信号をそ
のまま出力する非反転出力動作と前記入力される二値信
号の論理を反転させて出力する反転出力動作とが、外部
から与えられる出力選択用二値信号Ｓ2 〜Ｓn に応じて
切り替えられるｎ−１個の第２の選択回路３-2〜３-nと
からなる符号出力回路５を備えている。

【００３２】尚、第２の選択回路３-2〜３-nの数は適宜
決定すれば良いが、例えば第２の選択回路３-2〜３-nの
数を９個とすると、上記ｎは１０となり、符号出力回路
５は、第１の選択回路３-1と９個の第２の選択回路３-2
〜３-10 とからなる１０個の選択回路３-1〜３-10 によ
って構成されることとなる。

【００３３】ここで、第１の選択回路３-1は、２つの入
力端子のうちの一方の入力端子が正論理“１”を表す５
Ｖの電源電圧（第１の電圧に相当）に接続されると共
に、他方の入力端子が負論理“０”を表す０Ｖの接地電
位（第２の電圧に相当）に接続され、正論理“１”を表
す５Ｖと負論理“０”を表す０Ｖとの何れか一方を、上
記出力選択用二値信号Ｓ1 に応じて択一的に出力するセ
レクタ（切替回路に相当）７から構成されている。そし
て、本実施形態において、セレクタ７は、上記出力選択
用二値信号Ｓ1 が論理“０”（ロウレベル）の場合に５
Ｖの方を選択して出力端子から出力し、逆に、上記出力
選択用二値信号Ｓ1 が論理“１”（ハイレベル）の場合
に０Ｖの方を選択して出力端子から出力する。

【００３４】また、第２の選択回路３-2〜３-nの各々
は、入力される二値信号の論理を反転させるインバータ
９と、インバータ９に入力される二値信号とインバータ
９の出力との何れか一方を上記出力選択用二値信号Ｓ2
〜Ｓn に応じて択一的に出力するセレクタ１１とから
構成されている。そして、本実施形態において、各第２
の選択回路３-2〜３-nでは、出力選択用二値信号Ｓ2 〜
Ｓn が論理“０”（ロウレベル）の場合に、セレクタ１
１がインバータ９に入力される二値信号の方を選択して
出力端子から出力することにより、非反転出力動作が実
現され、逆に、出力選択用二値信号Ｓ2 〜Ｓn が論理
“１”の場合に、セレクタ１１がインバータ９の出力の
方を選択して出力端子から出力することにより、反転出
力動作が実現される。

【００３５】尚、第１の選択回路３-1を成すセレクタ７
と、第２の選択回路３-2〜３-nを構成するセレクタ１１
とはハードウエア的に同じものである。一方更に、本第
１実施形態の符号生成器１は、符号出力回路５を構成す
るｎ個の選択回路３-1〜３-nの各々に対応して設けら
れ、２つの入力端子に夫々入力される二値信号の論理積
信号を、自己に対応する選択回路３-1〜３-nへ上記出力
選択用二値信号Ｓ1 〜Ｓn として出力するｎ個のアンド
ゲート（本発明の論理回路に相当する論理積回路）１３
-1〜１３-nと、クロックに同期して０から２ⁿ−１まで
を繰り返しカウントし、そのカウント値を表すｎビット
の出力信号の各ビットｂ1 〜ｂn を、上記各アンドゲー
ト１３-1〜１３-nの一方の入力端子（図１において右側
の入力端子であり、以下、第２入力端子という）へ、１
段目の選択回路３-1に対応するアンドゲート１３-1から
の順に供給する信号出力手段としての２ⁿ進カウンタ
（以下単に、カウンタという）１５とを備えている。

【００３６】このため、ｎ個の選択回路３-1〜３-nのう
ちで１段目から数えてｘ段目（但し、ｘは１からｎまで
の各々の整数）の選択回路３-xに対応するアンドゲート
１３-xの第２入力端子へは、クロックに同期し且つその
クロックの周期の２^x-1 倍の時間毎に論理が反転する二
値信号が上記カウンタ１５から出力されることなる。

【００３７】そして、本第１実施形態の符号生成器１
は、図示しないＣＰＵ等から出力される第１情報として
の符号系列番号ｋと第２情報としての符号番号ｃとのう
ちで、符号系列番号ｋの方を記憶する第１レジスタ１７
及び上記符号番号ｃの方を記憶する第２レジスタ１９
と、その両レジスタ１７，１９に記憶された符号系列番
号ｋと符号番号ｃとに基づきｎビットのデジタルデータ
を発生させ、そのｎビットのデジタルデータの各ビット
ｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの２つの
入力端子のうちで上記第２入力端子とは異なる方の入力
端子（図１において左側の入力端子であり、以下、第１
入力端子という）へ、出力許可用二値信号として、１段
目の選択回路３-1に対応するアンドゲート１３-1からの
順に供給する演算回路２１とを備えている。

【００３８】ここで、第１レジスタ１７に記憶される符
号系列番号ｋは、１からｎまでの任意の整数であり、当
該符号生成器１によって生成すべき符号のビット数を２
^kで表した場合の整数ｋである。そして、この符号系列
番号ｋにより、当該符号生成器１で生成される符号のビ
ット数が特定される。

【００３９】また、第２レジスタ１９に記憶される符号
番号ｃは、０から２^k−１までの何れかの整数であり、
符号長が２^kビットで２^k個の直交符号のうちで何れの
符号を生成すべきか（即ち、どの様なビットの並びの符
号を生成すべきか）を特定するための情報である。よっ
て、例えば符号系列番号ｋが３（ｋ＝３）である場合、
符号番号ｃとしては、０から７（＝２³−１）までの何
れかの整数が設定可能である。

【００４０】そして、演算回路２１は、第１レジスタ１
７に記憶された符号系列番号ｋと第２レジスタ１９に記
憶された符号番号ｃとを入力して、その符号番号ｃを表
すｋビットのデータを生成すると共に、そのｋビットの
データの上位ビット側に全ビットが“０”であるｎ−ｋ
ビットのデータを連結することにより、当該符号生成器
１で生成すべき符号に対応したｎビットのデジタルデー
タを発生させ、そのｎビットのデジタルデータの各ビッ
トｍ1 〜ｍn を、各アンドゲート１３-1〜１３-nの上記
第１入力端子へ供給する。

【００４１】次に、以上のように構成された符号生成器
１の作用について、具体例を挙げて説明する。尚、ここ
では、上記ｎが１０である場合、即ち、符号出力回路５
が、第１の選択回路３-1と９個の第２の選択回路３-2〜
３-10 とからなる１０個の選択回路３-1〜３-10 によっ
て構成されていると共に、１０個のアンドゲート１３-1
〜１３-10 が設けられ、更に、カウンタ１５が０から１
０２３までを繰り返しカウントする２¹⁰進カウンタであ
るものとする。

【００４２】例えば、符号長が８（＝２³）ビットの任
意の直交符号を生成したい場合には、第１レジスタ１７
に符号系列番号ｋとして３（ｋ＝３）を記憶させると共
に、第２レジスタ１９に０から７までの任意の整数を符
号番号ｃとして記憶させれば良い。

【００４３】ここで仮に、第２レジスタ１９に記憶させ
た符号番号ｃが３（ｃ＝３）である場合には、演算回路
２１から各アンドゲート１３-1〜１３-10 の第１入力端
子に出力されるｎビット（この例ではｎ＝１０ビット）
のデジタルデータの各ビットｍ1 〜ｍ10が、下位ビット
から順に、ｍ1 ＝１，ｍ2 ＝１，ｍ3 ＝０，ｍ4 〜ｍ10
＝０となり、その結果、各アンドゲート１３-1〜１３-1
0 のうちで、１段目の選択回路３-1と２段目の選択回路
３-2とに夫々対応するアンドゲート１３-1，１３-2の第
１入力端子にのみ、出力許可を表す論理“１”の信号が
入力され、それ以外のアンドゲート１３-3〜１３-10 の
第１入力端子には、出力禁止を表す論理“０”の信号が
入力されることとなる。

【００４４】このため、カウンタ１５から出力される１
０ビットの出力信号の各ビットｂ1〜ｂ10のうちで、ク
ロックの１周期毎に論理が反転する１ビット目ｂ1 がア
ンドゲート１３-1を介し１段目の選択回路３-1（即ち、
セレクタ７）に出力選択用二値信号Ｓ1 として与えられ
ると共に、クロックの２周期毎に論理が反転する２ビッ
ト目ｂ2 がアンドゲート１３-2を介し２段目の選択回路
３-2（詳しくは、そのセレクタ１１）に出力選択用二値
信号Ｓ2 として与えられる。そして、１段目と２段目以
外の各選択回路３-3〜３-10 には、アンドゲート１３-3
〜１３-10 の各々から、論理“０”に保持された出力選
択用二値信号Ｓ3 〜Ｓ10が与えられることとなる。

【００４５】よって、この場合には、符号出力回路５に
おける最終段の選択回路３-10 から、クロックの１周期
毎に論理が反転する信号を更にクロックの２周期毎に論
理反転させた信号が出力され、その結果、最終段の選択
回路３-10 からは、式４に示したアダマール系の符号長
が８ビットで８個の直交符号Ｃ0 〜Ｃ7 のうちで、符号
番号３に対応した符号Ｃ3 である「１００１１００１」
が繰り返し出力されることとなる。

【００４６】また仮に、第２レジスタ１９に記憶させた
符号番号ｃが６（ｃ＝６）である場合には、演算回路２
１から各アンドゲート１３-1〜１３-10 の第１入力端子
に出力される１０ビットのデジタルデータの各ビットｍ
1 〜ｍ10が、下位ビットから順に、ｍ1 ＝０，ｍ2 ＝
１，ｍ3 ＝１，ｍ4 〜ｍ10＝０となり、その結果、各ア
ンドゲート１３-1〜１３-10 のうちで、２段目の選択回
路３-2と３段目の選択回路３-3とに夫々対応するアンド
ゲート１３-2，１３-3の第１入力端子にのみ、出力許可
を表す論理“１”の信号が入力され、それ以外のアンド
ゲート１３-1，１３-4〜１３-10 の第１入力端子には、
出力禁止を表す論理“０”の信号が入力されることとな
る。

【００４７】このため、カウンタ１５から出力される１
０ビットの出力信号の各ビットｂ1〜ｂ10のうちで、ク
ロックの２周期毎に論理が反転する２ビット目ｂ2がア
ンドゲート１３-2を介し２段目の選択回路３-2に出力選
択用二値信号Ｓ2 として与えられると共に、クロックの
４周期毎に論理が反転する３ビット目ｂ3 がアンドゲー
ト１３-3を介し３段目の選択回路３-3に出力選択用二値
信号Ｓ3 として与えられる。そして、２段目と３段目以
外の各選択回路３-1，３-4〜３-10 には、アンドゲート
１３-1，１３-4〜１３-10 の各々から、論理“０”に保
持された出力選択用二値信号Ｓ1 ，Ｓ4 〜Ｓ10が与えら
れることとなる。

【００４８】よって、この場合には、符号出力回路５に
おける最終段の選択回路３-10 から、クロックの２周期
毎に論理が反転する信号を更にクロックの４周期毎に論
理反転させた信号が出力され、その結果、最終段の選択
回路３-10 からは、式４に示したアダマール系の符号長
が８ビットで８個の直交符号Ｃ0 〜Ｃ7 のうちで、符号
番号６に対応した符号Ｃ6 である「１１００００１１」
が繰り返し出力されることとなる。

【００４９】そして、同様の動作により、第２レジスタ
１９に記憶させる符号番号ｃを１（ｃ＝１）にすれば、
式４に示したアダマール系の直交符号Ｃ0 〜Ｃ7 のうち
で、符号番号１に対応した符号Ｃ1 である「１０１０１
０１０」が最終段の選択回路３-10 から繰り返し出力さ
れ、符号番号ｃを２（ｃ＝２）にすれば、式４に示した
直交符号Ｃ0 〜Ｃ7 のうちで、符号番号２に対応した符
号Ｃ2 である「１１００１１００」が上記選択回路３-1
0 から繰り返し出力される。また、符号番号ｃを４（ｃ
＝４）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7 のう
ちで、符号番号４に対応した符号Ｃ4 である「１１１１
００００」が上記選択回路３-10 から繰り返し出力さ
れ、符号番号ｃを５（ｃ＝５）にすれば、式４に示した
直交符号Ｃ0 〜Ｃ7 のうちで、符号番号５に対応した符
号Ｃ5 である「１０１００１０１」が上記選択回路３-1
0 から繰り返し出力される。また更に、符号番号ｃを７
（ｃ＝７）にすれば、式４に示した直交符号Ｃ0 〜Ｃ7
のうちで、符号番号７に対応した符号Ｃ7 である「１０
０１０１１０」が上記選択回路３-10 から繰り返し出力
され、符号番号ｃを０（ｃ＝０）にすれば、式４に示し
た直交符号Ｃ0 〜Ｃ7のうちで、符号番号０に対応した
符号Ｃ0 である「１１１１１１１１」が上記選択回路３
-10 から繰り返し出力される。

【００５０】また例えば、符号長が４（＝２²）ビット
の任意の直交符号を生成したい場合には、第１レジスタ
１７に符号系列番号ｋとして２（ｋ＝２）を記憶させる
と共に、第２レジスタ１９に０から３までの任意の整数
を符号番号ｃとして記憶させれば良い。そして、例えば
第２レジスタ１９に記憶させる符号番号ｃを３（ｃ＝
３）にすれば、式３に示したアダマール系の符号長が４
ビットで４個の直交符号Ｃ0 〜Ｃ3 のうちで、符号番号
３に対応した符号Ｃ3 である「１００１」が最終段の選
択回路３-10 から繰り返し出力されることとなる。

【００５１】このように本第１実施形態の符号生成器１
によれば、演算回路２１へ第１レジスタ１７及び第２レ
ジスタ１９を介して、符号系列番号ｋと符号番号ｃとを
入力するだけで、その符号系列番号ｋと符号番号ｃとに
対応したアダマール系の所望の符号長（ビット数）を有
する所望の直交符号を生成して出力することができる。

【００５２】そして、例えば符号長が１０２４（＝
２¹⁰）ビットといった非常に長い直交符号であっても、
符号出力回路５を少なくとも１０個の選択回路３-1〜３
-10 によって構成することにより（つまり、選択回路を
少なくとも１０段直列に接続しておくことにより）、そ
の１０２４ビットの直交符号のうちの任意の符号を生成
することができ、しかも、その場合には、１０２４ビッ
ト以下の任意の符号長の直交符号を生成することができ
る。よって、本第１実施形態の符号生成器１によれば、
メモリを必要とせず、小規模な回路構成によって任意の
符号長の任意の直交符号を生成可能となる。

【００５３】ところで、上記第１実施形態の符号生成器
１は、アダマール系の直交符号を生成して出力するもの
であったが、次に、アダマール系の直交符号以外の直交
符号を生成する第２実施形態の符号生成器について説明
する。まず図２は、第２実施形態の符号生成器２３の構
成を表す回路図である。

【００５４】図２に示すように、本第２実施形態の符号
生成器２３は、前述した第１実施形態の符号生成器１と
比較して、演算回路２５だけが異なっており、その他の
構成については同じである。そして、この第２実施形態
の符号生成器２３に設けられた演算回路２５は、第１レ
ジスタ１７に記憶された符号系列番号ｋと第２レジスタ
１９に記憶された符号番号ｃとを入力して、その符号番
号ｃを表すｋビットのデータの上位ビットと下位ビット
を反対に並べたｋビットのデータを生成すると共に、そ
のｋビットのデータの上位ビット側に全ビットが“０”
であるｎ−ｋビットのデータを連結することにより、ｎ
ビットのデジタルデータを発生させ、そのｎビットのデ
ジタルデータの各ビットｍ1 〜ｍn を、各アンドゲート
１３-1〜１３-nの第１入力端子（図２において左側の入
力端子）へ供給する。

【００５５】このため、本第２実施形態の符号生成器２
３において、例えば、第１レジスタ１７に符号系列番号
ｋとして３（ｋ＝３）を記憶させた場合（即ち、符号長
が８ビットの直交符号を生成する場合）に、第２レジス
タ１９に記憶させる符号番号ｃを３（ｃ＝３）にすれ
ば、演算回路２５から各アンドゲート１３-1〜１３-nの
第１入力端子に出力されるｎビットのデジタルデータの
各ビットｍ1 〜ｍn は、下位ビットから順に、ｍ1 ＝
０，ｍ2 ＝１，ｍ3 ＝１，ｍ4 〜ｍn ＝０となり、その
結果、最終段の選択回路３-nからは、符号番号ｃ＝３に
対応する符号Ｃ3 として、符号長が８ビットの「１１０
０００１１」が繰り返し出力されることとなる。つま
り、この場合には、第１実施形態の符号生成器１におい
て第１レジスタ１７に符号系列番号ｋとして３（ｋ＝
３）を記憶させると共に、第２レジスタ１９に符号番号
ｃとして６（ｃ＝６）を記憶させた場合と同じ符号（即
ち、式４の符号Ｃ6 ）が、符号番号ｃ＝３に対応する符
号Ｃ3 として出力されることとなる。

【００５６】そして同様に、本第２実施形態の符号生成
器２３において、例えば、第１レジスタ１７に符号系列
番号ｋとして３（ｋ＝３）を記憶させた場合に、第２レ
ジスタ１９に記憶させる符号番号ｃを１（ｃ＝１）にす
れば、最終段の選択回路３-nからは、その符号番号ｃ＝
１に対応する符号Ｃ1 として、式４の符号Ｃ4 と同じ符
号（「１１１１００００」）が繰り返し出力され、ま
た、符号番号ｃを４（ｃ＝４）にすれば、最終段の選択
回路３-nからは、その符号番号ｃ＝４に対応する符号Ｃ
4 として、式４の符号Ｃ1 と同じ符号（「１０１０１０
１０」）が繰り返し出力されることとなる。また更に、
符号番号ｃを６（ｃ＝６）にすれば、最終段の選択回路
３-nからは、その符号番号ｃ＝６に対応する符号Ｃ6 と
して、式４の符号Ｃ3 と同じ符号（「１００１１００
１」）が繰り返し出力されることとなる。尚、第２レジ
スタ１９に記憶させる符号番号ｃを０，２，５，７の何
れかにした場合には、第１実施形態の符号生成器１と同
じ符号が出力されることとなる。つまり、本第２実施形
態の符号生成器２３において、例えば符号長が８ビット
の直交符号を生成する場合には、第２レジスタ１９に記
憶させる符号番号ｃと最終段の選択回路３-nから出力さ
れる符号Ｃｃとの対応関係が下記の式５のようになる。

【００５７】

【数５】

【００５８】そして、このような第２実施形態の符号生
成器２３によっても、第１実施形態の符号生成器１と同
様に、メモリを必要とせず、小規模な回路構成によって
任意の符号長の任意の直交符号を生成することができ
る。以上、本発明の一実施形態について説明したが、本
発明は、前述した各実施形態に限定されるものではな
く、種々の形態を採り得ることは言うまでもない。

【００５９】例えば、上記各実施形態の符号生成器１，
２３において、図１及び図２に示した符号出力回路５の
代わりに、図３に示す符号出力回路２７を用いても良
い。つまり、この符号出力回路２７では、１段目の選択
回路（第１の選択回路）３-1として、他の選択回路（第
２の選択回路）３-2〜３-nと同じ構成のものを用い、そ
の１段目の選択回路３-1に予め正論理“１”に対応する
５Ｖの電源電圧を入力するようにしている。そして、こ
のようにすれば、全ての選択回路３-1〜３-nの構成を共
通化できるという面で有利である。但し、第１及び第２
実施形態の符号出力回路５のように、１段目の選択回路
３-1をセレクタ７だけで構成する方が、インバータ９を
１個削減できるという利点がある。

【００６０】一方、上記第１及び第２実施形態の符号生
成器１，２３において、１段目の選択回路（第１の選択
回路）３-1を成すセレクタ７の２つの入力端子が接続さ
れる電源電圧（５Ｖ）と接地電位（０Ｖ）とを逆にすれ
ば、式３〜式５に例示した各符号に対して“１”と
“０”とが反対になった符号を生成することができる。
そして、このことは、図３に示す符号出力回路２７にお
いて、１段目の選択回路３-1に予め０Ｖを入力するよう
にした場合にも同様である。

【００６１】また、上記第１及び第２実施形態の符号生
成器１，２３において、１段目の選択回路３-1は、アン
ドゲート１３-1からの出力選択用二値信号Ｓ1 が論理
“０”の場合に５Ｖの方を出力し、また、２段目以降の
各選択回路（第２に選択回路）３-2〜３-nは、アンドゲ
ート１３-2〜１３-nからの出力選択用二値信号Ｓ2 〜Ｓ
n が論理“０”の場合に非反転出力動作を行うように構
成されていたが、それら選択回路３-1〜３-nの動作を逆
に設定しても良い。

【００６２】一方また、上記第１及び第２実施形態の符
号生成器１，２３において、カウンタ１５から各アンド
ゲート１３-1〜１３-nの第２入力端子へ出力される各ビ
ットｂ1 〜ｂn のうちの何れかの位相を、クロックの整
数倍だけずらすようにしても良い。そして、このように
すれば、生成される符号を第１及び第２実施形態の場合
とは異なったものにすることができる。

【図面の簡単な説明】

【図１】第１実施形態の符号生成器の構成を表す回路
図である。

【図２】第２実施形態の符号生成器の構成を表す回路
図である。

【図３】符号出力回路の変形例を表す回路図である。

【符号の説明】

１，２３…符号生成器３-1…第１の選択回路３-2〜３-n…第２の選択回路５，２７…符号出力回
路７，１１…セレクタ９…インバータ１３-1〜１
３-n…アンドゲート１５…カウンタ１７…第１レジスタ１９…第２
レジスタ２１，２５…演算回路

フロントページの続き (72)発明者伊藤隆文愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者服部敏弘愛知県西尾市下羽角町岩谷14番地株式会社日本自動車部品総合研究所内Ｆターム(参考） 5B022 BA05 CA09 DA02 FA03 5K022 EE02 EE25

Claims

【特許請求の範囲】

【請求項１】正論理を表す二値信号と負論理を表す二
値信号とを、外部から与えられる出力選択用二値信号に
応じて択一的に出力する第１の選択回路と、該第１の選択回路の次段に直列に接続され、入力される
二値信号をそのまま出力する非反転出力動作と前記入力
される二値信号の論理を反転させて出力する反転出力動
作とが、外部から与えられる出力選択用二値信号に応じ
て切り替えられるｎ−１個の第２の選択回路と、第１入力端子及び第２入力端子を有すると共に、前記第
１の選択回路及び前記ｎ−１個の第２の選択回路からな
るｎ個の選択回路の各々に対応して設けられ、前記第１
入力端子に入力される出力許可用二値信号が出力許可を
表す方の論理である場合に、前記第２入力端子に入力さ
れる二値信号を自己に対応する選択回路へ前記出力選択
用二値信号として出力し、前記出力許可用二値信号が出
力禁止を表す方の論理である場合には、前記第２入力端
子に入力される二値信号に拘わらず、自己に対応する選
択回路へ出力する前記出力選択用二値信号の論理を予め
定められた一方の論理に保持するｎ個の論理回路と、前記各論理回路の第２入力端子へ周期的に論理が反転す
る二値信号を出力する手段であって、前記ｎ個の選択回
路のうちで１段目から数えてｘ段目（但し、ｘは１から
ｎまでの各々の整数）の選択回路に対応する論理回路の
第２入力端子へは、クロックに同期し且つ該クロックの
周期の２^x-1 倍の時間毎に論理が反転する二値信号を出
力する信号出力手段とを備え、生成すべき符号に応じて、前記各論理回路の第１入力端
子へ、出力許可と出力禁止との何れかを表す論理の前記
出力許可用二値信号を供給することにより、前記ｎ個の
選択回路のうちの最終段の選択回路から前記生成すべき
符号を出力させるように構成されたこと、を特徴とする符号生成器。
【請求項２】請求項１に記載の符号生成器において、前記信号出力手段は、前記クロックに同期して０から２ⁿ−１までを繰り返し
カウントし、そのカウント値を表すｎビットの出力信号
の各ビットを、前記各論理回路の第２入力端子へ、前記
１段目の選択回路に対応する論理回路からの順に供給す
る２ⁿ進カウンタからなること、を特徴とする符号生成器。
【請求項３】請求項１又は請求項２に記載の符号生成
器において、前記第２の選択回路は、前記入力される二値信号の論理を反転させるインバータ
と、前記入力される二値信号と前記インバータの出力との何
れか一方を前記出力選択用二値信号に応じて択一的に出
力するセレクタとから構成されていること、を特徴とする符号生成器。
【請求項４】請求項１ないし請求項３の何れかに記載
の符号生成器において、前記第１の選択回路は、２つの入力端子のうちの一方の入力端子が正論理を表す
第１の電圧に接続されると共に、他方の入力端子が負論
理を表す第２の電圧に接続され、前記第１の電圧と前記
第２の電圧との何れか一方を前記出力選択用二値信号に
応じて択一的に出力する切替回路であること、を特徴とする符号生成器。
【請求項５】請求項１ないし請求項４の何れかに記載
の符号生成器において、生成すべき符号のビット数を特定する第１情報と、前記
生成すべき符号におけるビットの並びを特定する第２情
報とを入力し、その第１情報と第２情報とに基づき、前
記各論理回路の第１入力端子へ前記出力許可用二値信号
を供給する演算回路を備えたこと、を特徴とする符号生成器。
【請求項６】請求項１ないし請求項５の何れかに記載
の符号生成器において、前記論理回路は、前記第１入力端子と前記第２入力端子とに夫々入力され
る両信号の論理積信号を、前記出力選択用二値信号とし
て出力する論理積回路であること、を特徴とする符号生成器。
【請求項７】請求項５に記載の符号生成器において、前記論理回路は、前記第１入力端子と前記第２入力端子とに夫々入力され
る両信号の論理積信号を、前記出力選択用二値信号とし
て出力する論理積回路であり、前記演算回路は、前記第１情報として、生成すべき符号のビット数を２^k
（但し、ｋは１からｎまでの整数）で表した場合の前記
整数ｋを入力すると共に、前記第２情報として、０から
２^k−１までの何れかの整数である符号番号を入力し、
更に、前記符号番号から予め定められた規則に基づきｋ
ビットのデータを生成すると共に、そのｋビットのデー
タの上位ビット側に全ビットが０であるｎ−ｋビットの
データを連結することにより、生成すべき符号に対応し
たｎビットのデジタルデータを発生させ、そのｎビット
のデジタルデータの各ビットを、前記各論理回路の第１
入力端子へ、前記１段目の選択回路に対応する論理回路
からの順に供給するよう構成されていること、を特徴とする符号生成器。