JP2000083015A - クロック信号に対してデ―タ信号の遷移を判断することによりデ―タ分析を改善する信号比較システム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】クロック信号の遷移に関連してテ゛ータ信号の遷移を判
断する信号比較システム及び方法を提供すること。 【解決手段】信号比較システム(20)は、テ゛ータ信号(54)がその
クロック信号(12)の遷移に近接して遷移し、それによってテ゛
ータ信号(54)のサンフ゜リンク゛においてエラーが起こりうるか否か
を判断する。第1のラッチ(56)が、クロック信号(12)の遷移に基
づきテ゛ータ信号(54)のテ゛ータ値をラッチする。第2のラッチ(58)
は、クロック信号(12)の遅延した遷移に基づきテ゛ータ信号(54)
のテ゛ータ値をラッチする。比較装置(70)は、2つのラッチ(56,
58)の値を比較し、2つの値が異なる場合、特定の論理値
を出力する。特定の論理値は、テ゛ータ信号(54)が、クロック信
号(12)に非常に近接して遷移し、第1のラッチ(56)のテ゛ータ値
が信頼できない可能性のあることを示す。テ゛ータ信号(54)
の遅延を、特定の論理値の検出をもたらす2つの遅延の
中間の位置にセットすることによって、テ゛ータ信号(54)が、ク
ロック信号(12)の遷移に近接して遷移することに関連するタ
イミンク゛エラーを最小限にし、より信頼できる通信が、確立さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にコンピュ
ータ・システムに関連し、特に、データ信号の遷移がク
ロック信号の遷移に関連していつ発生するかを判断する
ことにより、データ分析を改善する信号比較システム及
び方法に関するものである。

【０００２】

【従来の技術】本技術分野で周知のように、コンピュー
タ・システム内のデータは、一般にシステム・クロック
信号を基準としてサンプリングされる。例えば、データ
信号は、クロック信号の立上がりエッジが発生する毎に
サンプリングされる。データ信号がクロック信号を基準
として同期されている時、クロック信号は、データ信号
の各ビットについて１サンプルを生成するようになって
いる（例えば、クロック信号の立上がりエッジは、デー
タ信号のビットごとに１回発生する）。従って、データ
信号の各ビットは、確実にサンプリングされ、コンピュ
ータ・システムがあらゆる機能性を実行するのに使用さ
れる。

【０００３】理想的には、クロック信号の遷移は、デー
タ信号の遷移と近接して発生しない方がよい。データ信
号の遷移がクロック信号の遷移の発生に近接しすぎる
と、データ信号がサンプリングされる時にデータが遷移
状態にある可能性があり、それによってデータが信頼で
きなくなる。更に、タイミングがわずかでも変化するこ
とにより、クロックの遷移が実際にデータの１ビットを
スキップし、データの次のビットを早まってサンプリン
グする可能性がある。従って、通常、データの信頼性を
確実にするために、クロック信号の遷移を、対応するデ
ータ信号の遷移から十分に分離した状態に保つようかな
りの注意が払われている。

【０００４】しかしながら、データ信号の遷移とクロッ
ク信号の遷移を十分に分離することを、常に確実に行う
ことができるとは限らない。データ信号とクロック信号
を処理する際の遅延に加えて、データ信号とクロック信
号を生成する際のエラーにより、２つの信号の遷移が互
いに変動し、それによって、データ信号の遷移がクロッ
ク信号の遷移に近接しすぎるために、信頼できるデータ
を確実にすることができなくなる場合がある。従って、
クロック信号の遷移に関連してデータ信号の遷移がいつ
発生するかを判断するシステムまたは方法が必要となっ
ている。これは、例えばロジック・アナライザのような
外部ソースからデータ信号及びクロック信号を受信する
システムにおいて、特に重要である。

【０００５】ロジック・アナライザは、データ内のエラ
ーを検出するために、コンピュータ・システムまたは他
のデジタル・システム内で生成されるデータを分析す
る。従って、ロジック・アナライザは、分析を受けるシ
ステムからデータを受信し、同様にそのシステムから受
信する外部クロック信号に対してデータをサンプリング
する。ロジック・アナライザでは、受信したクロック信
号の遷移の発生が受信したデータ信号の遷移に近接しす
ぎないことを確実にするのが望ましい。そうでないと、
タイミング・エラーが発生し、それによって正しいデー
タの分析ができなくなる。

【０００６】従来のシステムでは、分析対象のシステム
に較正用に予め決められたデータ信号を伝送させること
により、データ信号の遷移とクロック信号の遷移を十分
に分離するテストを行うものが多い。この場合、サンプ
リングされたデータを予め決められたデータと比較し、
２つのデータが一致するか否かを判断する。２つのデー
タ信号が一致する場合、データ信号とクロック信号の遷
移が十分に分離しているとみなす。一方、２つのデータ
信号が一致しない場合は、２つの信号のタイミングを調
整し、それからデータを再度テストする。この処理を、
２つの信号が一致するまで続行する。

【０００７】

【発明が解決しようとする課題】このような従来技術の
方法では、正確な結果を確定するまで時間がかかるだけ
でなく、分析対象のシステムが「信頼性が保証された
（known-good）」信号を生成することができなければな
らない。更に、データ信号の遷移に関連するクロック信
号の遷移のタイミングは、実際には判断することができ
ず、それによって２つのデータ信号が一致しない場合
に、エラーの原因を分離することが困難となっている。

【０００８】このように、今までは、このような分野の
技術において明確にはされていなかったが、タイミング
・エラーを検出して除去することができるよう、クロッ
ク信号の遷移に関連してデータ信号の遷移を判断する信
号比較システム及び方法を提供する必要があった。

【０００９】

【課題を解決するための手段】本発明は、上述した従来
技術の不完全な部分及び欠点を克服するものである。本
発明は、第１の信号の遷移が第２の信号の遷移に関連し
ていつ発生するかを判断することにより、データ通信を
改良するシステム及び方法を提供する。

【００１０】本発明は、第１のラッチ、第２のラッチ、
第１の遅延機構及び比較装置を利用する。第１のラッチ
は、第１の信号（例えば、クロック信号）の遷移に応答
して、第２の信号の値（すなわちデータ信号）をラッチ
入力し、その第１のラッチの現在値をラッチ出力する。
遅延機構は、クロック信号の遷移を遅延させるように構
成されており、それにより、第２のラッチは、クロック
信号の遷移に対応する第１の遅延した信号の遷移を受信
する。第２のラッチは、クロック信号の第１の遅延した
遷移に応答して、データ信号の値をラッチ入力し、第２
のラッチの現在値をラッチ出力する。比較装置は、第１
及び第２のラッチからラッチ出力された値を比較し、２
つの値が異なる場合、特定の論理値を出力する。この特
定の論理値は、データ信号の遷移がクロック信号の遷移
と第１の遅延した信号の遷移との間で発生したことを示
すようになっている。

【００１１】本発明の他の特徴によれば、比較装置の出
力をラッチ入力し、クロック信号の他の遅延した遷移に
応答して比較装置にフィードバック信号をラッチ出力す
る第３のラッチが設けられている。比較装置は、フィー
ドバック信号を分析し、フィードバック信号が、第３の
ラッチが特定の論理値を予め受信したことを示す場合、
上述した特定の論理値を出力するようになっている。第
３のラッチは、更にクリア信号を受信した場合に、その
データ値をクリアするように構成されている。

【００１２】本発明の他の特徴によれば、比較装置に
は、排他的論理和ゲート及び論理和ゲートが設けられて
いる。排他的論理和ゲートは、第１及び第２のラッチか
らラッチ出力される値が異なる場合、特定の論理値に対
応する信号を出力するように構成されている。論理和ゲ
ートは、排他的論理和ゲートの出力またはフィードバッ
ク信号のいずれかが特定の論理値と一致する場合に、そ
の特定の論理値を出力するように構成されている。

【００１３】本発明の他の特徴によれば、データ信号が
クロック信号の遷移と対応する第１の遅延した遷移との
間で遷移したかどうかを判断する制御論理が設けられて
いる。そして、制御論理は、データ信号に関連したクロ
ック信号のタイミング関係を変化させることにより、ク
ロック信号の遷移と対応する第１の遅延した遷移との間
で発生する第２の信号の遷移の数を最小限にする。

【００１４】本発明は、多くの利点を有しているが、単
なる例としてそのうちのいくつかを以下に詳述する。

【００１５】本発明の利点は、データ信号が対応するク
ロック信号の遷移に近接して遷移することに関連するエ
ラーを検出することができるということである。

【００１６】本発明の他の利点は、データ信号がクロッ
ク信号の遷移に近接して遷移することに関連するエラー
を除去するためにクロック信号を基準としてデータ信号
のタイミングを調整することができるということであ
る。

【００１７】本発明の他の利点は、サンプリングしたデ
ータ信号の精度を確実にすることにより、より信頼でき
るデータ通信を実現することができるということであ
る。

【００１８】本発明の他の利点は、２つの信号のタイミ
ング関係を、その２つの信号を利用した特定の適用例と
は無関係に、テスト及び改良することができるというこ
とである。従って、本発明は、あらゆる適用例で実現す
ることが可能である。

【００１９】本発明の他の特徴及び利点は、詳細な説明
において以下の図面を考察することにより、当業者にと
って明らかとなる。特許請求の範囲で規定しているよう
に、このような特徴及び利点はすべて、本発明の範囲に
含まれることが意図されている。

【００２０】

【発明の実施の形態】本発明は、以下の図面を参照して
より一層理解することができる。これらの図の構成要素
は、互いに正確な縮尺によるものではなく、本発明の原
理を明確に示すことに重点が置かれている。また、同一
の参照番号は、いくつかの図を通じて対応する部分を示
している。

【００２１】図１及び図２は、対応するデータ信号14の
遷移に関連したクロック信号12の遷移を示したものであ
る。図１は、クロック信号12及びデータ信号14の遷移が
十分に離れて発生しているために正確なサンプリングが
確実である理想的な状態を示している。図１及び図２で
は、例証の目的のためだけに、データ信号14がクロック
信号12の各周期に対して２ビットの情報を有し、データ
信号14が、クロック信号12の各遷移毎にサンプリングさ
れるものと仮定する（すなわち、データ信号14は、クロ
ック信号12の各立上がりエッジ及び立下がりエッジにお
いてサンプリングされる）。図１において破線の参照線
で示すように、各クロック信号12の遷移は、データ信号
14の各データ・ビットのほぼ中間で発生している。各デ
ータ信号14のビットの中間でクロック信号12が遷移する
ことは、各データ・ビットの中心が安定しており、タイ
ミングがわずかに変化した場合のエラーが、発生すると
しても非常に少ない可能性が高いということから、理想
的な状態である。

【００２２】図１と対照的なのが、２つの信号の遷移
が、互いに近接しすぎて発生しているために、信頼でき
るサンプリングを保証することができない時の同じクロ
ック信号12及びデータ信号14を表す図２である。図２に
おいて破線の参照線で示すように、クロック信号12の遷
移は、データ信号14の各ビットのスタート・ポイント及
びストップ・ポイントに非常に近接して発生している。
その結果、タイミングのいかなる変化によっても、クロ
ック信号12の遷移が誤ったデータ信号14のビットの間に
発生する可能性があり、それによって不正確なデータ値
がサンプリングされる。更に、本技術分野で周知のよう
に、ある状態から他の状態へ切換える（例えば、ローの
値からハイの値へ切換える、またはその逆に切換える）
ためには、１ビットについてある有限の遷移時間があ
る。従って、クロック信号12の遷移がデータ信号14の遷
移に近接して発生していることにより、信頼できない結
果を生じる遷移状態にある間に、データ信号14がサンプ
リングされる可能性がある。従って、クロック信号12が
データ信号14の遷移に近接して遷移しているか否かを検
知し、それによってサンプリング・エラーを適切に処理
することができることが望ましい。

【００２３】本発明は、クロック信号12がデータ信号14
に関連していつ遷移しているかを判断することにより、
データ分析を改善する信号比較システム及び方法を提供
する。好適な実施態様では、図３に例示しているよう
に、本発明の信号比較システム20は、関連した方法論と
共にコンピュータ・システム23内で実現される。更に、
コンピュータ・システム23は、好ましくはロジック・ア
ナライザである。上述した従来の技術で述べたように、
ロジック・アナライザは、一般に、他のデジタル・シス
テムからの外部クロック信号12（図１及び図２）に関連
して外部データ信号14（図１及び図２）を評価するもの
なので、信号比較システム20は、ロジック・アナライザ
において特に有効である。しかしながら、本発明の原理
は、ロジック・アナライザに限定されるものではなく、
ある信号の他の信号の遷移に関連する遷移を検出するこ
とが望まれるどんなシステムにおいても実現することが
できる。

【００２４】更に、信号比較システム20の機能を制御す
る制御論理24は、コンピュータ・システム23のコンピュ
ータ・メモリ25に格納することができる。なお、制御論
理24は、コンピュータ読出し可能なシステムまたは方法
により、あるいはそれに関連して使用されるコンピュー
タ読出し可能な媒体であれば何にでも、格納及び移送す
ることができる。本明細書においては、コンピュータ読
出し可能な媒体は、電子的、磁気的、光学的等の、コン
ピュータ関連システムまたは方法により、あるいはそれ
に関連して使用されるコンピュータ・プログラムを収容
または格納することができる物理的装置または手段であ
る。例として、制御論理24は、従来のポータブル・コン
ピュータ・ディスケットに磁気的に格納及び移送が可能
であるものとする。

【００２５】図３に示すコンピュータ・システム23の好
適な実施態様では、デジタル信号プロセッサ（DSP）の
ような、１または複数のバスを有することが可能なロー
カル・インタフェース27を介して、システム23内の他の
要素と通信しそれらを駆動する１または複数の従来から
のプロセッサ要素26を含む。また、入力装置28は、例え
ばキーボードまたはマウスであって、コンピュータ・シ
ステム23のユーザがデータを入力するのに使用すること
ができる。スクリーン・ディスプレイ29またはプリンタ
31は、ユーザがデータの出力に使用することができる。
ディスク記憶装置32は、ローカル・インタフェース27に
接続されることにより、不揮発性ディスク（例えば、磁
気的または光学的等）に対してデータの送信・受信を行
うことができる。信号比較システム20は、他のコンピュ
ータ・システム34に接続することができる。例えば、信
号比較システム20は、他のコンピュータ・システム34に
接続した場合に、分析対象である信号12、14を受信する
ことができる。

【００２６】第１の実施態様 図４は、本発明の第１の実施態様による信号比較システ
ム20を示している。遅延機構52は、データ信号14を受信
して、遅延データ信号54を出力するようになっている。
遅延機構52は、遅延データ信号54の遷移がクロック信号
12の遷移から十分に離れるのを確実にするためにデータ
信号14を適当な量だけ遅延させるよう構成されている。
遅延機構52の動作の詳細については後述する。

【００２７】ラッチ56、58は、データ（D）入力として
遅延データ信号54を受信するよう構成されている。ラッ
チ56、58は、従来からのどのような設計でもよく、好適
な実施態様では、適当なタイプまたはモデルの従来から
のフリップ・フロップである。ラッチ56は、クロック入
力としてクロック信号12を受信するようになっている。
従って、ラッチ56は、遅延データ信号54の現在のデータ
値を格納し、クロック信号12の遷移を検出した時に、信
号62としてラッチ56に現在格納している値（Q）を伝送
するように構成されている。信号62は、比較装置70及び
ロジック・アナライザの機能性を実行するために、本技
術分野で周知の技術によりデータ値を処理するロジック
・アナライザ内の他の回路（図３）によって受信される
ようになっている。従って、信号62は、遅延データ信号
54のサンプリングされたデータ値と等しい。

【００２８】遅延機構64は、クロック信号12を受信する
ようになっている。遅延機構64は、クロック信号12を遅
延させ、遅延クロック信号66として遅延した形態のクロ
ック信号12を出力するよう構成されている。遅延量は、
多くの他の要因によって左右されるが、少なくとも、遅
延データ信号54の状態の変化がラッチ56にラッチされた
後、ラッチ56のデータ値が安定化するのに十分な時間量
に相当しなければならない。ラッチ58は、一旦遅延クロ
ック信号66の遷移を検出すると、遅延データ信号54の現
在値を格納して、現在格納しているラッチ58のデータ値
を比較装置70によって受信される信号68として伝送する
ようになっている。

【００２９】比較装置70は、信号62と信号68を比較し、
それらの信号が異なる場合に特定の論理値を有する信号
73を出力するように構成されている。例えば、好適な実
施態様において、比較装置70は、好ましくは信号62、68
が異なる場合に論理的にハイの値を伝送するように構成
されている。更に、比較装置70は、好ましくは、フィー
ドバック信号71を分析して、信号71が信号73の特定の論
理値と同一の値を有することによって特定の状態を示す
場合に、上述した特定の論理値を出力するように構成さ
れている。フィードバック信号71については、後述す
る。従って、比較装置70は、好ましくは、信号62、68が
異なる場合、あるいは信号71が信号73のハイの論理値と
同一の値を有する場合に、論理的にハイの値を出力する
ようになっている。

【００３０】比較装置70は、好ましくは排他的論理和ゲ
ート72及び論理和ゲート75を含んでいる。排他的論理和
ゲート72は、従来技術において十分に確立されている原
理に従って、信号62と信号68とを比較するようになって
いる。従って、排他的論理和ゲート72は、好ましくは、
信号62が信号68のデータ値とは異なる値である場合にの
み、ハイの論理値を出力するようになっている。それ以
外の場合、排他的論理和ゲート72は、ローの論理値を出
力するようになっている。

【００３１】論理和ゲート75は、排他的論理和ゲート72
の出力を受信すると共に、ラッチ78からのフィードバッ
ク信号71を受信するように構成されている。好ましく
は、フィードバック信号71は、ラッチ78が先に比較装置
70からのハイの論理値を検出した場合に、ハイの論理値
を示すようになっている。論理和ゲート75は、従来技術
において十分に確立されている原理に従って、排他的論
理和ゲート72の出力及びフィードバック信号71を分析す
るように構成されている。従って、論理和ゲート75は、
排他的論理和ゲート72の出力またはフィードバック信号
71のいずれかが論理的ハイの値と一致する場合に、論理
的ハイの値を出力するようになっている。

【００３２】ラッチ78は、遅延機構85から遅延クロック
信号82を受信するように構成されている。ラッチ78は、
更にラッチ78に格納したデータ値をフィードバック信号
71として出力し、ラッチ78が遅延クロック信号82の遷移
を検出した時に比較装置70の出力を格納するように構成
されている。

【００３３】遅延機構85は、クロック信号12を適当な量
だけ遅延させ、遅延クロック信号82として遅延した形態
でクロック信号12を出力するよう構成されている。適当
な遅延の量は、多くの他の要因によって左右されるが、
少なくとも、ラッチ78が現在のクロック信号12の遷移に
よって正しく更新されたことを確実にするのに十分な時
間に対応していなければならない。従って、遅延機構85
の遅延の量は、少なくとも、遅延機構64の遅延時間と、
信号68がラッチ58からラッチ出力されてゲート72、75を
介してラッチ78に渡される時間と、ラッチ78内に格納さ
れたデータ値の遷移が安定化するための時間とを足した
時間に対応していなければならない。

【００３４】遅延機構52、64、85は、信号を所望の時間
遅延させる機能性を達成するものであれば従来からのど
のような設計でもよい。図５は、遅延機構52、64、85の
可能な構成例を示している。各遅延機構52、64、85は、
好ましくは、複数の接続96によりマルチプレクサ95に接
続された複数のバッファ92を有するように構成されてい
る。遅延機構52、64、85は、接続97上の遅延対象の信号
12または14（図４）を受信するようになっている。接続
97上の信号は、各バッファ92を介してマルチプレクサ95
に渡されるようになっている。本技術分野で周知のよう
に、マルチプレクサ95は、接続96a、96b、96c、96dまた
は97上の信号のうちの１つを出力接続98により出力する
従来からの設計によるものである。

【００３５】制御論理24は、いずれの接続96a、96b、96
c、96dまたは97を選択すべきかをマルチプレクサ95に指
示するために制御信号をマルチプレクサ95に供給するよ
うになっている。本技術分野で周知のように、各バッフ
ァ92a、92b、92c、92dは、有限の時間量により信号を遅
延させる。従って、接続97上の信号は遅延しないが、各
接続96上の各信号は、その信号が通過するバッファ92の
数に対応した時間だけ遅延する。信号が通過するバッフ
ァ92の数が多いほど、信号の遅延時間が長くなる。従っ
て、マルチプレクサ95に入力を与える接続96a、96b、96
c、96dまたは97を変えることにより、遅延機構52、64、
85の遅延時間を変えることができる。

【００３６】第２の実施態様 本発明の第２の実施態様を、図６に示す。第２の実施態
様の構成は、例えば、ラッチ112及び遅延機構114が加わ
っているということを除けば、第１の実施態様と同様で
ある。ラッチ112は、データ入力として遅延データ信号5
4を受信するよう構成されている。更に、遅延機構64か
らの遅延クロック信号66を受信するラッチ58の代りに、
ラッチ112が遅延クロック信号66を受信するようになっ
ている。ラッチ112は、更に遅延データ信号54の現在値
を格納し、ラッチ112が遅延クロック信号66からの遷移
を検出した時に、ラッチ112に格納されている現在のデ
ータ値を出力するようになっている。ラッチ112から出
力される信号は、本技術分野の周知の技術により更に処
理されるためにロジック・アナライザ内の他の回路に伝
送される。なお、ラッチ112は、遅延データ信号54のサ
ンプルを、第１の実施態様におけるサンプリングされた
信号を供給するラッチ56の代りに、ロジック・アナライ
ザの他の回路に供給するようになっている。

【００３７】第１の実施態様と同様に、遅延機構64は、
ラッチ56にクロック入力されたデータ値を安定化するの
に十分な時間だけ、クロック信号12を遅延するようにな
っている。更に、遅延機構114は、遅延クロック信号66
を遅延させ、遅延クロック信号116として更に遅延させ
た形態でクロック信号12を出力するようになっている。
遅延機構114に関連した遅延量は、少なくとも、ラッチ1
12において遷移したデータ値を安定化させるのに十分な
時間に遅延機構64の遅延時間を足した時間に対応してい
なければならない。

【００３８】動作 信号比較システム20及び関連する方法論の好ましい使用
及び動作について、以下に説明する。

【００３９】第１の実施態様 図４において、信号比較システム20は、クロック信号12
及びデータ信号14を受信する。上述したように、信号比
較システム20は、好ましくは、データ信号14を分析する
のに使用するコンピュータ・システム23内にある。ここ
では、コンピュータ・システム23をロジック・アナライ
ザに限定する。従って、信号比較システム20は、好まし
くは、コンピュータ・システム23（図３）によって分析
される外部ソース（例えば、コンピュータ・システム3
4）から、システム・インタフェース33を介してクロッ
ク信号12及びデータ信号14を受信する。

【００４０】信号比較システムが一旦データ信号14を受
信すると、データ信号14は、遅延機構52を通ってラッチ
56、58に渡される。後述するように、遅延機構52は、デ
ータ信号14を遅延し、そのデータ信号14を遅延した形態
で遅延データ信号54として出力する。最初は、遅延機構
52は、データ信号14を自由に通過させるゼロの遅延時間
を含むあらゆる時間で、データ信号14を遅延させること
ができる。遅延データ信号54のデータ値は、クロック信
号12の遷移によりラッチ56にクロック入力される。

【００４１】クロック信号12は、遅延機構64により、少
なくともラッチ56にクロック入力されるデータ値が整定
するのに十分な時間遅延される。ここで、「整定」と
は、安定したデータの状態に到達することをいう。ラッ
チ56にクロック入力したデータ値が安定化した後、クロ
ック信号12の遷移が、遅延機構64からラッチ58に遅延ク
ロック信号66として渡される。ラッチ58は、上記遷移に
応答して、遅延データ信号54の現在のデータ値をラッチ
58にラッチする。

【００４２】遅延データ信号54が、そのデータ値がラッ
チ56に格納される時間と、ラッチ58に格納される時間と
の間で遷移しない限りは、ラッチ56、58に格納されるデ
ータ値は一致するはずである。しかしながら、遅延デー
タ信号54が、ラッチ56、58がそれぞれ受信する信号12、
66の遷移の間で状態を切換える場合、ラッチ56、58のデ
ータ値は異なる。

【００４３】ラッチ56、58の値が、それぞれ、クロック
信号12及び遅延クロック信号66の次の遷移によりラッチ
出力された時、比較装置70の排他的論理和ゲート72は、
ラッチ56、58に格納された値が異なる場合のみ、ハイの
論理値を出力する。従って、排他的論理和ゲート72は、
遅延データ信号54が、遅延データ信号54のラッチ56への
ラッチと、遅延データ信号54のラッチ58へのラッチとの
間で状態を切換える場合のみ、論理的ハイの値を出力す
る。その結果、排他的論理和ゲート72からのハイの論理
値出力は、遅延データ信号54がクロック信号12の遷移に
非常に近接して遷移するために、ラッチ56に格納された
データ値が信頼できないものとなる可能性のあることを
示す。

【００４４】排他的論理和ゲート72からのハイの論理値
により、論理和ゲート75は、信号73としてハイの論理値
を出力する。論理和ゲート75が信号73を出力した後、ク
ロック信号12の遷移は、遅延クロック信号82として遅延
機構85からラッチ78へ渡される。信号73が論理的ハイの
値である場合、ラッチ78に格納されるデータ値は同様に
論理的ハイの値になり、次に遅延クロック信号82が遷移
した時に、ラッチ78はそれに格納している論理的ハイの
値を論理和ゲート75に伝送する。これにより、論理和ゲ
ート75は、再度論理的ハイの値を出力する。従って、ラ
ッチ78の値は、一旦論理的ハイの値となると、ラッチ78
がクリア信号121によってリセットされるまで論理的ハ
イの値の状態を維持する。

【００４５】従って、ラッチ78に格納された値は、遅延
データ信号54がクロック信号12の遷移に近接して遷移
し、それによって比較装置70が上述したように論理的ハ
イの値を出力するようになるまで、論理的ローの値とな
っている。一旦遅延データ信号54がクロック信号12の遷
移に近接して遷移するようになると、ラッチ78に格納さ
れた値が論理的ハイの値に遷移し、ラッチ78がクリア信
号121によってリセットされるまで、フィードバック信
号71及び論理和ゲート75により論理的ハイの値が維持さ
れる。従って、ラッチ78は、状態標識として動作する。
この場合、ラッチ78の論理的ローの値は、クリア信号12
1が最後に伝送されるまでタイミング・エラーが全く検
出されなかったことを示し、ラッチ78の論理的ハイの値
は、クリア信号121が最後に伝送されるまでタイミング
・エラーが発生した可能性のあることを示す。

【００４６】タイミング・エラーが発生しているか否か
を判断するために、制御論理24（図３）は、信号71を読
み出すことによりラッチ78の値を周期的にチェックす
る。信号71がハイである場合、タイミング・エラーが発
生している可能性があり、遅延データ信号54がクロック
信号12の遷移に非常に近接して遷移しているために、信
号62からのデータが信頼できないことが分かる。制御論
理24（図３）及び信号比較システム20は、好ましくはこ
の情報を使用して、図７の方法論を実現する。

【００４７】図７は、図１に示すように、クロック信号
12の遷移の位置が遅延データ信号54のデータ・ビットの
中間で発生するのを確実にするために実現可能な方法論
を示している。図４及び図７において、図７は、制御論
理24（図３）及び信号比較システム20の機能性を示して
いる。制御論理24（図３）は、最初に、ブロック151に
おいてフィードバック信号71の値をチェックする。フィ
ードバック信号71が論理的ハイでない場合、制御論理
は、遅延機構52内のマルチプレクサ95（図５）に制御信
号を供給し、ブロック153に示すように、遅延機構52の
遅延時間を延長する。例えば、遅延機構52のマルチプレ
クサ95が現在、接続97からの信号を出力しているとする
と、ブロック153の実行において制御論理24（図３）の
制御により、マルチプレクサ95が代わりに接続96a上の
信号を出力するようになる。

【００４８】図４及び図７において、データ信号14を伝
送するルーチン・コース中に、遅延データ信号54の少な
くとも１データ・ビットが状態を切換えることを可能と
するだけの十分に長い時間が経過した後、フィードバッ
ク信号71は、再びハイの論理値であるかのチェックをさ
れる。ブロック151、153に示すように、ハイの論理値が
フィードバック信号71に検出されるまで、遅延機構52の
遅延時間を延長する処理を継続する。この時点では、ク
ロック信号12は、遅延データ信号54の遷移に近接して遷
移している。

【００４９】ブロック159に示すように、遅延機構52の
マルチプレクサ95（図５）が現在アクセスしている接続
96（図５）に対応する値は、メモリ25（図３）に格納さ
れる。そして、制御論理24（図３）は、図７のブロック
161に示すように、遅延機構52のマルチプレクサ95（図
５）に対し異なる接続96または97（図５）にアクセスさ
せることにより、遅延機構52の遅延時間を短縮させる。

【００５０】また、ブロック161に示すように、クリア
信号121をラッチ78に伝送することによりラッチ78をリ
セットする。そして、フィードバック信号71は、ブロッ
ク163において論理値がハイであるかのチェックをされ
る。フィードバック信号71がハイの論理値でない場合、
制御論理24（図３）は、アクセスされた接続96、97上の
信号が通過するバッファ92の数を減少させることを除
き、ブロック153について上述したのと同様の技術を用
いて遅延時間を短縮する。ブロック163、165に示すよう
に、遅延機構52の遅延時間を短縮する処理は、フィード
バック信号71がハイの論理値となるまで継続される。こ
の時、遅延データ信号54は再びクロック信号12の遷移に
近接して遷移している。更に、制御論理24（図３）は、
この時、遅延データ信号54のタイミングを図１に示す理
想的な状態（すなわち、クロック信号12がサンプリング
されたデータ信号14のビットの中間で遷移している）に
設定するのに十分な情報を有している。

【００５１】ここで、制御論理24（図３）は、ブロック
169において、遅延機構52のマルチプレクサ95（図５）
に制御信号を供給し、マルチプレクサ95に、遅延機構52
のマルチプレクサ95によって現在アクセスされている接
続96（図５）とメモリ25（図３）に記録されている接続
96との中間にある接続96または97を選択させる。例え
ば、図５において、ブロック151でハイの論理値が検出
された場合、マルチプレクサ95が接続96dにアクセス
し、ブロック163で論理的ハイの値が検出された場合、
接続97にアクセスしていたとする。クロック信号12の遷
移が図１に示すように遅延データ信号54のデータ・ビッ
トの中間で発生するためには、制御論理24（図３）は、
遅延機構52のマルチプレクサ95（図５）に命令して、接
続96dと接続97との中間の接続96bを選択させる。そうす
ることにより、遅延データ信号54がクロック信号12の遷
移に非常に近接して遷移することによるタイミング・エ
ラーは、除去されるか、少なくとも大幅に減少する。

【００５２】第２の実施態様 本発明の第２の実施態様の動作は、第１の実施態様と同
様である。図６において、第１の実施態様と同様に、遅
延データ信号54がクロック信号12の遷移によってラッチ
56にラッチされる。遅延機構64が、ラッチ56にラッチさ
れたデータが安定化するのに十分な時間クロック信号12
を遅延させた後、ラッチ112は、遅延クロック信号66か
らの遅延した遷移に応答して、遅延データ信号54の現在
値をラッチ112に格納する。遅延機構114が、ラッチ112
にラッチされたデータが安定化するのに十分な時間遅延
クロック信号66を遅延させた後、ラッチ58は、遅延クロ
ック信号116からの遅延した遷移に応答して、遅延デー
タ信号54の現在値をラッチ58に格納する。

【００５３】ロジカル・アナライザ21内の他の回路が使
用するサンプル値データは、遅延クロック信号66の次の
遷移に応答して、ラッチ112が供給する。これは、ラッ
チ56がサンプル値データを供給する第１の実施態様とは
反対である。第１の実施態様と同様に、ラッチ78は、２
つのラッチ56、58が対応するクロック信号12、116によ
ってクロックされた後に、ラッチ56内のデータ値がラッ
チ58内のデータ値とは異なる場合のみ、フィードバック
信号71としてハイの論理値を出力する。

【００５４】従って、信号比較システム20が、ラッチ5
6、58のクロック遷移の間で遅延データ信号54の遷移を
検出しない場合、ラッチ112のデータは、ラッチ56、58
のクロッキングの間でラッチ112に格納されているた
め、正しいと推定される。従って、信号比較システム20
の第１及び第２の実施態様の両方により、クロック信号
12の遷移のある時間周期内での遅延データ信号54の遷移
を検出することが可能となる。しかしながら、第１の実
施態様の回路は、この機能性を最小限の部品点数で、か
つ、より短い処理時間で実行する。従って、第１の実施
態様が、本発明の好ましい実施態様である。

【００５５】本発明は、遅延データ信号54がクロック信
号12の各遷移により（すなわち、クロック信号12の各立
上がりエッジ及び立下がりエッジにより）サンプリング
されるものとしている。しかしながら、従来技術で周知
のように、データはクロック信号12のあらゆる状態に応
じてサンプリングすることができる。本発明の原理から
逸脱せずに、クロック信号12に対して遅延データ信号54
のサンプリング・レートを変化させることができるとい
うことは、当業者にとって明らかである。

【００５６】なお、詳細な説明を締めくくるにあたり、
本発明の原理から実質的に逸脱せずに、他の多くの変形
例及び変更例が好ましい実施態様として可能であるとい
うことは、当業者にとって明らかとなる、ということを
述べておく。このような変形例及び変更例はすべて、特
許請求の範囲において述べたように、本発明の範囲内に
含まれるものである。

【００５７】以下においては、本発明の種々の構成要件
の組み合わせから成る例示的な実施態様を示す。

【００５８】１． 第１の信号（12）の遷移に応答して
データ信号（54）の第１のデータ値を伝送する第１のラ
ッチ（56）と、第２の信号（66）の遷移に応答して前記
データ信号（54）の第２のデータ値を伝送する第２のラ
ッチ（58）と、前記第１の信号（12）を受信し、その後
第１の遅延期間の後に前記第２の信号（66）を伝送する
ように構成された第１の遅延機構（64）と、前記第１の
データ値を前記第２のデータ値と比較し、前記第１のデ
ータ値が前記第２のデータ値と異なる場合に、第１の特
定の論理値を伝送するように構成された比較装置（70）
とから成り、前記第１の特定の論理値が、前記データ信
号（54）の遷移が、前記第１の信号（12）の前記遷移と
前記第２の信号（66）の前記遷移との間で発生したこと
を示す信号比較システム（20）。

【００５９】２．前記第１の特定の論理値が、前記第１
のデータ値が信頼できないものである、ということを示
す上記１項のシステム。

【００６０】３．前記第１の特定の論理値に応答し、前
記第１の特定の論理値に対応する値を有するフィードバ
ック信号（71）を伝送する状態標識（78）を更に含み、
前記比較装置（70）は、更に前記フィードバック信号
（71）に応答して前記第１の特定の論理値を伝送するよ
うに構成され、前記状態標識（78）は、前記第１の特定
の論理値を受信するように構成された第３のラッチ（7
8）であり、前記第３のラッチ（78）は、第３の信号（8
2）に応答して前記比較装置（70）から受信した論理値
を伝送するものであって、前記比較装置（70）は、前記
第１のデータ値を前記第２のデータ値と比較し、前記第
１のデータ値が前記第２のデータ値と異なる場合に、前
記第１の特定の論理値に対応する値を有する比較信号を
伝送し、前記第１のデータ値が前記第２のデータ値に一
致する場合は、第２の特定の論理値に対応する値を有す
る比較信号を伝送するように構成された排他的論理和ゲ
ート（72）と、前記フィードバック信号（71）と前記比
較信号とを受信し、前記フィードバック信号（71）また
は前記比較信号のいずれかが前記第１の特定の論理値に
対応する場合、前記第１の特定の論理値を伝送するよう
に構成された論理和ゲート（75）とを更に含む上記１項
のシステム。

【００６１】４．前記比較装置（70）の論理値に基づ
き、前記データ信号（54）が、前記第１の信号（12）の
前記遷移と前記第２の信号（66）の前記遷移との間で遷
移したか否かを判断するように構成された制御論理（2
4）を更に含む上記１項のシステム。

【００６２】５．前記制御論理（24）が、（ａ）前記デ
ータ信号（54）が前記第１の信号（12）の第１の遷移と
前記第２の信号（66）の第１の遷移との間で遷移してい
ると前記制御論理（24）が判断した場合に、第２の遅延
期間を、延長した第２の遅延期間にまで延長し、（ｂ）
前記データ信号（54）が前記第１の信号（12）の第２の
遷移と前記第２の信号（66）の第２の遷移との間で遷移
していると前記制御論理が判断した場合に、前記第２の
遅延期間を、短縮した第２の遅延期間にまで短縮し、
（ｃ）前記第２の遅延期間を、前記延長した第２の遅延
期間に対応する第１の時間値と前記短縮した第２の遅延
期間に対応する第２の時間値との間の時間値に対応する
ために変えるよう更に構成された上記４項のシステム。

【００６３】６．遅延信号（66）を生成するために第１
の信号（12）を遅延させるステップと、前記第１の信号
（12）を受信し、前記第１の信号（12）において検出さ
れる第１の遷移に基づき第２の信号（54）の第１のデー
タ値を伝送するステップと、前記遅延信号（66）を受信
し、前記遅延信号（66）において検出される第２の遷移
に基づき、前記第２の信号（54）の第２のデータ値を伝
送し、前記第１の遷移が前記第２の遷移に対応するステ
ップと、前記第１のデータ値を前記第２のデータ値と比
較するステップと、前記第１のデータ値が前記第２のデ
ータ値と異なる場合に特定の論理値を伝送するステップ
と、前記特定の論理値に基づき、前記第２の信号（54）
が前記第１の遷移と前記第２の遷移との間で遷移したか
否かを判断するステップとから成る方法。

【００６４】７．前記特定の論理値が、前記第１のデー
タ値が信頼できないものである、ということを示す上記
６項の方法。

【００６５】８．前記遅延させるステップが、前記第１
のデータ値が前記第１のデータ値を格納するステップの
間に安定化する、ということを確実にする上記６項の方
法。

【００６６】９．前記遅延させるステップに関連する遅
延時間を延長させるステップと、前記特定の論理値が検
出された場合に、前記延長させるステップに関連する延
長した遅延時間を判断するステップと、前記遅延させる
ステップに関連する前記遅延時間を短縮させるステップ
と、前記特定の論理値が検出された場合に、前記短縮さ
せるステップに関連する短縮した遅延時間を判断するス
テップと、前記遅延させるステップに関連する前記遅延
時間を、前記第１のデータ値に関連するエラーを減少さ
せるために、前記遅延時間が前記短縮した遅延時間と前
記延長した遅延時間との間の時間に限定されるように調
整するステップとを更に含む上記６項の方法。

【００６７】１０．第１のサンプル値を生成するために
第２の信号（12）の遷移に基づいて第１の信号（54）を
サンプリングするステップと、第２のサンプル値を生成
するために前記第２の信号（12）の遅延した遷移に基づ
いて前記第１の信号（54）をサンプリングするステップ
と、前記第１のサンプル値を前記第２のサンプル値と比
較するステップと、前記第１のサンプル値が前記第２の
サンプル値と異なる場合に前記第１のデータ値が信頼で
きないものであることを示すステップとから成る方法。

【００６８】

【発明の効果】クロック信号の遷移に関連してデータ信
号の遷移を判断する信号比較システム及び方法が提供さ
れる。

【図面の簡単な説明】

【図１】データ信号のクロック信号に対するタイミング
関係を示す説明図である。

【図２】データ信号のクロック信号に対するタイミング
関係を示す説明図である。

【図３】本発明の原理による信号比較システムを使用す
るコンピュータ・システムを示すブロック図である。

【図４】図３の信号比較システムを示すブロック図であ
る。

【図５】図４の遅延機構を示すブロック図である。

【図６】図３の信号比較システムの第２の実施態様を示
すブロック図である。

【図７】図３に示す関連する制御論理と組み合わせて信
号比較システムの動作及び機能性を示すフローチャート
である。

【符号の説明】

12 クロック信号 14 データ信号 20 信号比較システム 24 制御論理 56,58,78 ラッチ 70 比較装置 71 フィードバック信号 72 排他的論理和ゲート 75 論理和ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の信号（12）の遷移に応答してデータ
   信号（54）の第１のデータ値を伝送する第１のラッチ
   （56）と、 第２の信号（66）の遷移に応答して前記データ信号（5
   4）の第２のデータ値を伝送する第２のラッチ（58）
   と、 前記第１の信号（12）を受信し、その後第１の遅延期間
   の後に前記第２の信号（66）を伝送するように構成され
   た第１の遅延機構（64）と、 前記第１のデータ値を前記第２のデータ値と比較し、前
   記第１のデータ値が前記第２のデータ値と異なる場合
   に、第１の特定の論理値を伝送するように構成された比
   較装置（70）とから成り、 前記第１の特定の論理値が、前記データ信号（54）の遷
   移が、前記第１の信号（12）の前記遷移と前記第２の信
   号（66）の前記遷移との間で発生したことを示す信号比
   較システム（20）。