JPS61165159A - 遷移状態チエツク回路 - Google Patents
遷移状態チエツク回路Info
- Publication number
- JPS61165159A JPS61165159A JP59267920A JP26792084A JPS61165159A JP S61165159 A JPS61165159 A JP S61165159A JP 59267920 A JP59267920 A JP 59267920A JP 26792084 A JP26792084 A JP 26792084A JP S61165159 A JPS61165159 A JP S61165159A
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- JP
- Japan
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- state
- logical
- transition
- circuit
- logical state
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１複数の信号の組合わせで表せる論理状態の遷
移した論理状態の正当性の有無を簡易な回路構成で検出
する遷移状態チェック回路に関する。
移した論理状態の正当性の有無を簡易な回路構成で検出
する遷移状態チェック回路に関する。
例えば、情報処理システムにおいて、データを記憶する
入出力装置（以下Ｉ１０装置と称する）と。
入出力装置（以下Ｉ１０装置と称する）と。
上位装置との中間にあってデータの流れを制御する制御
装置との間の制御信号、データ信号等の遺り取りは、一
般に所定の情報形式を持つＩ１０インタフェースを通じ
て行われる。
装置との間の制御信号、データ信号等の遺り取りは、一
般に所定の情報形式を持つＩ１０インタフェースを通じ
て行われる。
このＩ１０インタフェースによる情報伝達は、所定論理
状態から他の論理状態に遷移することにより伝達情報の
変化を伝えるが、かかるＩ１０インタフェースによる情
報伝達を簡易なハードウェア構成で正確に行う回路の実
現が望まれている。
状態から他の論理状態に遷移することにより伝達情報の
変化を伝えるが、かかるＩ１０インタフェースによる情
報伝達を簡易なハードウェア構成で正確に行う回路の実
現が望まれている。
〔従来の技術と発明が解決しようとする問題点〕従来技
術として磁気ディスク装置のＩ１０インタフェースを例
に取り説明する。
術として磁気ディスク装置のＩ１０インタフェースを例
に取り説明する。
第６図は磁気ディスク装置の制御システム図を示す。
制御装置１は上位装置（図示してない）から与えられる
制御の標準形式をＩ１０装置２（本例では磁気ディスク
装置を指す）に適合するような論理形式に変換して、Ｉ
１０インタフェース線ａ （複数の論理信号線からなる
）を通して転送される。
制御の標準形式をＩ１０装置２（本例では磁気ディスク
装置を指す）に適合するような論理形式に変換して、Ｉ
１０インタフェース線ａ （複数の論理信号線からなる
）を通して転送される。
Ｉ１０インタフェース線ａにはＩ１０装置２を動かし、
制御するに必要な論理的な信号が転送され。
制御するに必要な論理的な信号が転送され。
Ｉ１０インタフェース部３内のレジスタ６に格納される
。デバイス制御回路７はレジスタ６に格納さた論理状態
によりＩ１０デバイス部５を制御したり。
。デバイス制御回路７はレジスタ６に格納さた論理状態
によりＩ１０デバイス部５を制御したり。
ディスク８を動かす。尚、転送さる論理信号は。
予めその順序が予測出来る形態で転送されるのが一般的
である。
である。
従来、上述のようにＩ１０インタフェース線ａを通って
送られる論理信号は、Ｉ１０装置２で処理する時に用い
られるクロックＣＬＫとは非同期であり。
送られる論理信号は、Ｉ１０装置２で処理する時に用い
られるクロックＣＬＫとは非同期であり。
従って、論理信号を取り込むレジスタ６は、取り込むタ
イミングが論理信号の変化と同時、或いは直後だと誤動
作する恐れがあった。
イミングが論理信号の変化と同時、或いは直後だと誤動
作する恐れがあった。
本発明は、上記問題点を解消した新規な遷移状態チェッ
ク回路を実現することを目的とするものであり、該問題
点は、論理状態を順次記憶する第■の記憶手段と、前記
第１の記憶手段に記４（ｙされた該論理状態を比較して
、該論理状態が遷移したことを検出する比較・検出手段
と、所定の論理状態から遷移可能な論理状態を予測する
予測手段と。
ク回路を実現することを目的とするものであり、該問題
点は、論理状態を順次記憶する第■の記憶手段と、前記
第１の記憶手段に記４（ｙされた該論理状態を比較して
、該論理状態が遷移したことを検出する比較・検出手段
と、所定の論理状態から遷移可能な論理状態を予測する
予測手段と。
前記予測手段により作成された予測論理状態を記憶する
第２の記憶手段とを設け、所定論理状態から遷移した遷
移論理状態が前記所定論理状態に対応する該予測論理状
態と比較して、その正当性を検出する本発明による遷移
状態チェック回路により解決される。
第２の記憶手段とを設け、所定論理状態から遷移した遷
移論理状態が前記所定論理状態に対応する該予測論理状
態と比較して、その正当性を検出する本発明による遷移
状態チェック回路により解決される。
論理信号を記憶する２つのレジスタの出力を比較するこ
とにより論理信号の変化点（遷移状Ｂ）を検出すると共
に、成る論理状態から遷移可能な論理状態を予測し、そ
れを記憶するレジスタの出力と遷移後の論理状態とを比
較し、一致が取れなければ、エラー信号を出力するよう
にする。
とにより論理信号の変化点（遷移状Ｂ）を検出すると共
に、成る論理状態から遷移可能な論理状態を予測し、そ
れを記憶するレジスタの出力と遷移後の論理状態とを比
較し、一致が取れなければ、エラー信号を出力するよう
にする。
即ち、論理状態遷移後、最小内部クロックの半周期後に
予測論理状態と実際に遷移した論理状態をデコードした
ものとを比較し、又、予測論理状態をセントするレジス
タも論理状態遷移後、最小内部クロックの半周期後にセ
ントするようにすることにより、安定した状態で処理さ
れるので、内部クロックのタイミングにより誤動作とな
ることが防止出来る。
予測論理状態と実際に遷移した論理状態をデコードした
ものとを比較し、又、予測論理状態をセントするレジス
タも論理状態遷移後、最小内部クロックの半周期後にセ
ントするようにすることにより、安定した状態で処理さ
れるので、内部クロックのタイミングにより誤動作とな
ることが防止出来る。
以下本発明の要旨を第１図〜第５図に示す実施例により
具体的に説明する。
具体的に説明する。
第１図は本発明に係る一実施例を示す遷移状態チェック
回路のブロックダイヤグラム図、第２図は本発明に係る
遷移状態チェック回路のタイミングチャート図、第３図
は本発明に係る遷移状態チェック回路のエラー検出のタ
イミングチャート図。
回路のブロックダイヤグラム図、第２図は本発明に係る
遷移状態チェック回路のタイミングチャート図、第３図
は本発明に係る遷移状態チェック回路のエラー検出のタ
イミングチャート図。
第４図は３つの論理信号から８通りの論理状態を決定す
る図、第５図は論理状態遷移図をそれぞれ示す。
る図、第５図は論理状態遷移図をそれぞれ示す。
尚全図を通じて同一符号は同一対象物又は内容を示す。
次に９本実施例の動作を説明する。尚９本実施例で説明
する遷移状態チェック回路は、第６図に示すＩ１０イン
タフェース部３内に設けられているものとする。
する遷移状態チェック回路は、第６図に示すＩ１０イン
タフェース部３内に設けられているものとする。
本実施例は、３つの論理信号３１〜Ｓ３ （第６図に示
すＩ１０インタフェース線ａから転送される信号）の組
合せにより８通りの論理状態ＳＴＡ〜ＳＴＨが決定され
るもので、その論理状態ＳＴＡ〜ＳＴＨは第４図に示す
組合せで決定される。
すＩ１０インタフェース線ａから転送される信号）の組
合せにより８通りの論理状態ＳＴＡ〜ＳＴＨが決定され
るもので、その論理状態ＳＴＡ〜ＳＴＨは第４図に示す
組合せで決定される。
又、これら論理状ＧＳＴＡ〜５ＴＩＩが取りうる遷移状
態は、第５図に示す通りであり７例えば、論理状態ＳＴ
Ａが取りうる遷移状態は、 ＳＴＢ、ＳＴＥ’、ＳＴＧ
の３通りである。
態は、第５図に示す通りであり７例えば、論理状態ＳＴ
Ａが取りうる遷移状態は、 ＳＴＢ、ＳＴＥ’、ＳＴＧ
の３通りである。
クロックＣＬＫは、Ｉ１０装置２の内部クロックであり
、この周期は論理状態が変化する周期より高い周波数を
用いているものとする。又、フリップフロップ回路（以
下Ｆ、Ｆ回路と称する）９はクロックＣＬＫの分周器で
あり、信号１７ＧｓＬはクロックＣＬＫの１７２の周波
数の信号である。
、この周期は論理状態が変化する周期より高い周波数を
用いているものとする。又、フリップフロップ回路（以
下Ｆ、Ｆ回路と称する）９はクロックＣＬＫの分周器で
あり、信号１７ＧｓＬはクロックＣＬＫの１７２の周波
数の信号である。
今、初期の論理状態をＳＴＡとすると、信号ＲＧＳＩ、
が”Ｈ（ハイ）”の時は、レジスタ（ＲＥＧ） １２に
言命理信号Ｓ１〜Ｓ３の組合せにより決まる論理状ＢＳ
ＴＡがセットされ、信号ＲＧＳＬがＬ（ロウ）”の時は
。
が”Ｈ（ハイ）”の時は、レジスタ（ＲＥＧ） １２に
言命理信号Ｓ１〜Ｓ３の組合せにより決まる論理状ＢＳ
ＴＡがセットされ、信号ＲＧＳＬがＬ（ロウ）”の時は
。
レジスタ（ＲＥＧ） １３に論理状ｇｓＴＡがセットさ
れる。
れる。
もし、論理信号３１〜Ｓ３の組合せ状態が変化した場合
、即ち、論理状態ＳＴＢ、ＳＴＥ又はＳＴＧのいずれか
に変化すると、レジスタ（ＲＥＧ） １２とレジスタ（
ＲＥＧ） １３との出力状態が不一致となる状態が発生
し。
、即ち、論理状態ＳＴＢ、ＳＴＥ又はＳＴＧのいずれか
に変化すると、レジスタ（ＲＥＧ） １２とレジスタ（
ＲＥＧ） １３との出力状態が不一致となる状態が発生
し。
比較器（以下ＣＭＰと称する）１４の出力が′Ｌ゛とな
る。
る。
尚、この“Ｌ”はクロックＣＬＫの一周期間のみで１次
のクロックＣＬＫの立上がりでは、再びレジスタ（ＲＥ
Ｇ） １２とレジスタ（ＲＥＧ）１３との出力状態は一
致する。又、これらの動作状態は第２図に示す通りであ
る。
のクロックＣＬＫの立上がりでは、再びレジスタ（ＲＥ
Ｇ） １２とレジスタ（ＲＥＧ）１３との出力状態は一
致する。又、これらの動作状態は第２図に示す通りであ
る。
次に、エラー検出動作につき説明する。
デコーダ（以下ＤＥＣ’と称する）１６は第４図に示す
８通りの論理状態を具現化したものであり、レジスタ（
ＲＥＧ）２０は現在の論理状態（例えば、論理状態５Ｔ
Ａ）から遷移可能な論理状態（例えば、論理状態ＳＴＢ
、ＳＴＥ、ＳＴＧ ）を記憶する。
８通りの論理状態を具現化したものであり、レジスタ（
ＲＥＧ）２０は現在の論理状態（例えば、論理状態５Ｔ
Ａ）から遷移可能な論理状態（例えば、論理状態ＳＴＢ
、ＳＴＥ、ＳＴＧ ）を記憶する。
例えば、現在の論理状態がＳＴＢであれば、遷移可能な
論理状態は第５図に示す通り、 ＳＴＡ、ＳＴＣ，ＳＴ
Ｇの３ｉ１１りである。従って、レジスタ（ＲＥＧ）２
０は否定論理積回路１７の出力の立上がりで論理和回路
１８より入力される遷移可能な論理状ｌ５ＴＡ、 ＳＴ
Ｃ，ＳＴＧのビットをセットする。
論理状態は第５図に示す通り、 ＳＴＡ、ＳＴＣ，ＳＴ
Ｇの３ｉ１１りである。従って、レジスタ（ＲＥＧ）２
０は否定論理積回路１７の出力の立上がりで論理和回路
１８より入力される遷移可能な論理状ｌ５ＴＡ、 ＳＴ
Ｃ，ＳＴＧのビットをセットする。
尚、＊ＣＬＫはクロックＣＬＫの負論理状態信号を。
＊ ＣＫＲ３ＴはＦ、Ｆ２３の非リセツト状態信号をそ
れぞれ示す。
れぞれ示す。
レジスタ（ＲＥＧ）２０にセットされ、論理積回路１９
に出力される予測論理状ｇＰｓＴＡ、ＰＳＴＣ，ＰＳＴ
Ｇのビットと、ＤＥＣ１６から出力される論理状態（Ｓ
ＴＡ〜５ＴＩ（の内の１つが出力される）のビットが１
つも一致しなかった場合、 Ｆ、Ｆ回路２３がセットさ
れ、シーケンスエラー信号５ＱＣＫを出力する。
に出力される予測論理状ｇＰｓＴＡ、ＰＳＴＣ，ＰＳＴ
Ｇのビットと、ＤＥＣ１６から出力される論理状態（Ｓ
ＴＡ〜５ＴＩ（の内の１つが出力される）のビットが１
つも一致しなかった場合、 Ｆ、Ｆ回路２３がセットさ
れ、シーケンスエラー信号５ＱＣＫを出力する。
第３図はエラー検出の一例を示すもので、論理状態が遷
移すると、クロックＣＬＫの一周期間はＣＭＰ１４の出
力信号ＣＰが“Ｌ”レベル（＊ＣＰで表示）となる。こ
の時、現在の論理状態（即ち、 ＤＥＣ１６の出力）と
、予測論理状態（即ち、レジスタ（ＲＥＧ）２０の出力
）とが比較され、もし不一致となればクロックＣＬＫの
立下がりでＦ、Ｆ回路２３がセットされる。尚、レジス
タ（ＲＥＧ）２０は信号ＣＰの立上がりで更新される。
移すると、クロックＣＬＫの一周期間はＣＭＰ１４の出
力信号ＣＰが“Ｌ”レベル（＊ＣＰで表示）となる。こ
の時、現在の論理状態（即ち、 ＤＥＣ１６の出力）と
、予測論理状態（即ち、レジスタ（ＲＥＧ）２０の出力
）とが比較され、もし不一致となればクロックＣＬＫの
立下がりでＦ、Ｆ回路２３がセットされる。尚、レジス
タ（ＲＥＧ）２０は信号ＣＰの立上がりで更新される。
以上のような本発明によれば、Ｉ１０インタフェースの
論理状態の遷移状態をチェックし、エラーを上げること
により、不当な論理状態遷移によるＩ１０インタフェー
スの混乱を未然に防止することが可能となる。
論理状態の遷移状態をチェックし、エラーを上げること
により、不当な論理状態遷移によるＩ１０インタフェー
スの混乱を未然に防止することが可能となる。
第１図は本発明に係る一実施例を示す遷移状態チェック
回路のブロックダイヤグラム図。 第２図は本発明に係る遷移状態チェック回路のタイミン
グチャート図。 第３図は本発明に係る遷移状態チェック回路のエラー検
出のタイミングチャート図。 第４図は３つの論理信号から８通りの論理状態を 、決
定する図。 第５図は論理状態遷移図。 第６図は磁気ディスク装置の制御システム図。 をそれぞれ示す。 図において。 １は制御装置、 ２はＩ１０装置。 ３はＩ１０インタフェース部。 ４は制御部、 ５はＩ１０デノ＼イス部。 ６、１２，１３．２０はレジスタ（ＲＥＧ） 。 ７はデバイス制御回路、 ８はディスク。 ９．２３はＦ、Ｆ回路。 １０．１１，１９．２２は論理積回路。 １４は（：ＭＰ、 ’ １５ａ、
１５ｂはインノ＼−タ。 １６１デコーダ、１７は否定論理積回路。 １８は論理和回路、２１は否定論理和回路。 をそれぞれ示す。
回路のブロックダイヤグラム図。 第２図は本発明に係る遷移状態チェック回路のタイミン
グチャート図。 第３図は本発明に係る遷移状態チェック回路のエラー検
出のタイミングチャート図。 第４図は３つの論理信号から８通りの論理状態を 、決
定する図。 第５図は論理状態遷移図。 第６図は磁気ディスク装置の制御システム図。 をそれぞれ示す。 図において。 １は制御装置、 ２はＩ１０装置。 ３はＩ１０インタフェース部。 ４は制御部、 ５はＩ１０デノ＼イス部。 ６、１２，１３．２０はレジスタ（ＲＥＧ） 。 ７はデバイス制御回路、 ８はディスク。 ９．２３はＦ、Ｆ回路。 １０．１１，１９．２２は論理積回路。 １４は（：ＭＰ、 ’ １５ａ、
１５ｂはインノ＼−タ。 １６１デコーダ、１７は否定論理積回路。 １８は論理和回路、２１は否定論理和回路。 をそれぞれ示す。
Claims (1)
- 複数の信号の組合わせで論理状態を表す回路において、
前記論理状態を順次記憶する第１の記憶手段と、前記第
１の記憶手段に記憶された該論理状態を比較して、該論
理状態が遷移したことを検出する比較・検出手段と、所
定の論理状態から遷移可能な論理状態を予測する予測手
段と、前記予測手段により作成された予測論理状態を記
憶する第２の記憶手段とを設け、所定論理状態から遷移
した遷移論理状態が前記所定論理状態に対応する該予測
論理状態と比較して、その正当性を検出することを特徴
とする遷移状態チェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267920A JPS61165159A (ja) | 1984-12-19 | 1984-12-19 | 遷移状態チエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267920A JPS61165159A (ja) | 1984-12-19 | 1984-12-19 | 遷移状態チエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165159A true JPS61165159A (ja) | 1986-07-25 |
| JPH0135375B2 JPH0135375B2 (ja) | 1989-07-25 |
Family
ID=17451451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267920A Granted JPS61165159A (ja) | 1984-12-19 | 1984-12-19 | 遷移状態チエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280843A (ja) * | 1987-11-30 | 1989-11-13 | Tandem Comput Inc | 状態マシンチェッカー |
| JPH0292535U (ja) * | 1989-01-06 | 1990-07-23 | ||
| JP2008152544A (ja) * | 2006-12-18 | 2008-07-03 | Hitachi Ltd | 制御用マイクロコンピュータの検証装置および車載用制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519543A (ja) * | 1974-07-13 | 1976-01-26 | Fujitsu Ltd |
-
1984
- 1984-12-19 JP JP59267920A patent/JPS61165159A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519543A (ja) * | 1974-07-13 | 1976-01-26 | Fujitsu Ltd |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280843A (ja) * | 1987-11-30 | 1989-11-13 | Tandem Comput Inc | 状態マシンチェッカー |
| JPH0292535U (ja) * | 1989-01-06 | 1990-07-23 | ||
| JP2008152544A (ja) * | 2006-12-18 | 2008-07-03 | Hitachi Ltd | 制御用マイクロコンピュータの検証装置および車載用制御装置 |
| JP4496205B2 (ja) * | 2006-12-18 | 2010-07-07 | 日立オートモティブシステムズ株式会社 | 制御用マイクロコンピュータの検証装置および車載用制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0135375B2 (ja) | 1989-07-25 |
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