JP2000077650A - スイッチング回路 - Google Patents

スイッチング回路

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JP2000077650A
JP2000077650A JP11239874A JP23987499A JP2000077650A JP 2000077650 A JP2000077650 A JP 2000077650A JP 11239874 A JP11239874 A JP 11239874A JP 23987499 A JP23987499 A JP 23987499A JP 2000077650 A JP2000077650 A JP 2000077650A
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gate
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Fabrice Guitton
ギトン ファブリス
Didier Magnon
マニョン ディディエ
Jean Michel Simonnet
シモネ ジャン−ミシェル
Olivier Ladiray
ラディレイ オリヴィエ
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STMicroelectronics SA
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
    • H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for dc voltages or currents
    • H03K17/732—Measures for enabling turn-off

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Abstract

(57)【要約】 【課題】 フィルタなしで使用できる新規なスイッチン
グ回路を提供する。 【解決手段】 常時オンであるようにバイアスされたゲ
ート・ターンオフ・サイリスタを含み、さらに、ゲート
と供給線の間に、並列に接続されたコンデンサと制御可
能スイッチを含むタイプの一方向スイッチング回路が提
供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にスイッチの
分野に関し、さらに詳細には、電磁妨害に関する現在の
規格に合致する形で電力本線に接続された回路をスイッ
チングするように適合されたスイッチを作製することに
関する。
【０００２】
【従来の技術】高い本線電圧をスイッチングするため
に、常時オフ（制御時はオン）であるサイリスタ型スイ
ッチ、または、一般に、常時オン（制御時はオフ）であ
るアセンブリが使用されている。これらのスイッチのオ
ン、オフ制御は、非常に短い時間間隔の間に激しい電流
の変化を引き起こす。この急激な変化は、近傍の装置に
電磁妨害を引き起こす可能性がある。
【０００３】図１に、常時オン・スイッチの例を示す。
ここでは、２つの端子２、３間に加えられる交流電流供
給電圧源Ｖａｃ、例えば本線電圧が供給する電力の一部
分を受け取る負荷１の供給を制御することが所望され
る。負荷１に供給される電力は、スイッチング回路４に
より制御される。回路４は、スイッチ５および制御回路
６を含む。スイッチ５は、ゲート・ターンオフ・サイリ
スタ（ＧＴＯ）であり、抵抗Ｒ１によって相互接続され
るアノードおよびカソード・ゲートを備える。
【０００４】図２に、負荷内の電流１の形状を時間の関
数として示す。抵抗Ｒ１があるために、ＧＴＯサイリス
タは、電圧Ｖａｃの各正１／２波の開始時（時間ｔ１）
に自然にオンとなる。回路６は、供給電圧Ｖａｃが所定
のレベルに達したとき、ＧＴＯサイリスタをオフにする
ようになっている。例に示すように、回路６は、基準ダ
イオードまたはなだれダイオードＺを含み、このダイオ
ードのカソードは、抵抗ブリッジＲ２とＲ３の中間点に
接続される。抵抗Ｒ２とＲ３の値は、負荷１の供給が中
断されることが所望されるレベルに電圧Ｖａｃが達した
ときダイオードＺが電子なだれを開始するように選択さ
れる。図２に点線で示すように、ＧＴＯのカソード・ゲ
ートと端子３の間には、スイッチ７、例えばサイリスタ
が接続され、これは、ダイオードＺが導電状態になった
ときオンとなり、その後、スイッチ５がオフとなり（時
間ｔ２）、負荷を通る電流が急激に０に落ちる。その
後、電流は、次の正１／２波の開始まで０に留まり、そ
の後このシーケンスが繰り返される。
【０００５】先に述べたように、時間ｔ２における供給
線上の電流の急激な変化が、電磁妨害を引き起こす可能
性がある。
【０００６】この問題を解決するため、従来は、端子２
と３の各々と回路４の間に低域フィルタが設けられてい
る。フィルタ８は、例えば、インダクタＬ１とＬ２、お
よびコンデンサＣを含む。インダクタＬ１とＬ２の各々
の第１端子は、それぞれ端子２と３の１つに接続され
る。インダクタＬ１とＬ２の第２端部は、コンデンサＣ
によって相互接続され、ＧＴＯサイリスタと負荷１を含
む直列回路の端子にそれぞれ接続される。１アンペアの
スイッチ電流の場合、インダクタＬ１とＬ２の値は、一
般に１５０マイクロヘンリー程度であり、コンデンサＣ
のキャパシタンスは、一般に４７０ナノファラデーであ
る。このタイプの従来型解決方法の欠点は、このような
フィルタ８が、かさ高で、組み込むことができず、高価
であることである。
【０００７】
【発明が解決しようとする課題】本発明の目的は、フィ
ルタなしで使用できる新規なスイッチング回路を提供す
ることである。
【０００８】本発明の他の目的は、本質的にモノリシッ
ク部品の形状で実施可能な上記のスイッチング回路を提
供することである。
【０００９】上記その他の目的を達成するために、本発
明は、常時オンであるようにバイアスされたゲート・タ
ーンオフ・サイリスタを含み、さらにゲートと供給線の
間に、並列に接続されたコンデンサと制御可能スイッチ
を含むタイプのスイッチング回路を提供する。
【００１０】
【課題を解決するための手段】本発明の一実施形態によ
ると、制御可能スイッチは、バイポーラ・トランジスタ
である。
【００１１】本発明の一実施形態によると、サイリスタ
のアノードとカソードのゲートは、抵抗を介して相互接
続される。
【００１２】本発明の一実施形態によると、スイッチの
制御端子は、基準ダイオードのアノードに接続され、ダ
イオードのカソードは、抵抗ブリッジの中間点に接続さ
れる。
【００１３】本発明はまた、前記いずれかの実施形態に
よる２つのスイッチング回路の逆平行結合で形成される
二方向スイッチング回路を提供する。
【００１４】本発明はまた、第１および第２の絶縁壁に
よって画定される第１および第２の区域を含む第１の導
電型の半導体基板中にモノリシック形状で作製されるス
イッチング回路であって、第１区域が横向きの形につく
られたサイリスタを含み、前記サイリスタのカソード・
ゲートが第１壁に接続され、抵抗ブリッジを含み、第２
区域がスイッチとダイオードを含み、前記スイッチが、
垂直形状のバイポーラ・トランジスタであり、第１区域
の後部表面が、少なくとも第１壁後部表面の一部分を除
いて絶縁層で被覆され、メタライゼーションが後部表面
の全体を覆い、第１絶縁壁でサイリスタ・カソード・ゲ
ートとトランジスタ・コレクタの間の接続を確実にする
スイッチング回路を提供する。
【００１５】本発明の一実施形態によると、モノリシッ
ク形状に作製されたスイッチング回路は、基板のＮ型上
部表面側に、第１区域においては、第１のメタライゼー
ションで覆われた第１の多量ドープしたＰ型アノード領
域と、第２のメタライゼーションで覆われた第２の多量
ドープしたＮ型カソード領域と、第３のメタライゼーシ
ョンで被覆され、基板に接触し、アノード・ゲートに対
応する第３の多量ドープしたＮ型領域と、第１絶縁壁に
接触する第４の多量ドープしたＰ型カソード・ゲート領
域と、第３メタライゼーションを介して第３領域に短絡
し、第６の少量ドープしたＰ型領域に接触する第５の多
量ドープしたＰ型領域と、さらに前記第４領域と接触
し、カソード・ゲートとアノード・ゲートの間に抵抗を
形成する第６の少量ドープしたＰ型領域と、少量ドープ
したＰ型領域で、その端部がそれぞれメタライゼーショ
ンで被覆された多量ドープしたＰ型領域と一片を形成
し、メタライゼーションの１つが抵抗ブリッジの抵抗の
１つに対応するＰ型領域と短絡する少量ドープしたＰ型
領域と、多量ドープしたＮ型領域と、第２区域において
は、多量ドープしたＮ型領域がその中に形成されたトラ
ンジスタのベースを形成し、それぞれメタライゼーショ
ンで覆われ、トランジスタのエミッタとダイオードのカ
ソードに対応する少量ドープしたＰ型ウェルと、基板の
後部表面側に、トランジスタのコレクタを形成する多量
ドープしたＮ型領域とを含む。
【００１６】本発明の一実施形態によると、第２区域
は、上部表面上のウェルの周辺に多量ドープしたＮ型チ
ャネル・ストップ・リングを含み、前記リングはメタラ
イゼーションで覆われる。
【００１７】本発明はまた、絶縁壁によって画定される
第１および第２区域を含む第１の導電型の半導体基板中
にモノリシック形状で作製されたスイッチング回路であ
って、第１区域が横向きの形に作られたサイリスタと抵
抗ブリッジを含み、第２区域がスイッチとダイオードを
含み、前記スイッチが横向きの形のバイポーラ・トラン
ジスタであり、サイリスタ・カソード・ゲートとトラン
ジスタ・コレクタの間の接続が前部表面側で行われるス
イッチング回路を提供する。
【００１８】本発明の一実施形態によると、モノリシッ
ク形状に作製されたスイッチング回路は、基板のＮ型上
部表面側に、第１区域においては、第１のメタライゼー
ションで覆われた第１の多量ドープしたＰ型アノード領
域と、第２のメタライゼーションで覆われた第２の多量
ドープしたＮ型カソード領域と、第３のメタライゼーシ
ョンで被覆され、基板に接触し、アノード・ゲートに対
応する第３の多量ドープしたＮ型領域と、第１絶縁壁か
ら分離された第４の多量ドープしたＰ型カソード・ゲー
ト領域と、前記第４領域と第１壁の間のチャネル・スト
ップ領域と、第３メタライゼーションを介して前記第３
領域と短絡し、第６の少量ドープしたＰ型領域と接触す
る第５の多量ドープしたＰ型領域と、さらに前記第４領
域と接触し、カソード・ゲートとアノード・ゲートの間
に抵抗を形成する第６の少量ドープしたＰ型領域と、そ
の端部がそれぞれメタライゼーションで覆われた多量ド
ープしたＰ型領域と一片を形成し、メタライゼーション
の１つが抵抗ブリッジの抵抗の１つに対応するＰ型領域
と、短絡する少量ドープしたＰ型領域と、多量ドープし
たＮ型領域と、第２区域においては、多量ドープしたＮ
型領域がその中に形成されたトランジスタのベースを形
成し、それぞれメタライゼーションで覆われ、トランジ
スタのエミッタとダイオードのカソードに対応する少量
ドープしたＰ型ウェルと、ウェル周辺で、メタライゼー
ションで覆われ、トランジスタ・コレクタを形成する多
量ドープしたＮ型リングとを含む。
【００１９】本発明の前述の目的、特徴および、利点
は、添付図面に即して以下に特定の実施形態について述
べる非限定的な記述中で詳細に論じる。
【００２０】
【発明の実施の形態】分かりやすくするために、同じ要
素は、異なる図面においても同じ参照番号で示す。同様
に、集積回路の図示において通常行われているように、
異なる断面図は同一縮尺ではない。
【００２１】本発明は、通常オン・スイッチがオフにな
ったときの電流減少の制御を提供する。
【００２２】図３に、本発明の一実施形態を示す。端子
２と３の間に供給される供給電圧源Ｖａｃ、例えば、２
２０ボルトの本線電圧によって供給される電力を、負荷
１の両端間で制限することが試みられる。この目的のた
めに、本発明によるスイッチング回路９を使用する。
【００２３】回路９は、図１の回路４と同様に、スイッ
チ５、抵抗Ｒ１、基準ダイオードＺ、抵抗ブリッジＲ２
とＲ３を含み、図１の同じ参照番号の要素と同様に組み
立てられる。
【００２４】本発明によると、サイリスタ７はバイポー
ラ・トランジスタＴで置き換えられ、回路９はさらに、
トランジスタＴと並列にコンデンサＣ’を含む。本発明
によるスイッチング回路の操作は、これからより明らか
になるであろう。
【００２５】異なる部品の値は、例えば、５０オームの
負荷内で１アンペアのスイッチ電流の場合、ダイオード
Ｚが閾値１０ボルト、抵抗Ｒ２が９０キロオーム、抵抗
Ｒ３が２４０キロオーム、コンデンサＣ’が２２ナノフ
ァラデーのキャパシタンスである。
【００２６】図２に示すように、電圧Ｖａｃの正１／２
波の開始時に、スイッチ５は図１の回路４と同様にオン
となる。線電流１は、この第１位相において従来型の回
路の電流と同じである。
【００２７】スイッチ５がオンになると、コンデンサ
Ｃ’が充電する。したがって、コンデンサＣ’の両端間
電圧は、供給電圧に追従する。
【００２８】先述のように、電圧Ｖａｃが所定のレベル
に到達すると、なだれダイオードＺがオンとなり、電流
がトランジスタＴのベースに現れる。しかし、図２に実
線で示すように、本発明によるコンデンサＣ’はトラン
ジスタＴのコレクタを介して放電する。トランジスタＴ
が飽和されない限り、この放電は正弦波状である。実
際、トランジスタＴのコレクタ電流は、（正弦波状）本
線電圧の関数であるそのベース電流に追従する。トラン
ジスタＴが飽和すると、コンデンサが完全に放電するま
で放電が指数関数的に起こる。その後電流が０になり、
スイッチ５が完全にオフになる。トランジスタＴは、ス
イッチ５をオフに保つ正１／２の終わりまで飽和状態に
留まる。
【００２９】したがって、本発明の利点は、図２に示す
ように、スイッチ５がオフになるのが漸進的であり、線
電流の比較的ゆっくりとした変化に従い、したがって近
傍の装置への電磁妨害が大幅に制限される。
【００３０】図４は、図３の回路のモノリシック形状の
実施形態の第１の例を示す簡略化した断面図である。
【００３１】スイッチング回路（９）は、第１の導電
型、例えばＮ型の半導体基板１０、例えばシリコン内に
コンデンサＣ’を除いてモノリシックに作られる。
【００３２】絶縁壁１１で囲まれた第１区域と絶縁壁１
２で囲まれた第２区域が、前記基板内に画定される。図
の実施形態において、これらの区域は隣接し、したがっ
て、絶縁壁１１の一部分が絶縁壁１２の一部分と合体す
る。従来、この絶縁壁は、基板の両表面からのＰ型ドー
パントの叩き込みによって作製される。
【００３３】第１区域では、上部表面側に、第１のＰ＋
型領域１４と、第２のＰ＋型領域１６と、領域１６内部
のＮ＋型領域１８が形成される。これらの領域は、全体
で横向きサイリスタを形成し、領域１４がアノードに、
基板１０がアノード・ゲートに、領域１６がカソード・
ゲートに、領域１８がカソードに対応する。通常、サイ
リスタを、そのゲートによって容易にオフにできるよう
にするため、カソードは狭い幅と非常に長い長さを有す
る。このサイリスタを通常オンであるようにし、図３に
示す抵抗Ｒ１と同等なものを形成するために、その第２
接点が、他のＰ ＋型領域２２によって形成される、領域
２２自体が基板１０内に形成されたＮ＋型領域２４と短
絡する、少量ドープしたＰ型領域２０が、さらにＰ＋領
域１８と触して形成される。
【００３４】第１区域ではまた、例えば、抵抗Ｒ２とＲ
３を形成するようにストリップ状の少量ドープしたＰ型
領域２６と２８が、上部表面側に形成される。これらの
ストリップの端部が、多量ドープしたＰ型領域２９、３
０、３１と一片を形成する。抵抗Ｒ２は、例えば、領域
２９と３０の間に形成され、抵抗Ｒ３は領域３０と３１
の間に形成される。
【００３５】図３に示す様々な接触を行うため、アノー
ド領域１４がメタライゼーションＭ１で被覆され、カソ
ード領域１８がメタライゼーションＭ２で被覆される。
メタライゼーションＭ３は、Ｐ型領域２２とＮ型領域２
４の間に短絡を確立する。ＧＴＯサイリスタのアノード
・ゲートと抵抗２の端子の間の接続は、先述のように横
向きＧＴＯサイリスタのアノード・ゲートに対応する、
基板内に形成された多量ドープしたＮ型領域３３にＰ型
領域を接続するメタライゼーションＭ４によって行われ
る。抵抗Ｒ２とＲ３の中間点はメタライゼーションＭ５
に接続され、抵抗Ｒ３の第２端子はメタライゼーション
Ｍ６に接続される。
【００３６】第２区域では、図４の右側に、ＮＰＮトラ
ンジスタＴとなだれダイオードＺが形成される。Ｎ型領
域４２と４３がその中に形成されたＰ型ウェル４１が、
上部表面側に形成される。後部表面側には、多量ドープ
したＰ型領域４４が形成される。このようにして、ＮＰ
ＮトランジスタＴが得られ、そのエミッタが領域４２
に、ベースが領域４１に、コレクタが基板１０とＮ型領
域４４に対応する。ダイオードＺは、Ｎ型領域４３とＰ
型ウェル４１の間の接合部に対応する。領域４２上に形
成されたメタライゼーションＭ８は、トランジスタのエ
ミッタに対応し、領域４３上に形成されたメタライゼー
ションＭ９はダイオードＺのカソードに対応する。メタ
ライゼーションＭ８は前記メタライゼーションＭ６に接
続され、接地されるが、メタライゼーションＭ９は前記
メタライゼーションＭ５に接続される。実際、当業者に
は公知のことだが、メタライゼーションＭ６およびＭ８
は、メタライゼーションＭ５およびＭ９と同様に、単一
メタライゼーションを形成することが好ましい。
【００３７】ＧＴＯサイリスタのカソード・ゲート（領
域１６）とトランジスタＴのコレクタ（領域４４）の間
の接続を確実にするために、絶縁壁１１が使用される。
絶縁壁１１は領域１６に接続される。図の実施形態で
は、この接続は絶縁壁と領域１６間の連続性によってな
される。また、メタライゼーションによって接続される
分離領域を設けることもできる。さらに、基板の後部表
面側に、第１区域に対向して絶縁層５１が堆積される。
この絶縁層は、壁１１の後部表面の少なくとも一部分を
開放している。メタライゼーションＭ１０は、後部表面
全体を覆い、したがって前述の接続を確実にする。
【００３８】先に指摘したように、上述のモノリシック
実施は、コンデンサＣ’を含まない。このコンデンサ
Ｃ’は、第１端子により、メタライゼーションＭ８に接
続された、接地端子に第２端子により後部表面メタライ
ゼーションＭ１０に接続することができる。また、絶縁
壁上の基板の上部表面側に形成され、コンデンサの第２
端子がそれに接続されるメタライゼーションＭ１４を設
けることもできる。この場合、メタライゼーションＭ１
０は、ＧＴＯサイリスタのカソード・ゲートとトランジ
スタＴのコレクタの間の接続を確実にする機能しか有せ
ず、外部端子には接続されない。これは、多くの電力部
品をラジエータに接続される場合のように、部品を組み
立てるのに使用されるだけである。
【００３９】図４の実施形態は、従来通り回路の機能を
改良するために様々な部品を変更し、あるいは、付加的
な機能を加えることのできる当業者なら容易に思いつく
ことができる、様々な代替、修正、および改良を有する
と思われる。さらに、図４に示す構造は、モノリシック
部品全体を形成するか、または、より大きなモノリシッ
ク部品の一部分を形成し、そのモノリック部品の他の要
素は絶縁壁１１と１２によって画定される示された部分
の外側の基板１０中に延びる。本発明の可能な代替形態
の例として、チャネル・ストップ機能を有する基板の上
部表面からの多量ドープしたＮ型リングの形成が図４に
示されている。このリングは、参照番号５３で示され、
メタライゼーションＭ１２で被覆することができる。
【００４０】図５は、図３の回路のモノリシック形状の
実施形態の第２の例を示す。
【００４１】左側の抵抗ブリッジＲ２、Ｒ３、抵抗Ｒ
１、およびＧＴＯサイリスタは、図５に関して先に述べ
たように形成される。ただし、この場合は、ＧＴＯサイ
リスタのカソード・ゲートを形成する領域１６が、絶縁
壁１１から分離している。次いで、Ｎ＋チャネル・スト
ップ領域５４を、領域１６と壁１１の間に設けることが
できる。その後、メタライゼーションＭ７が、領域１６
の上に形成される。
【００４２】図５の右側には、ＮＰＮ型バイポーラ・ト
ランジスタＴが、横向きに形成される。トランジスタＴ
のベースとエミッタは、ダイオードＺと同様に、図４に
関して先に述べた方法で形成される。この場合、トラン
ジスタＴのコレクタは、ベース・ウェル４１の周辺に形
成されたＮ＋型リング５３に対応する。次いで、コレク
タ・メタライゼーションＭ１２が、前記リング５３上に
設けられる。
【００４３】様々な接続が、図４に関して先に述べた方
法で行われる。ただし、この場合は、ＧＴＯサイリスタ
（領域１６）のカソード・ゲートとコレクタ間の接続が
メタライゼーションＭ７とＭ１２の接続によって確実に
される。
【００４４】さらに、基板１０の後部表面側に、絶縁層
５５が堆積される。メタライゼーションＭ１１は、おそ
らく絶縁壁の後部表面を除き、後部表面全体を覆い、多
くの電力部品がラジエータに接続される場合と同様に、
部品を組み立てるのに使用される。
【００４５】先に指摘したように、上述のモノリシック
実施はコンデンサＣ’を含まない。前記コンデンサは、
メタライゼーションＭ８に接続された接地端子とメタラ
イゼーションＭ１２の間に接続されることになる。
【００４６】この第２の実施形態の利点は、基板内に形
成された２つの区域の完全な絶縁を提供し、追加の寄生
接合が現れるのを防ぐことである。
【００４７】本発明の利点は、コンデンサＣ’がない場
合、スイッチング回路（９、図３）が集積可能なことで
ある（図３）。しかし、コンデンサＣ’は、比較的限ら
れた大きさを有する。実際、従来使用されてきたフィル
タ（８、図１）は、２つの誘導性抵抗（Ｌ１、Ｌ２）と
コンデンサ（Ｃ）の非常に大きなアセンブリを必要とし
ていたが、本発明による回路は、ただ１つのコンデンサ
（Ｃ’、図３）を使用するだけであり、そのキャパシタ
ンスは、従来型フィルタのコンデンサのキャパシタンス
よりずっと小さい。
【００４８】実際、コンデンサＣ’は濾波部品であり、
その値はインダクタＬ１とＬ２に従って計算されるが、
所望の挿入（もしくは、周波数減衰）勾配に従って計算
される。逆に、コンデンサＣ’は、濾波部品ではなく、
トランジスタＴによって制御される電圧発生器として使
用される。
【００４９】図２から図６に関して先に述べた本発明に
よる一方向回路は、電磁妨害に関する現在の規格に適合
する形で本線に接続された回路をスイッチングするよう
に適合された二方向スイッチを製作するのに有利に使用
される。この目的のため、本発明による２つの一方向ス
イッチが使用され、当業者には容易に思いつくことがで
きる方法で負荷の２つの供給端子間に逆平行に接続され
る。
【００５０】もちろん、本発明は、当業者には容易に思
いつくことのできる様々な代替形態、変更、および改良
を有すると思われる。具体的には、ディミングの適用例
を可能にし、あるいはＧＴＯサイリスタのオフ閾値を適
合させるため、抵抗２は加減抵抗とすることができる。
さらに、バイポーラ・トランジスタ（Ｔ）の形の例とし
て示したスイッチは、当技術分野で周知のオンに制御可
能な様々な線形スイッチのどれでもよい。
【００５１】このような代替形態、変更および改良はこ
の開示の一部であり、本発明の趣旨および範囲に含まれ
るものである。したがって、以上の説明は例示的なもの
にすぎず、限定的なものではない。本発明は、添付の特
許請求の範囲およびその均等物に定義されている通りに
のみ限定されるものである。
【図面の簡単な説明】
【図１】従来の技術によるスイッチング回路の一実施形
態を示す図である。
【図２】図１の回路の場合、および本発明によるスイッ
チング回路の場合における線路電流の変化を示す図であ
る。
【図３】本発明によるスイッチング回路の一実施形態を
示す図である。
【図４】本発明による回路のモノリシック実施の第１の
例を示す簡略化した断面図である。
【図５】本発明による回路のモノリシック実施の第２の
例を示す簡略化した断面図である。
【符号の説明】
ＧＴＯ ゲート・ターンオフ・サイリスタ Ｒ１ 抵抗 Ｒ２ 抵抗ブリッジ Ｒ３ 抵抗ブリッジ Ｚ 基準ダイオード Ｔ 制御可能スイッチ、ＮＰＮ型バイポーラ・トランジ
スタ Ｌ１ インダクタ Ｌ２ インダクタ Ｃ コンデンサ Ｃ’ コンデンサ Ｎ Ｎ型上部表面 ｔ１ 時間 ｔ２ 時間 １ 負荷 ２ 交流電源 ３ 交流電源 ４ スイッチング回路 ５ スイッチ ６ 制御回路 ７ スイッチ ８ フィルタ ９ スイッチング回路 １０ 基板 １１ 第１絶縁壁 １２ 第２絶縁壁 １４ 第１の多量ドープしたＰ型アノード領域 １６ サイリスタ・カソード・ゲート、第４の多量ドー
プしたＰ型カソード・ゲート １８ 第２の多量ドープしたＮ型カソード領域 ２０ 第６の少量ドープしたＰ型領域 ２２ 第５の多量ドープしたＰ型領域 ２４ 第３の多量ドープしたＮ型領域 ２６ 少量ドープしたＰ型領域 ２８ 少量ドープしたＰ型領域 ２９ 多量ドープしたＰ型領域 ３０ 多量ドープしたＰ型領域 ３１ 多量ドープしたＰ型領域 ３３ 多量ドープしたＰ型領域 ４１ 少量ドープしたＰ型ウェル ４２ 多量ドープしたＮ型領域 ４３ 多量ドープしたＮ型領域 ４４ トランジスタ・コレクタ ５３ 多量ドープしたＮ型チャネル・ストップ・リング ５４ Ｎ＋チャネル・ストップ領域 Ｍ１ メタライゼーション Ｍ２ メタライゼーション Ｍ３ メタライゼーション Ｍ４ メタライゼーション Ｍ５ メタライゼーション Ｍ６ メタライゼーション Ｍ７ メタライゼーション Ｍ８ メタライゼーション Ｍ９ メタライゼーション Ｍ１０ メタライゼーション Ｍ１１ メタライゼーション Ｍ１２ メタライゼーション Ｍ１４ メタライゼーション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディディエ マニョン フランス国， 86130 サン ジョージ レ バイラルジュオ， ルート ドゥ ラ パペトリー， 23番地 (72)発明者 ジャン−ミシェル シモネ フランス国， 37270 ヴェルツ， リュ ドゥ ラ ムワソニエール， 10番地 (72)発明者 オリヴィエ ラディレイ フランス国， 37270 モンルイ スュー ル ロアール， ルート ドゥ サン エ ーグナン， 56番地， ラ ミルティエー ル

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 常時オンにバイアスされたゲート・ター
    ンオフ・サイリスタ（ＧＴＯ）を含み、さらに、ゲート
    と供給線の間に、並列に接続されたコンデンサ（Ｃ’）
    と制御可能スイッチ（Ｔ）を含むタイプの一方向スイッ
    チング回路。
  2. 【請求項２】 制御可能スイッチ（Ｔ）が、バイポーラ
    ・トランジスタである、請求項１に記載の回路。
  3. 【請求項３】 サイリスタ（ＧＴＯ）のアノード・ゲー
    トとカソード・ゲートが、抵抗（Ｒ１）を介して相互接
    続される、請求項１または２に記載の回路。
  4. 【請求項４】 スイッチ（Ｔ）の制御端子が、基準ダイ
    オード（Ｚ）のアノードに接続され、ダイオード（Ｚ）
    のカソードが抵抗ブリッジ（Ｒ２、Ｒ３）の中間点に接
    続される、請求項１から３のいずれか一項に記載の回
    路。
  5. 【請求項５】 請求項１から４のいずれか一項に記載の
    ２つのスイッチング回路の逆平行結合で形成される、二
    方向スイッチング回路。
  6. 【請求項６】 第１の導電型の半導体基板内にモノリシ
    ック形状に作製され、第１の絶縁壁（１１）と第２の絶
    縁壁（１２）によって画定される第１の領域と第２の領
    域を含み、 第１区域が、横向きの形に作製されたサイリスタ（ＧＴ
    Ｏ）を含み、サイリスタのカソード・ゲートが第１壁に
    接続され、抵抗ブリッジ（Ｒ２、Ｒ３）を含み、 第２区域が、スイッチ（Ｔ）とダイオード（Ｚ）を含
    み、前記スイッチが垂直に形成されたバイポーラ・トラ
    ンジスタであり、 第１区域の後部表面が、第１壁の後部表面の少なくとも
    一部分は除き絶縁層（５１）で被覆され、メタライゼー
    ション（Ｍ１０）が後部表面全体を覆い、第１絶縁壁
    で、サイリスタ・カソード・ゲート（１６）とトランジ
    スタ・コレクタ（４４）の間の接続を確実にする、請求
    項４に記載の回路。
  7. 【請求項７】 基板のＮ型上部表面側に第１区域におい
    ては、 第１メタライゼーション（Ｍ１）で覆われた第１の多量
    ドープしたＰ型アノード領域（１４）と、 第２メタライゼーション（Ｍ２）で覆われた第２の多量
    ドープしたＮ型カソード領域（１８）と、 第３メタライゼーション（Ｍ３）で覆われ、基板に接触
    し、アノード・ゲートに対応する第３の多量ドープした
    Ｎ型領域（２４）と、 第１絶縁壁（１１）に接触する第４の多量ドープしたＰ
    型カソード・ゲート領域（１６）と、 第３メタライゼーション（Ｍ３）を介して第３領域（２
    ４）に短絡し、第６の少量ドープしたＰ型領域（２０）
    に接触する第５の多量ドープしたＰ型領域（２２）と、
    さらに前記第４領域（１６）と接触し、カソード・ゲー
    トとアノード・ゲートの間に抵抗（Ｒ１）を形成する第
    ６の少量ドープしたＰ型領域（２０）と、 その端部がそれぞれメタライゼーション（Ｍ４、Ｍ５、
    Ｍ６）で覆われた多量ドープしたＰ型領域（２９、３
    ０、３１）と一片を形成し、メタライゼーション（Ｍ
    ４）の１つが抵抗ブリッジ（Ｒ２、Ｒ３）の抵抗の１つ
    （Ｒ２）に対応するＰ型領域（２９）と短絡する少量ド
    ープしたＰ型領域（２６、２８）と、多量ドープしたＮ
    型領域（３３）と、 第２区域においては、 多量ドープしたＮ型領域（４２、４３）がその中に形成
    されたトランジスタ（Ｔ）のベースを形成し、それぞれ
    メタライゼーション（Ｍ８、Ｍ９）で覆われ、トランジ
    スタのエミッタとダイオード（Ｚ）のカソードに対応す
    る少量ドープしたＰ型ウェル（４１）と、 基板の後部表面側に、トランジスタのコレクタを形成す
    る多量ドープしたＮ型領域（４４）を含む、請求項６に
    記載の回路。
  8. 【請求項８】 第２区域が、上部表面側に、ウェル（４
    １）の周辺に多量ドープしたＮ型チャネル・ストップ・
    リング（５３）を含み、前記リングがメタライゼーショ
    ン（Ｍ１２）で覆われる、請求項７に記載の回路。
  9. 【請求項９】 第１の導電型の半導体基板（１０）内に
    モノリシック形状に作製され、絶縁壁（１１、１２）に
    よって画定される第１区域と第２区域を含み、 第１区域が、横向きの形に作製されたサイリスタ（ＧＴ
    Ｏ）と抵抗ブリッジ（Ｒ２、Ｒ３）を含み、 第２区域が、スイッチ（Ｔ）とダイオード（Ｚ）を含
    み、スイッチが横向きに形成されたバイポーラ・トラン
    ジスタであり、 サイリスタ・カソード・ゲート（１６）とトランジスタ
    ・コレクタ（４４）の間の接続が、前部表面側に作製さ
    れる、請求項４に記載の回路。
  10. 【請求項１０】 基板（１０）のＮ型上部表面側に第１
    区域においては、 第１のメタライゼーション（Ｍ１）で覆われた第１の多
    量ドープしたＰ型アノード領域（１４）と、 第２のメタライゼーション（Ｍ２）で覆われた第２の多
    量ドープしたＮ型カソード領域（１８）と、 第３のメタライゼーション（Ｍ３）で覆われ、基板に接
    触し、アノード・ゲートに対応する第３の多量ドープし
    たＮ型領域（２４）と、 第１絶縁壁（１１）から分離された第４の多量ドープし
    たＰ型カソード・ゲート領域（１６）と、 前記第４領域と第１壁の間のチャネル・ストップ領域
    （５４）と、 第３メタライゼーション（Ｍ３）を介して前記第３領域
    （２４）に短絡し、第６の少量ドープしたＰ型領域（２
    ０）に接触する第５の多量ドープしたＰ型領域（２２）
    と、さらに前記第４領域（１６）と接触し、カソード・
    ゲートとアノード・ゲートの間に抵抗（Ｒ１）を形成す
    る第６の少量ドープしたＰ型領域（２０）と、 その端部がそれぞれメタライゼーション（Ｍ４、Ｍ５、
    Ｍ６）で被覆された多量ドープしたＰ型領域（２９、３
    ０、３１）と一片を形成し、メタライゼーション（Ｍ
    ４）の１つが抵抗ブリッジ（Ｒ２、Ｒ３）の抵抗の１つ
    （Ｒ２）に対応するＰ型領域（２９）と短絡する少量ド
    ープしたＰ型領域（２６、２８）、多量ドープしたＮ型
    領域（３３）と、 第２区域においては、 多量ドープしたＮ型領域（４２、４３）がその中に形成
    されたトランジスタ（Ｔ）のベースを形成し、それぞれ
    メタライゼーション（Ｍ８、Ｍ９）で覆われ、トランジ
    スタのエミッタとダイオードのカソードに対応する少量
    ドープしたＰ型ウェル（４１）と、 ウェルの周辺で、メタライゼーション（Ｍ１２）で覆わ
    れ、トランジスタ・コレクタを形成する多量ドープした
    Ｎ型リング（５３）とを含む、請求項９に記載の回路。
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