JP2000076850A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000076850A JP2000076850A JP10250037A JP25003798A JP2000076850A JP 2000076850 A JP2000076850 A JP 2000076850A JP 10250037 A JP10250037 A JP 10250037A JP 25003798 A JP25003798 A JP 25003798A JP 2000076850 A JP2000076850 A JP 2000076850A
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- JP
- Japan
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- memory device
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Abstract
(57)【要約】
【課題】 本発明は、DRAMのリフレッシュ制御方式にお
いて、セルフリフレッシュサイクルに入る直前と、抜け
た直後に全メモリロウアドレスをリフレッシュするため
のＣＢＲリフレッシュサイクルを省略するリフレッシュ
制御方式を提供することを目的とする。 【解決手段】 従来DRAMの構成に加えて、アドレスカウ
ンタ８に付随してアドレス履歴管理ユニット１０が設け
られている。上記アドレス履歴管理ユニット１０はアド
レスカウンタ８でカウントアップされたアドレスを順々
に格納する。アドレス履歴管理ユニット１０のメモリ容
量は、本メモリのリフレッシュされるべき全ロウアドレ
ス分の容量を備えるものとする。
いて、セルフリフレッシュサイクルに入る直前と、抜け
た直後に全メモリロウアドレスをリフレッシュするため
のＣＢＲリフレッシュサイクルを省略するリフレッシュ
制御方式を提供することを目的とする。 【解決手段】 従来DRAMの構成に加えて、アドレスカウ
ンタ８に付随してアドレス履歴管理ユニット１０が設け
られている。上記アドレス履歴管理ユニット１０はアド
レスカウンタ８でカウントアップされたアドレスを順々
に格納する。アドレス履歴管理ユニット１０のメモリ容
量は、本メモリのリフレッシュされるべき全ロウアドレ
ス分の容量を備えるものとする。
Description
【０００１】
【発明の属する技術分野】本発明はセルフリフレッシュ
機能を有する半導体記憶装置のリフレッシュ制御方式の
改良に関する。さらに詳しく言えば、集中CASビフォーR
ASリフレッシュサイクル（以下、集中CBRリフレッシュ
サイクルと称す。)と組み合わせてセルフリフレッシュ
サイクルを行う際、セルフリフレッシュサイクルに入る
直前と、セルフリフレッシュサイクルから抜けた直後
に、全アドレスを指定してメモリセルをリフレッシュす
るのに必要とする時間を削減するリフレッシュ制御方式
の改良、あるいはまた、セルフリフレッシュサイクル時
のリフレッシュ途中で中断しても、アドレスを正しく選
択して再開し、リフレッシュ時間を削減するリフレッシ
ュ制御方式の改良に関する。
機能を有する半導体記憶装置のリフレッシュ制御方式の
改良に関する。さらに詳しく言えば、集中CASビフォーR
ASリフレッシュサイクル（以下、集中CBRリフレッシュ
サイクルと称す。)と組み合わせてセルフリフレッシュ
サイクルを行う際、セルフリフレッシュサイクルに入る
直前と、セルフリフレッシュサイクルから抜けた直後
に、全アドレスを指定してメモリセルをリフレッシュす
るのに必要とする時間を削減するリフレッシュ制御方式
の改良、あるいはまた、セルフリフレッシュサイクル時
のリフレッシュ途中で中断しても、アドレスを正しく選
択して再開し、リフレッシュ時間を削減するリフレッシ
ュ制御方式の改良に関する。
【０００２】
【従来の技術】従来のセルフリフレッシュ機能を有する
半導体記憶装置（DRAM）の一例を図３に示す。メモリセ
ルアレイ１はメモリセルをｍ行×ｎ列に配列したマトリ
ックスで、その１つのメモリセルは１個のスイッチング
トランジスタと１個のコンデンサから構成される１ビッ
トのメモリである。
半導体記憶装置（DRAM）の一例を図３に示す。メモリセ
ルアレイ１はメモリセルをｍ行×ｎ列に配列したマトリ
ックスで、その１つのメモリセルは１個のスイッチング
トランジスタと１個のコンデンサから構成される１ビッ
トのメモリである。
【０００３】上記メモリセルアレイ１を中心として，行
選択するロウアドレスデコーダ２、ビット線の電位を検
出、増幅するセンスアンプ３、列の選択を行うコラムデ
コーダ４、上記コラムデコーダ４によって選択されたビ
ット線のデータを出力するためのデータ出力バッファ
５、上記コラムデコーダ４の選択したビット信号線を経
由してメモリ素子に書き込む入力データを格納するデー
タ入力バッファ６、RASバー,CASバー、WEバーなどのス
トローブ信号を定められた順序で出力するクロックジェ
ネレータ７、前記ロウアドレスデコーダ２が選択する行
番号を次々にカウントするためのアドレスカウンタ８，
順次リフレッシュすべき行アドレスを次々に指定する信
号を出力するリフレッシュタイマ９，上記クロックジェ
ネレータ７やアドレスカウンタ８からの制御信号をラッ
チしておくロウアドレスバッファ１１，コラムアドレス
バッファ１２から構成されている。
選択するロウアドレスデコーダ２、ビット線の電位を検
出、増幅するセンスアンプ３、列の選択を行うコラムデ
コーダ４、上記コラムデコーダ４によって選択されたビ
ット線のデータを出力するためのデータ出力バッファ
５、上記コラムデコーダ４の選択したビット信号線を経
由してメモリ素子に書き込む入力データを格納するデー
タ入力バッファ６、RASバー,CASバー、WEバーなどのス
トローブ信号を定められた順序で出力するクロックジェ
ネレータ７、前記ロウアドレスデコーダ２が選択する行
番号を次々にカウントするためのアドレスカウンタ８，
順次リフレッシュすべき行アドレスを次々に指定する信
号を出力するリフレッシュタイマ９，上記クロックジェ
ネレータ７やアドレスカウンタ８からの制御信号をラッ
チしておくロウアドレスバッファ１１，コラムアドレス
バッファ１２から構成されている。
【０００４】さて、このDRAMの動作は上記メモリセルの
コンデンサを充電する書き込み動作と、コンデンサの充
電状態（充電されている状態を“Ｈ”、未充電の状態を
“Ｌ”）を検出する読み出し動作とがメモリの基本動作
であるが、上記コンデンサに蓄積されている電荷は時間
とともに放電していくので、各コンデンサは１０ｍｓ程
度の間隔で再書き込み（リフレッシュ）を実行する必要
がある。このリフレッシュは書き込み、読み出しのDRAM
へのアクセスの隙間をぬって、すなわちCPUがDRAMを使
っていない隙を使って行なわれており、このシーケンス
の制御はかなり複雑にしてかつ精緻である。読み出し
（書き込み）動作時にはアドレスの入力をマルチプレッ
クスし、行アドレスを先に、列アドレスを後で入力す
る。したがってこれらのアドレスをストローブする信号
（タイミング信号）が必要で、それぞれRASバー（Row
Adress Strobe）,CASバー(Column Adress Strobe)が
定義され、これらのストローブ信号は定められた順序
で、すなわちRASバー→CASバーの順序でクロックジェネ
レータ７からロウアドレスバッファ１１，コラムアドレ
スバッファ１２へ供給され、一方リフレッシュ時のスト
ローブ信号のタイミングは逆で、CASバー→RASバーの順
序で制御信号が供給されている。CASビフォーRASリフレ
ッシュサイクルと呼ばれるゆえんである。
コンデンサを充電する書き込み動作と、コンデンサの充
電状態（充電されている状態を“Ｈ”、未充電の状態を
“Ｌ”）を検出する読み出し動作とがメモリの基本動作
であるが、上記コンデンサに蓄積されている電荷は時間
とともに放電していくので、各コンデンサは１０ｍｓ程
度の間隔で再書き込み（リフレッシュ）を実行する必要
がある。このリフレッシュは書き込み、読み出しのDRAM
へのアクセスの隙間をぬって、すなわちCPUがDRAMを使
っていない隙を使って行なわれており、このシーケンス
の制御はかなり複雑にしてかつ精緻である。読み出し
（書き込み）動作時にはアドレスの入力をマルチプレッ
クスし、行アドレスを先に、列アドレスを後で入力す
る。したがってこれらのアドレスをストローブする信号
（タイミング信号）が必要で、それぞれRASバー（Row
Adress Strobe）,CASバー(Column Adress Strobe)が
定義され、これらのストローブ信号は定められた順序
で、すなわちRASバー→CASバーの順序でクロックジェネ
レータ７からロウアドレスバッファ１１，コラムアドレ
スバッファ１２へ供給され、一方リフレッシュ時のスト
ローブ信号のタイミングは逆で、CASバー→RASバーの順
序で制御信号が供給されている。CASビフォーRASリフレ
ッシュサイクルと呼ばれるゆえんである。
【０００５】セルフリフレッシュサイクルはDRAM素子が
自動的にリフレッシュを繰り返す動作サイクルで、REF
バーをずっとアクティブに保つことによって実行され
る。REFバーがアクティブの間、DRAM素子はリフレッシ
ュタイマー９，アドレスカウンタ８によって１０数μｓ
に１回の割合でリフレッシュを繰り返す。このように、
セルフリフレッシュサイクルでは、その間DRAMをアクセ
スすることはできないが、REFバーがアクティブである
かぎりリフレッシュは永遠に繰り返されるのでCPUが停
止状態にあるときや、DRAMをバッテリー・バックアプし
て用いるときに役立つ。なおセルフリフレッシュサイク
ル抜け出すにはREFバーを非アクティブにすればよい
が、この次にRASバーをアクティブにするまでの時間が
長い（300-400ns）。
自動的にリフレッシュを繰り返す動作サイクルで、REF
バーをずっとアクティブに保つことによって実行され
る。REFバーがアクティブの間、DRAM素子はリフレッシ
ュタイマー９，アドレスカウンタ８によって１０数μｓ
に１回の割合でリフレッシュを繰り返す。このように、
セルフリフレッシュサイクルでは、その間DRAMをアクセ
スすることはできないが、REFバーがアクティブである
かぎりリフレッシュは永遠に繰り返されるのでCPUが停
止状態にあるときや、DRAMをバッテリー・バックアプし
て用いるときに役立つ。なおセルフリフレッシュサイク
ル抜け出すにはREFバーを非アクティブにすればよい
が、この次にRASバーをアクティブにするまでの時間が
長い（300-400ns）。
【０００６】
【発明が解決しようとする課題】上記のDRAMにおいて、
集中CBRリフレッシュサイクルと組み合わせてセルフリ
フレッシュサイクルを行う際にセルフリフレッシュサイ
クルに入る直前とセルフリフレッシュサイクルから抜け
た直後に全アドレスを指定して、メモリセルをリフレッ
シュする必要があった。リフレッシュ時はDRAMが動作不
能になっている時間であり、システム・パフォーマンス
の低下に直結する。またセルフリフレッシュサイクル時
は、全メモリセルをリフレッシュするにはある一定期間
を必要とするが、セルフリフレッシュを途中で中断した
場合、どこまでのアドレスをリフレッシュしたのか不明
となり、再開始アドレスの選択が適当でなく、データ破
壊につながる可能性があった。またアトランダムなリフ
レッシュコントロールが不可能であった。
集中CBRリフレッシュサイクルと組み合わせてセルフリ
フレッシュサイクルを行う際にセルフリフレッシュサイ
クルに入る直前とセルフリフレッシュサイクルから抜け
た直後に全アドレスを指定して、メモリセルをリフレッ
シュする必要があった。リフレッシュ時はDRAMが動作不
能になっている時間であり、システム・パフォーマンス
の低下に直結する。またセルフリフレッシュサイクル時
は、全メモリセルをリフレッシュするにはある一定期間
を必要とするが、セルフリフレッシュを途中で中断した
場合、どこまでのアドレスをリフレッシュしたのか不明
となり、再開始アドレスの選択が適当でなく、データ破
壊につながる可能性があった。またアトランダムなリフ
レッシュコントロールが不可能であった。
【０００７】本発明はこれらの課題を解決するためなさ
れたものであり、セルフリフレッシュサイクルに入る直
前とセルフリフレッシュサイクルから抜けた直後に全メ
モリロウアドレスをリフレッシュするためのＣＢＲリフ
レッシュサイクルを省略することが可能となるリフレッ
シュ制御方式を提供する。かつセルフリフレッシュサイ
クル時のリフレッシュ途中で中断しても、アドレスを正
しく選択して再開を可能とするリフレッシュ制御方式を
提供し、システム・パフォーマンスの向上に寄与するこ
とを目的とする。
れたものであり、セルフリフレッシュサイクルに入る直
前とセルフリフレッシュサイクルから抜けた直後に全メ
モリロウアドレスをリフレッシュするためのＣＢＲリフ
レッシュサイクルを省略することが可能となるリフレッ
シュ制御方式を提供する。かつセルフリフレッシュサイ
クル時のリフレッシュ途中で中断しても、アドレスを正
しく選択して再開を可能とするリフレッシュ制御方式を
提供し、システム・パフォーマンスの向上に寄与するこ
とを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、CPUが停止状態にあるときやDRAMをバッテリー・バ
ックアプして用いるとき自動的に該DRAM内のメモリセル
をリフレッシュするセルフリフレッシュ機能を有する半
導体記憶装置において、順次リフレッシュすべきアドレ
スを指定する信号を出力するリフレッシュタイマと、上
記リフレッシュタイマからの信号を受け選択するアドレ
ス番号を次々にカウントするアドレスカウンタと、上記
アドレスカウンタによりカウントアップされたアドレス
を順々に格納するアドレス履歴管理ユニットと、を具備
することを特徴としている。請求項２に記載の発明は、
請求項１に記載の半導体記憶装置において、前記アドレ
ス履歴管理ユニットは、上記DRAMの全ロウアドレス分の
メモリ容量を備え、上記アドレスカウンタがカウントア
ップした最初のリフレッシュアドレスから最終リフレッ
シュアドレスまでをカウント時間順に管理していること
を特徴としている。請求項３に記載の発明は、請求項１
に記載の半導体記憶装置において、集中CASビフォーRAS
リフレッシュサイクル時、セルフリフレッシュサイクル
時を問わず、上記アドレス履歴管理ユニットにカウント
時間順に格納されているアドレスの中で、時間的に最初
にリフレッシュされたアドレスが新たに選択されてリフ
レッシュされることを特徴としている。
は、CPUが停止状態にあるときやDRAMをバッテリー・バ
ックアプして用いるとき自動的に該DRAM内のメモリセル
をリフレッシュするセルフリフレッシュ機能を有する半
導体記憶装置において、順次リフレッシュすべきアドレ
スを指定する信号を出力するリフレッシュタイマと、上
記リフレッシュタイマからの信号を受け選択するアドレ
ス番号を次々にカウントするアドレスカウンタと、上記
アドレスカウンタによりカウントアップされたアドレス
を順々に格納するアドレス履歴管理ユニットと、を具備
することを特徴としている。請求項２に記載の発明は、
請求項１に記載の半導体記憶装置において、前記アドレ
ス履歴管理ユニットは、上記DRAMの全ロウアドレス分の
メモリ容量を備え、上記アドレスカウンタがカウントア
ップした最初のリフレッシュアドレスから最終リフレッ
シュアドレスまでをカウント時間順に管理していること
を特徴としている。請求項３に記載の発明は、請求項１
に記載の半導体記憶装置において、集中CASビフォーRAS
リフレッシュサイクル時、セルフリフレッシュサイクル
時を問わず、上記アドレス履歴管理ユニットにカウント
時間順に格納されているアドレスの中で、時間的に最初
にリフレッシュされたアドレスが新たに選択されてリフ
レッシュされることを特徴としている。
【０００９】
【発明の実施の形態】以下図１を参照して本発明の実施
形態について説明する。図１は、本発明によるメモリ内
部のブロック図である。従来のメモリ内部の構成は図３
を参照して説明したが、本発明の図１の符号は図３の符
号と同じものを用いている。図１と図３とを比較すれ
ば、明かなように図１の実施例と図３の従来技術との差
異は、アドレスカウンタ８に付随してアドレス履歴管理
ユニット１０が設けられている点である。本アドレス履
歴管理ユニット１０はカウントアップされたアドレスを
順々に格納する。アドレス履歴管理ユニット１０のメモ
リ容量は、リフレッシュされるDRAMの全ロウアドレス分
の容量(深さ)を備えるものとする。
形態について説明する。図１は、本発明によるメモリ内
部のブロック図である。従来のメモリ内部の構成は図３
を参照して説明したが、本発明の図１の符号は図３の符
号と同じものを用いている。図１と図３とを比較すれ
ば、明かなように図１の実施例と図３の従来技術との差
異は、アドレスカウンタ８に付随してアドレス履歴管理
ユニット１０が設けられている点である。本アドレス履
歴管理ユニット１０はカウントアップされたアドレスを
順々に格納する。アドレス履歴管理ユニット１０のメモ
リ容量は、リフレッシュされるDRAMの全ロウアドレス分
の容量(深さ)を備えるものとする。
【００１０】その他大半の構成は図３と同じであるが、
再記すると、メモリセルアレイ１，行選択するロウアド
レスデコーダ２、ビット線の電位を検出、増幅するセン
スアンプ３、列の選択を行うコラムデコーダ４、上記コ
ラムデコーダ４によって選択されたビット線のデータを
出力するためデータを格納するデータ出力バッファ５、
上記コラムデコーダ４の選択したビット信号線を経由し
てメモリ素子に入力データを書き込むため、該入力デー
タを格納するデータ入力バッファ６、RASバー,CASバ
ー、WEバーなどのストローブ信号を定められた順序で出
力するクロックジェネレータ７、前記ロウアドレスデコ
ーダ２が選択する行番号を次々にカウントするためのア
ドレスカウンタ８，順次リフレッシュすべき行を次々に
指定する信号を出力するリフレッシュタイマ９，上記ク
ロックジェネレータ７やアドレスカウンタ８からの制御
信号をラッチしておくロウアドレスバッファ１１，コラ
ムアドレスバッファ１２から構成されている。
再記すると、メモリセルアレイ１，行選択するロウアド
レスデコーダ２、ビット線の電位を検出、増幅するセン
スアンプ３、列の選択を行うコラムデコーダ４、上記コ
ラムデコーダ４によって選択されたビット線のデータを
出力するためデータを格納するデータ出力バッファ５、
上記コラムデコーダ４の選択したビット信号線を経由し
てメモリ素子に入力データを書き込むため、該入力デー
タを格納するデータ入力バッファ６、RASバー,CASバ
ー、WEバーなどのストローブ信号を定められた順序で出
力するクロックジェネレータ７、前記ロウアドレスデコ
ーダ２が選択する行番号を次々にカウントするためのア
ドレスカウンタ８，順次リフレッシュすべき行を次々に
指定する信号を出力するリフレッシュタイマ９，上記ク
ロックジェネレータ７やアドレスカウンタ８からの制御
信号をラッチしておくロウアドレスバッファ１１，コラ
ムアドレスバッファ１２から構成されている。
【００１１】本発明の概念を与えるため、実施例の動作
を図２の概念図により説明する。集中ＣＢＲリフレッシ
ュ時、もしくはセルフリフレッシュ時、アドレスカウン
タ８がワード線Ｗ１からＷｎとアドレスをカウントアッ
プし、カウントアップされたアドレスＷ1〜最終アドレ
スＷｎをアドレス履歴管理ユニット１０に格納し、リフ
レッシュ動作を終了する。再びリフレッシュ要求が発行
された場合、先のアドレス履歴管理ユニット１０に格納
した最終アドレスＷｎの次のアドレスＷｎ＋１よりリフ
レッシュを行うように制御する。図２においてはアドレ
スＷ1は時間軸上でＷｎから一番遠い、すなわち現時点
では一番先にリフレッシュが行なわれ、コンデンサの蓄
積電荷が最も放電されて、データ保持が一番厳しくなっ
ているメモリセルの当該アドレスであり、したがってア
ドレスＷ1よりリフレッシュが開始されるように制御す
る。
を図２の概念図により説明する。集中ＣＢＲリフレッシ
ュ時、もしくはセルフリフレッシュ時、アドレスカウン
タ８がワード線Ｗ１からＷｎとアドレスをカウントアッ
プし、カウントアップされたアドレスＷ1〜最終アドレ
スＷｎをアドレス履歴管理ユニット１０に格納し、リフ
レッシュ動作を終了する。再びリフレッシュ要求が発行
された場合、先のアドレス履歴管理ユニット１０に格納
した最終アドレスＷｎの次のアドレスＷｎ＋１よりリフ
レッシュを行うように制御する。図２においてはアドレ
スＷ1は時間軸上でＷｎから一番遠い、すなわち現時点
では一番先にリフレッシュが行なわれ、コンデンサの蓄
積電荷が最も放電されて、データ保持が一番厳しくなっ
ているメモリセルの当該アドレスであり、したがってア
ドレスＷ1よりリフレッシュが開始されるように制御す
る。
【００１２】上記アドレス履歴管理ユニット１０は常に
最初のリフレッシュアドレスから最終リフレッシュアド
レスを管理している。この管理により、リフレッシュさ
れたアドレスとリフレッシュされていないアドレスが明
確となり、従来のセルフリフレッシュ動作は、アドレス
をシーケンシャルに生成していており、途中でリフレッ
シュ動作を中断したときに、どこまでのアドレスをリフ
レッシュしたのか不明となるが、本発明のメモリでは、
アドレス履歴管理ユニット１０を備えていることによ
り、どこまでのアドレスをリフレッシュしたのか明確で
あり、不用意に中断することがあってもその対応が可能
となる。また、アトランダムなリフレッシュコントロー
ルにおいてもリフレッシュアドレスが管理可能なためリ
フレッシュされないアドレスの抜けを防ぐことが可能と
なる。リフレッシュ履歴管理ユニット１０のメモリは、
書き換え可能であり、シーケンシャルにアドレスを上書
きするものとする。
最初のリフレッシュアドレスから最終リフレッシュアド
レスを管理している。この管理により、リフレッシュさ
れたアドレスとリフレッシュされていないアドレスが明
確となり、従来のセルフリフレッシュ動作は、アドレス
をシーケンシャルに生成していており、途中でリフレッ
シュ動作を中断したときに、どこまでのアドレスをリフ
レッシュしたのか不明となるが、本発明のメモリでは、
アドレス履歴管理ユニット１０を備えていることによ
り、どこまでのアドレスをリフレッシュしたのか明確で
あり、不用意に中断することがあってもその対応が可能
となる。また、アトランダムなリフレッシュコントロー
ルにおいてもリフレッシュアドレスが管理可能なためリ
フレッシュされないアドレスの抜けを防ぐことが可能と
なる。リフレッシュ履歴管理ユニット１０のメモリは、
書き換え可能であり、シーケンシャルにアドレスを上書
きするものとする。
【００１３】
【発明の効果】リフレッシュ時はDRAMが動作不能になっ
ている時間であり、システム・パフォーマンスの低下に
直結する。本発明によれば、セルフリフレッシュサイク
ルに入る直前とセルフリフレッシュサイクルから抜けた
直後に全メモリロウアドレスをリフレッシュするための
リフレッシュサイクルを省略することが可能となる。か
くしてリフレッシュによるメモリにアクセスできない時
間を幾分減少させることが可能となり、システム・パフ
ォーマンスの向上に寄与し、なおかつセルフリフレッシ
ュサイクル時のリフレッシュ途中（全メモリセルをリフ
レッシュしないうちに）中断が可能となることで、さら
にリフレッシュアドレス履歴を管理することでアドレス
の抜けを防止することが可能となり、システム自体の高
信頼性にも寄与する。また、アトランダムなリフレッシ
ュアドレスコントロールが可能となる。
ている時間であり、システム・パフォーマンスの低下に
直結する。本発明によれば、セルフリフレッシュサイク
ルに入る直前とセルフリフレッシュサイクルから抜けた
直後に全メモリロウアドレスをリフレッシュするための
リフレッシュサイクルを省略することが可能となる。か
くしてリフレッシュによるメモリにアクセスできない時
間を幾分減少させることが可能となり、システム・パフ
ォーマンスの向上に寄与し、なおかつセルフリフレッシ
ュサイクル時のリフレッシュ途中（全メモリセルをリフ
レッシュしないうちに）中断が可能となることで、さら
にリフレッシュアドレス履歴を管理することでアドレス
の抜けを防止することが可能となり、システム自体の高
信頼性にも寄与する。また、アトランダムなリフレッシ
ュアドレスコントロールが可能となる。
【図１】 本発明のDRAMの構成図。
【図２】 本発明の概念を説明する図。
【図３】 従来のDRAMの構成図。
１…メモリセルアレイ ２…ロウアドレスデ
コーダ ３…センス・アンプ ４…コラムデコーダ ５…データ出力バッファ ６…データ入力バッ
ファ ７…クロックジェネレータ ８…アドレスカウン
タ ９…リフレッシュタイマ １０…アドレス履歴
管理ユニット １１…ロウアドレスバッファ １２…コラムアドレ
スバッファ
コーダ ３…センス・アンプ ４…コラムデコーダ ５…データ出力バッファ ６…データ入力バッ
ファ ７…クロックジェネレータ ８…アドレスカウン
タ ９…リフレッシュタイマ １０…アドレス履歴
管理ユニット １１…ロウアドレスバッファ １２…コラムアドレ
スバッファ
Claims (3)
- 【請求項１】 CPUが停止状態にあるときや、DRAMをバ
ッテリー・バックアップして用いるとき、自動的に該DR
AM内のメモリセルをリフレッシュするセルフリフレッシ
ュ機能を有する半導体記憶装置において、 順次リフレッシュすべきアドレスを指定する信号を出力
するリフレッシュタイマと、 上記リフレッシュタイマからの信号を受け、選択するア
ドレス番号を次々にカウントするアドレスカウンタと、 上記アドレスカウンタによりカウントアップされたアド
レスを順々に格納するアドレス履歴管理ユニットと、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記アドレス履歴管理ユニットは、上記
DRAMの全ロウアドレス分のメモリ容量を備え、上記アド
レスカウンタがカウントアップした最初のリフレッシュ
アドレスから最終リフレッシュアドレスまでをカウント
時間順に管理していることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 集中CASビフォーRASリフレッシュサイク
ル時、セルフリフレッシュサイクル時を問わず、上記ア
ドレス履歴管理ユニットにカウント時間順に格納されて
いるアドレスの中で、時間的に最初にリフレッシュされ
たアドレスが新たに選択されてリフレッシュされること
を特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250037A JP2000076850A (ja) | 1998-09-03 | 1998-09-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250037A JP2000076850A (ja) | 1998-09-03 | 1998-09-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076850A true JP2000076850A (ja) | 2000-03-14 |
Family
ID=17201898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10250037A Pending JP2000076850A (ja) | 1998-09-03 | 1998-09-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9767050B2 (en) | 2015-08-24 | 2017-09-19 | Samsung Electronics Co., Ltd. | Memory systems that adjust an auto-refresh operation responsive to a self-refresh operation history |
-
1998
- 1998-09-03 JP JP10250037A patent/JP2000076850A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9767050B2 (en) | 2015-08-24 | 2017-09-19 | Samsung Electronics Co., Ltd. | Memory systems that adjust an auto-refresh operation responsive to a self-refresh operation history |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011016 |