JP2000068840A - Δς変調回路 - Google Patents
Δς変調回路Info
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Abstract
(57)【要約】
【課題】 スイッチトキャパシタ積分器ＩＮ１〜ＩＮ７
を備えるΔΣ変調回路において、メインの負帰還ループ
ＦＢ０に、デジタル／アナログ変換回路ＤＡＣなどの１
クロック遅延可能な遅延器を挿入可能とする。 【解決手段】 デジタル／アナログ変換回路ＤＡＣの出
力を、第１段目の積分器ＩＮ１の入力側へ負帰還すると
ともに、第２段目の積分器ＩＮ２の入力側およびメイン
加算器Ｋ１で負加算する。これによって、本来、デジタ
ル／アナログ変換回路ＤＡＣから積分器ＩＮ１の入力側
に負帰還されるべきフィードバック信号が、１クロック
遅延されていても、後段側に等価に与えられることにな
り、アルゴリズムを変更することなく、負帰還ループＦ
Ｂ０への遅延器の挿入が可能になり、実回路化を図るこ
とができる。
を備えるΔΣ変調回路において、メインの負帰還ループ
ＦＢ０に、デジタル／アナログ変換回路ＤＡＣなどの１
クロック遅延可能な遅延器を挿入可能とする。 【解決手段】 デジタル／アナログ変換回路ＤＡＣの出
力を、第１段目の積分器ＩＮ１の入力側へ負帰還すると
ともに、第２段目の積分器ＩＮ２の入力側およびメイン
加算器Ｋ１で負加算する。これによって、本来、デジタ
ル／アナログ変換回路ＤＡＣから積分器ＩＮ１の入力側
に負帰還されるべきフィードバック信号が、１クロック
遅延されていても、後段側に等価に与えられることにな
り、アルゴリズムを変更することなく、負帰還ループＦ
Ｂ０への遅延器の挿入が可能になり、実回路化を図るこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばオーディ
オ信号の記録再生や伝送などを行うにあたって好適に用
いられ、アナログ信号を１ビットのデジタル信号に変換
するΔΣ変調回路に関する。
オ信号の記録再生や伝送などを行うにあたって好適に用
いられ、アナログ信号を１ビットのデジタル信号に変換
するΔΣ変調回路に関する。
【０００２】
【従来の技術】従来、アナログ／デジタル変換回路に関
して、各種の変換方式が提案されてきたが、昨今、量子
化の分解能を１ビットとしたアナログ／デジタル変換方
式が注目されている。この１ビットアナログ／デジタル
変換は、たとえばＣＤ(CompactDisc)などの記録再生に
用いられるマルチビットアナログ／デジタル変換に比べ
て、ＬＰＦ(Low-Pass Filter) 特性が優れているという
点や、回路構造が簡易であるという点などの利点を有し
ている。
して、各種の変換方式が提案されてきたが、昨今、量子
化の分解能を１ビットとしたアナログ／デジタル変換方
式が注目されている。この１ビットアナログ／デジタル
変換は、たとえばＣＤ(CompactDisc)などの記録再生に
用いられるマルチビットアナログ／デジタル変換に比べ
て、ＬＰＦ(Low-Pass Filter) 特性が優れているという
点や、回路構造が簡易であるという点などの利点を有し
ている。
【０００３】このような１ビットアナログ／デジタル変
換に、いくつかの変換方式が提案されているが、中でも
ΔΣ変調方式が、精度の高さの点で最も注目されてお
り、たとえばオーディオ信号のアナログ／デジタル変換
への応用が提案されている。
換に、いくつかの変換方式が提案されているが、中でも
ΔΣ変調方式が、精度の高さの点で最も注目されてお
り、たとえばオーディオ信号のアナログ／デジタル変換
への応用が提案されている。
【０００４】ΔΣ変調方式は、まず、デジタル出力をア
ナログ化した値とアナログ入力信号の差を積分する。次
に、この積分値が最小となるようにフィードバックして
ゆく。これによって、比較器出力に含まれる量子化雑音
は、高い周波数へ偏って分布するようになる。このよう
に、量子化雑音のスペクトラム分布が高域にゆく程多く
なるようにすることをノイズ・シェーピングと呼ぶ。こ
のようなノイズ・シェーピングがなされることによっ
て、前記ＬＰＦによって量子化雑音電力が激減し、より
高いＳ／Ｎ比を達成することが可能となる。
ナログ化した値とアナログ入力信号の差を積分する。次
に、この積分値が最小となるようにフィードバックして
ゆく。これによって、比較器出力に含まれる量子化雑音
は、高い周波数へ偏って分布するようになる。このよう
に、量子化雑音のスペクトラム分布が高域にゆく程多く
なるようにすることをノイズ・シェーピングと呼ぶ。こ
のようなノイズ・シェーピングがなされることによっ
て、前記ＬＰＦによって量子化雑音電力が激減し、より
高いＳ／Ｎ比を達成することが可能となる。
【０００５】ここで、入力に対して出力が１クロック遅
延する積分器（以下、遅延あり積分器と称する）で構成
される、従来のΔΣ変調回路の一例を、図４に示す。
延する積分器（以下、遅延あり積分器と称する）で構成
される、従来のΔΣ変調回路の一例を、図４に示す。
【０００６】上記従来のΔΣ変調回路においては、ΔΣ
変調理論に基づく高次の遅延あり積分器ｈ１，ｈ２，…
（図４の例ではｈ７まで）が、入力端子ｘ側から順に、
直列に接続されている。各積分器ｈ１〜ｈ６の出力は、
乗算器ａ１〜ａ６においてそれぞれ所定の係数が乗算さ
れた後、次段の積分器ｈ２〜ｈ７に入力される。
変調理論に基づく高次の遅延あり積分器ｈ１，ｈ２，…
（図４の例ではｈ７まで）が、入力端子ｘ側から順に、
直列に接続されている。各積分器ｈ１〜ｈ６の出力は、
乗算器ａ１〜ａ６においてそれぞれ所定の係数が乗算さ
れた後、次段の積分器ｈ２〜ｈ７に入力される。
【０００７】また、積分器ｈ２，ｈ３に関連して、乗算
器ａ１１および加算器ｋ３から成り、積分器ｈ３の出力
に所定の係数を乗算した後、積分器ｈ２への入力から減
算する負帰還ループｆｂ１が形成されている。同様に、
積分器ｈ５の出力側から積分器ｈ４の入力側にかけて、
乗算器ａ１２および加算器ｋ４から成る負帰還ループｆ
ｂ２が、積分器ｈ７の出力側から積分器ｈ６の入力側に
かけて、乗算器ａ１３および加算器ｋ５から成る負帰還
ループｆｂ３が形成されている。
器ａ１１および加算器ｋ３から成り、積分器ｈ３の出力
に所定の係数を乗算した後、積分器ｈ２への入力から減
算する負帰還ループｆｂ１が形成されている。同様に、
積分器ｈ５の出力側から積分器ｈ４の入力側にかけて、
乗算器ａ１２および加算器ｋ４から成る負帰還ループｆ
ｂ２が、積分器ｈ７の出力側から積分器ｈ６の入力側に
かけて、乗算器ａ１３および加算器ｋ５から成る負帰還
ループｆｂ３が形成されている。
【０００８】そして、各積分器ｈ１〜ｈ７の全ての出力
は加算器ｋ１で相互に加減算され、量子化器ｑで「−
１」または「＋１」の１ビット信号に量子化された後、
出力端子ｙに出力される。すなわち、上記従来のΔΣ変
調回路は、積分出力並列加算型のΔΣ変調回路である。
前記量子化器ｑの出力はまた、メイン負帰還ループｆｂ
０に介在されたデジタル／アナログ変換回路ｄａｃでア
ナログ信号に変換されて第１段目の積分器ｈ１の入力側
に帰還され、加算器ｋ２によって前記入力端子ｘへの入
力信号から減算される。
は加算器ｋ１で相互に加減算され、量子化器ｑで「−
１」または「＋１」の１ビット信号に量子化された後、
出力端子ｙに出力される。すなわち、上記従来のΔΣ変
調回路は、積分出力並列加算型のΔΣ変調回路である。
前記量子化器ｑの出力はまた、メイン負帰還ループｆｂ
０に介在されたデジタル／アナログ変換回路ｄａｃでア
ナログ信号に変換されて第１段目の積分器ｈ１の入力側
に帰還され、加算器ｋ２によって前記入力端子ｘへの入
力信号から減算される。
【０００９】ここで、図５に、上記積分器ｈ１〜ｈ７と
して用いられる、遅延あり積分器の構成例を示す。遅延
あり積分器は、入力端子ｘ１と出力端子ｙ１との間に、
加算器ｋと遅延器ｄとを備えている。入力端子ｘ１への
入力信号は、遅延器ｄで１クロック周期だけ遅延された
後、出力端子ｙ１へ出力されるとともに、加算器ｋにお
いて前記入力信号に加算され、正帰還される。
して用いられる、遅延あり積分器の構成例を示す。遅延
あり積分器は、入力端子ｘ１と出力端子ｙ１との間に、
加算器ｋと遅延器ｄとを備えている。入力端子ｘ１への
入力信号は、遅延器ｄで１クロック周期だけ遅延された
後、出力端子ｙ１へ出力されるとともに、加算器ｋにお
いて前記入力信号に加算され、正帰還される。
【００１０】さらに、図６に上記遅延あり積分器のより
具体的な構成の一例を示す。この遅延あり積分器は、正
相型スイッチトキャパシタ積分器であり、差動増幅器ａ
と、２つのコンデンサｃ１，ｃ２と、４つのスイッチｓ
１，ｓ２；ｗ１，ｗ２とを備えている。
具体的な構成の一例を示す。この遅延あり積分器は、正
相型スイッチトキャパシタ積分器であり、差動増幅器ａ
と、２つのコンデンサｃ１，ｃ２と、４つのスイッチｓ
１，ｓ２；ｗ１，ｗ２とを備えている。
【００１１】入力端子ｘ１と差動増幅器ａの反転入力端
子との間には、スイッチｓ１と、入力コンデンサｃ１
と、スイッチｗ２との直列回路が介在されており、スイ
ッチｓ１と入力コンデンサｃ１との間はスイッチｗ１を
介して接地されており、同様に、入力コンデンサｃ１と
スイッチｗ２との間はスイッチｓ２を介して接地されて
いる。差動増幅器ａは、非反転入力端子が接地されてい
る。また、該差動増幅器ａの出力は、出力端子ｙ１に出
力されるとともに、帰還コンデンサｃ２を介して前記反
転入力端子に負帰還されている。
子との間には、スイッチｓ１と、入力コンデンサｃ１
と、スイッチｗ２との直列回路が介在されており、スイ
ッチｓ１と入力コンデンサｃ１との間はスイッチｗ１を
介して接地されており、同様に、入力コンデンサｃ１と
スイッチｗ２との間はスイッチｓ２を介して接地されて
いる。差動増幅器ａは、非反転入力端子が接地されてい
る。また、該差動増幅器ａの出力は、出力端子ｙ１に出
力されるとともに、帰還コンデンサｃ２を介して前記反
転入力端子に負帰還されている。
【００１２】スイッチｓ１，ｓ２；ｗ１，ｗ２は、相互
に連動して動作し、スイッチｓ１とスイッチｓ２とが同
相動作となり、同様にスイッチｗ１とスイッチｗ２とが
同相動作となり、スイッチｓ１，ｓ２とスイッチｗ１，
ｗ２との間は逆相動作となる。
に連動して動作し、スイッチｓ１とスイッチｓ２とが同
相動作となり、同様にスイッチｗ１とスイッチｗ２とが
同相動作となり、スイッチｓ１，ｓ２とスイッチｗ１，
ｗ２との間は逆相動作となる。
【００１３】したがって、まずスイッチｓ１，ｓ２がＯ
Ｎ状態で、スイッチｗ１，ｗ２がＯＦＦ状態のとき、入
力コンデンサｃ１に前記入力信号に対応した電荷が蓄積
され、スイッチｓ１，ｓ２がＯＦＦ状態となり、スイッ
チｗ１，ｗ２がＯＮ状態となると、前記入力コンデンサ
ｃ１に蓄積されていた電荷が帰還コンデンサｃ２へ逆極
性で転送され、差動増幅器ａによって反転増幅される。
このように動作することによって、正相で積分動作を行
うことができる。
Ｎ状態で、スイッチｗ１，ｗ２がＯＦＦ状態のとき、入
力コンデンサｃ１に前記入力信号に対応した電荷が蓄積
され、スイッチｓ１，ｓ２がＯＦＦ状態となり、スイッ
チｗ１，ｗ２がＯＮ状態となると、前記入力コンデンサ
ｃ１に蓄積されていた電荷が帰還コンデンサｃ２へ逆極
性で転送され、差動増幅器ａによって反転増幅される。
このように動作することによって、正相で積分動作を行
うことができる。
【００１４】積分ゲインは、標本化キャパシタである入
力コンデンサｃ１および積分キャパシタである帰還コン
デンサｃ２の容量をそれぞれ参照符と同一で表すと、ｃ
２／ｃ１となる。
力コンデンサｃ１および積分キャパシタである帰還コン
デンサｃ２の容量をそれぞれ参照符と同一で表すと、ｃ
２／ｃ１となる。
【００１５】
【発明が解決しようとする課題】上述のように、スイッ
チトキャパシタ積分器から成る各積分器ｈ１〜ｈ７で
は、出力は、１クロック前の入力信号による電荷に対応
した値であり、出力には、入力に対して１クロックの遅
延が生じている。これに対して、前記図４に示すΔΣ変
調回路のメインの負帰還ループｆｂ０には、遅延器が含
まれていない。すなわち、積分器ｈ１の次回の演算に
は、加算器ｋ１、量子化器ｑおよびデジタル／アナログ
変換回路ｄａｃを介する今回の演算結果が、入力コンデ
ンサｃ１に蓄積される必要がある。
チトキャパシタ積分器から成る各積分器ｈ１〜ｈ７で
は、出力は、１クロック前の入力信号による電荷に対応
した値であり、出力には、入力に対して１クロックの遅
延が生じている。これに対して、前記図４に示すΔΣ変
調回路のメインの負帰還ループｆｂ０には、遅延器が含
まれていない。すなわち、積分器ｈ１の次回の演算に
は、加算器ｋ１、量子化器ｑおよびデジタル／アナログ
変換回路ｄａｃを介する今回の演算結果が、入力コンデ
ンサｃ１に蓄積される必要がある。
【００１６】したがって、或るクロックで決定される量
子化器ｑの出力が、同一クロックの時点で、加算器ｋ２
に入力されていなくてはならない。しかしながら、この
ような動作は、実回路上では不可能であり、遅延器を介
在し、次のクロックで量子化結果を負帰還するという動
作をさせない限り、実回路化は困難である。このため、
従来から各種提案されてきたこのような高次ΔΣ変調回
路は、未だ実用化されていない。
子化器ｑの出力が、同一クロックの時点で、加算器ｋ２
に入力されていなくてはならない。しかしながら、この
ような動作は、実回路上では不可能であり、遅延器を介
在し、次のクロックで量子化結果を負帰還するという動
作をさせない限り、実回路化は困難である。このため、
従来から各種提案されてきたこのような高次ΔΣ変調回
路は、未だ実用化されていない。
【００１７】一方、図７で示すような遅延なし積分器を
用いると、積分器ｈ１の次回の演算には、加算器ｋ１、
量子化器ｑおよびデジタル／アナログ変換回路ｄａｃを
介する今回の演算結果を、遅延して用いることができ
る。すなわち、図７は、逆相型スイッチトキャパシタ積
分器であり、前述の図６に対応する構成には、同一の参
照符号を付して示す。スイッチｓ１，ｓ２がＯＮ状態
で、スイッチｗ１，ｗ２がＯＦＦ状態のとき、入力コン
デンサｃ１に前記入力信号に対応した電荷が蓄積される
とともに、その電荷が帰還コンデンサｃ２へ同極性で転
送され、スイッチｓ１，ｓ２がＯＦＦ状態となり、スイ
ッチｗ１，ｗ２がＯＮ状態となると、前記入力コンデン
サｃ１の電荷が放電される。このような動作を繰返すこ
とによって、帰還コンデンサｃ２に入力信号に対応した
電荷が累積加算され、差動増幅器ａによってその積分値
が反転増幅されて出力される。
用いると、積分器ｈ１の次回の演算には、加算器ｋ１、
量子化器ｑおよびデジタル／アナログ変換回路ｄａｃを
介する今回の演算結果を、遅延して用いることができ
る。すなわち、図７は、逆相型スイッチトキャパシタ積
分器であり、前述の図６に対応する構成には、同一の参
照符号を付して示す。スイッチｓ１，ｓ２がＯＮ状態
で、スイッチｗ１，ｗ２がＯＦＦ状態のとき、入力コン
デンサｃ１に前記入力信号に対応した電荷が蓄積される
とともに、その電荷が帰還コンデンサｃ２へ同極性で転
送され、スイッチｓ１，ｓ２がＯＦＦ状態となり、スイ
ッチｗ１，ｗ２がＯＮ状態となると、前記入力コンデン
サｃ１の電荷が放電される。このような動作を繰返すこ
とによって、帰還コンデンサｃ２に入力信号に対応した
電荷が累積加算され、差動増幅器ａによってその積分値
が反転増幅されて出力される。
【００１８】このような遅延なし積分器を用いると、電
荷の充電と移動とが同一クロックで行われるので、入力
と出力との間には遅延が生じず、量子化結果を遅延して
次のクロックで負帰還することが可能となり、実回路化
の可能性が生まれる。しかしながら、オーディオ信号の
ようにビットレートが高くなると、高速で電荷の充電お
よび移動を行う必要があり、そのような高速動作は、こ
の遅延なしスイッチトキャパシタ積分器では困難であ
る。
荷の充電と移動とが同一クロックで行われるので、入力
と出力との間には遅延が生じず、量子化結果を遅延して
次のクロックで負帰還することが可能となり、実回路化
の可能性が生まれる。しかしながら、オーディオ信号の
ようにビットレートが高くなると、高速で電荷の充電お
よび移動を行う必要があり、そのような高速動作は、こ
の遅延なしスイッチトキャパシタ積分器では困難であ
る。
【００１９】この点、ＲＣ積分器を用いると、高速動作
が可能であるけれども、集積回路化すると、所望とする
積分係数を得るための抵抗の精度を確保することができ
ず、やはり実回路化は困難である。
が可能であるけれども、集積回路化すると、所望とする
積分係数を得るための抵抗の精度を確保することができ
ず、やはり実回路化は困難である。
【００２０】本発明の目的は、入力に対して出力が１ク
ロック遅延する積分器を用いて、実回路化することがで
きるΔΣ変調回路を提供することである。
ロック遅延する積分器を用いて、実回路化することがで
きるΔΣ変調回路を提供することである。
【００２１】
【課題を解決するための手段】請求項１の発明に係るΔ
Σ変調回路は、入力に対して出力が１クロック遅延する
積分器が複数段縦続接続されて構成される高次のΔΣ変
調回路において、メインの負帰還ループに介在され、第
１段目の積分器と等しい係数の遅延器と、前記遅延器の
出力を、前記第１段目の積分器における積分回路出力と
フィードバック点との間に負加算する加算器とを含むこ
とを特徴とする。
Σ変調回路は、入力に対して出力が１クロック遅延する
積分器が複数段縦続接続されて構成される高次のΔΣ変
調回路において、メインの負帰還ループに介在され、第
１段目の積分器と等しい係数の遅延器と、前記遅延器の
出力を、前記第１段目の積分器における積分回路出力と
フィードバック点との間に負加算する加算器とを含むこ
とを特徴とする。
【００２２】上記の構成によれば、多段の積分器出力を
相互に加算し、量子化して、入力側に負帰還する積分出
力並列加算型のΔΣ変調回路において、メインの負帰還
ループに遅延器を挿入し、該遅延器によって、前記加算
および量子化動作と、その量子化結果の負帰還入力との
間に、１クロックの遅延を可能として、実回路化を実現
するにあたって、前記遅延器を、第１段目の積分器と等
しい係数とし、その出力を第１段目の積分器の入力側に
帰還するのではなく、加算器によって、第１段目の積分
器における積分回路の出力とフィードバック点との間に
負帰還する。
相互に加算し、量子化して、入力側に負帰還する積分出
力並列加算型のΔΣ変調回路において、メインの負帰還
ループに遅延器を挿入し、該遅延器によって、前記加算
および量子化動作と、その量子化結果の負帰還入力との
間に、１クロックの遅延を可能として、実回路化を実現
するにあたって、前記遅延器を、第１段目の積分器と等
しい係数とし、その出力を第１段目の積分器の入力側に
帰還するのではなく、加算器によって、第１段目の積分
器における積分回路の出力とフィードバック点との間に
負帰還する。
【００２３】したがって、メインの負帰還ループに遅延
器を挿入しても、そのフィードバック値は第１段目の積
分器の積分回路による遅延後の出力に加算されることに
なり、該遅延器を挿入しても、前記フィードバック点が
積分器の入力側である従来のアルゴリズムと等価とする
ことができる。こうして、アルゴリズムに変更をきたす
ことなく、メインの負帰還ループに遅延器を挿入するこ
とが可能になり、実回路化を図ることができる。
器を挿入しても、そのフィードバック値は第１段目の積
分器の積分回路による遅延後の出力に加算されることに
なり、該遅延器を挿入しても、前記フィードバック点が
積分器の入力側である従来のアルゴリズムと等価とする
ことができる。こうして、アルゴリズムに変更をきたす
ことなく、メインの負帰還ループに遅延器を挿入するこ
とが可能になり、実回路化を図ることができる。
【００２４】請求項２の発明に係るΔΣ変調回路では、
前記積分器は、スイッチトキャパシタ積分器であり、前
記遅延器出力は、前記加算器によって、前記第１段目の
積分器における入力、出力とメイン加算器入力との間お
よび前記出力と第２段目の積分器入力との間にそれぞれ
負加算されることを特徴とする。
前記積分器は、スイッチトキャパシタ積分器であり、前
記遅延器出力は、前記加算器によって、前記第１段目の
積分器における入力、出力とメイン加算器入力との間お
よび前記出力と第２段目の積分器入力との間にそれぞれ
負加算されることを特徴とする。
【００２５】上記の構成によれば、負帰還ループ出力を
負加算するための加算器が増加するけれども、積分回路
とフィードバックループとで構成される積分器の構成を
変更することなく、上記請求項１で示すようにメインの
負帰還ループへの遅延器の挿入が可能となる。したがっ
て、フィードバック値のみを遅延させないような特殊な
積分器ではなく、構成が簡単で、かつ高速動作可能な通
常のスイッチトキャパシタ積分器を使用することができ
る。
負加算するための加算器が増加するけれども、積分回路
とフィードバックループとで構成される積分器の構成を
変更することなく、上記請求項１で示すようにメインの
負帰還ループへの遅延器の挿入が可能となる。したがっ
て、フィードバック値のみを遅延させないような特殊な
積分器ではなく、構成が簡単で、かつ高速動作可能な通
常のスイッチトキャパシタ積分器を使用することができ
る。
【００２６】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図３に基づいて説明すれば、以下のとおりであ
る。
図１〜図３に基づいて説明すれば、以下のとおりであ
る。
【００２７】図１は、本発明の実施の一形態のΔΣ変調
回路の一構成例を示すブロック図である。このΔΣ変調
回路は、メイン負帰還ループＦＢ０に、１クロック周期
の遅延器となるデジタル／アナログ変換回路ＤＡＣを有
し、７次の遅延あり積分器から構成されるΔΣ変調回路
である。
回路の一構成例を示すブロック図である。このΔΣ変調
回路は、メイン負帰還ループＦＢ０に、１クロック周期
の遅延器となるデジタル／アナログ変換回路ＤＡＣを有
し、７次の遅延あり積分器から構成されるΔΣ変調回路
である。
【００２８】上記ΔΣ変調回路において、ΔΣ変調理論
に基づく高次の遅延あり積分器Ｈ１，Ｈ２，…（この図
１の例では、上記のとおりＨ７まで）が、入力端子Ｘ側
から順に、直列に接続されている。各積分器Ｈ１〜Ｈ６
の出力は、乗算器Ａ１〜Ａ６においてそれぞれ所定の係
数が乗算された後、次段の積分器Ｈ２〜Ｈ７に入力され
る。各積分器Ｈ１〜Ｈ７は、たとえば前記図６に示す正
相型スイッチトキャパシタ積分器のような、入力に対し
て出力が１クロック遅延する積分器で実現される。
に基づく高次の遅延あり積分器Ｈ１，Ｈ２，…（この図
１の例では、上記のとおりＨ７まで）が、入力端子Ｘ側
から順に、直列に接続されている。各積分器Ｈ１〜Ｈ６
の出力は、乗算器Ａ１〜Ａ６においてそれぞれ所定の係
数が乗算された後、次段の積分器Ｈ２〜Ｈ７に入力され
る。各積分器Ｈ１〜Ｈ７は、たとえば前記図６に示す正
相型スイッチトキャパシタ積分器のような、入力に対し
て出力が１クロック遅延する積分器で実現される。
【００２９】また、積分器Ｈ２，Ｈ３に関連して、乗算
器Ａ１１および加算器Ｋ３から成り、積分器Ｈ３の出力
に所定の係数を乗算した後、積分器Ｈ２への入力から減
算する負帰還ループＦＢ１が形成されている。同様に、
積分器Ｈ５の出力側から積分器Ｈ４の入力側にかけて、
乗算器Ａ１２および加算器Ｋ４から成る負帰還ループＦ
Ｂ２が、積分器Ｈ７の出力側から積分器Ｈ６の入力側に
かけて、乗算器Ａ１３および加算器Ｋ５から成る負帰還
ループＦＢ３が形成されている。
器Ａ１１および加算器Ｋ３から成り、積分器Ｈ３の出力
に所定の係数を乗算した後、積分器Ｈ２への入力から減
算する負帰還ループＦＢ１が形成されている。同様に、
積分器Ｈ５の出力側から積分器Ｈ４の入力側にかけて、
乗算器Ａ１２および加算器Ｋ４から成る負帰還ループＦ
Ｂ２が、積分器Ｈ７の出力側から積分器Ｈ６の入力側に
かけて、乗算器Ａ１３および加算器Ｋ５から成る負帰還
ループＦＢ３が形成されている。
【００３０】そして、各積分器Ｈ１〜Ｈ７の全ての出力
はメイン加算器Ｋ１で相互に加減算され、量子化器Ｑで
「−１」または「＋１」の１ビット信号に量子化された
後、出力端子Ｙに出力される。すなわち、このΔΣ変調
回路は、積分出力並列加算型のΔΣ変調回路である。前
記量子化器Ｑの出力はまた、メインの負帰還ループＦＢ
０に介在されたデジタル／アナログ変換回路ＤＡＣでア
ナログ信号に変換されて、第１段目の積分器Ｈ１の入力
側に負帰還され、加算器Ｋ２によって前記入力端子Ｘへ
の入力信号から減算される。
はメイン加算器Ｋ１で相互に加減算され、量子化器Ｑで
「−１」または「＋１」の１ビット信号に量子化された
後、出力端子Ｙに出力される。すなわち、このΔΣ変調
回路は、積分出力並列加算型のΔΣ変調回路である。前
記量子化器Ｑの出力はまた、メインの負帰還ループＦＢ
０に介在されたデジタル／アナログ変換回路ＤＡＣでア
ナログ信号に変換されて、第１段目の積分器Ｈ１の入力
側に負帰還され、加算器Ｋ２によって前記入力端子Ｘへ
の入力信号から減算される。
【００３１】注目すべきは、前記デジタル／アナログ変
換回路ＤＡＣからの出力が、前記加算器Ｋ２による第１
段目の積分器Ｈ１の入力だけでなく、該積分器Ｈ１の出
力とメイン加算器Ｋ１の入力との間（図１の例では、メ
イン加算器Ｋ１に直接）および該積分器Ｈ１の出力と第
２段目の積分器Ｈ２の入力（図１の例では、積分器Ｈ２
の前段側の乗算器Ａ１の入力）との間に、それぞれ負加
算されることである。
換回路ＤＡＣからの出力が、前記加算器Ｋ２による第１
段目の積分器Ｈ１の入力だけでなく、該積分器Ｈ１の出
力とメイン加算器Ｋ１の入力との間（図１の例では、メ
イン加算器Ｋ１に直接）および該積分器Ｈ１の出力と第
２段目の積分器Ｈ２の入力（図１の例では、積分器Ｈ２
の前段側の乗算器Ａ１の入力）との間に、それぞれ負加
算されることである。
【００３２】図２は、本発明の考え方を説明するための
ブロック図である。この図２は、メインの負帰還ループ
ＦＢ０のフィードバック点である第１段目の積分器Ｈ１
付近を示す図である。この図２において、図１に対応す
る部分には同一の参照符号を付している。
ブロック図である。この図２は、メインの負帰還ループ
ＦＢ０のフィードバック点である第１段目の積分器Ｈ１
付近を示す図である。この図２において、図１に対応す
る部分には同一の参照符号を付している。
【００３３】積分器Ｈ１〜Ｈ７は、前記図５で示す積分
器ｈ１〜ｈ７と同様に構成されている。この図２は、上
述のように積分器Ｈ１付近を示しており、該積分器Ｈ１
は、入力信号を１クロック周期だけ遅延する遅延器Ｄ１
と、その出力を入力側に正帰還する加算器Ｋ２とを備え
て構成されている。前記加算器Ｋ２は、メインの負帰還
ループＦＢ０の加算器と共用となっている。
器ｈ１〜ｈ７と同様に構成されている。この図２は、上
述のように積分器Ｈ１付近を示しており、該積分器Ｈ１
は、入力信号を１クロック周期だけ遅延する遅延器Ｄ１
と、その出力を入力側に正帰還する加算器Ｋ２とを備え
て構成されている。前記加算器Ｋ２は、メインの負帰還
ループＦＢ０の加算器と共用となっている。
【００３４】前記図４で示す従来技術のΔΣ変調回路の
アルゴリズムでは、図２（ａ）で示すように、メインの
負帰還ループＦＢ０には遅延器が設けられていない。こ
れに、図２（ｂ）で示すように、遅延器Ｄ２（図１では
デジタル／アナログ変換回路ＤＡＣに対応する）を設け
ようとすると、加算器Ｋ１０を設けるそのフィードバッ
ク点を、積分器Ｈ１における遅延器Ｄ１の出力とフィー
ドバック点Ｐ１との間とすることによって、等価なアル
ゴリズムとすることができる。
アルゴリズムでは、図２（ａ）で示すように、メインの
負帰還ループＦＢ０には遅延器が設けられていない。こ
れに、図２（ｂ）で示すように、遅延器Ｄ２（図１では
デジタル／アナログ変換回路ＤＡＣに対応する）を設け
ようとすると、加算器Ｋ１０を設けるそのフィードバッ
ク点を、積分器Ｈ１における遅延器Ｄ１の出力とフィー
ドバック点Ｐ１との間とすることによって、等価なアル
ゴリズムとすることができる。
【００３５】この図２（ｂ）で示す構成は請求項１に対
応しており、このように構成することによって、メイン
の負帰還ループＦＢ０に遅延器Ｄ２を介在させることが
でき、実回路化が可能となる。
応しており、このように構成することによって、メイン
の負帰還ループＦＢ０に遅延器Ｄ２を介在させることが
でき、実回路化が可能となる。
【００３６】しかしながら、本発明ではさらに、前記フ
ィードバック点を図２（ｃ）から図２（ｄ）で示すよう
に変更し、積分器Ｈ１の構成を、図２（ａ）で示す構成
のままとしている。すなわち、図２（ｂ）で示す構成で
は、遅延器Ｄ２を介するメインの負帰還ループＦＢ０の
フィードバック値を、積分器Ｈ１’内で遅延させずに、
入力側の加算器Ｋ２にフィードバックするように構成さ
れることになる。
ィードバック点を図２（ｃ）から図２（ｄ）で示すよう
に変更し、積分器Ｈ１の構成を、図２（ａ）で示す構成
のままとしている。すなわち、図２（ｂ）で示す構成で
は、遅延器Ｄ２を介するメインの負帰還ループＦＢ０の
フィードバック値を、積分器Ｈ１’内で遅延させずに、
入力側の加算器Ｋ２にフィードバックするように構成さ
れることになる。
【００３７】しかしながら、積分器Ｈ１が前述の図６で
示すようなスイッチトキャパシタ積分器で構成される場
合、図６から明らかなように、該積分器Ｈ１内でのスイ
ッチｓ１，ｓ２；ｗ１，ｗ２の動作タイミングとをどの
ように変更しても、フィードバック値のみを遅延させる
ことは不可能である。したがって、図２（ｂ）で示すア
ルゴリズムは、前記ＲＣ積分器等では実現可能ではある
けれども、スイッチトキャパシタ積分器では実現不可能
であり、図２（ｃ）から図２（ｄ）で示すように変更し
て、積分器Ｈ１の変更なく、メインの負帰還ループＦＢ
０への遅延器Ｄ２の挿入を可能とする。
示すようなスイッチトキャパシタ積分器で構成される場
合、図６から明らかなように、該積分器Ｈ１内でのスイ
ッチｓ１，ｓ２；ｗ１，ｗ２の動作タイミングとをどの
ように変更しても、フィードバック値のみを遅延させる
ことは不可能である。したがって、図２（ｂ）で示すア
ルゴリズムは、前記ＲＣ積分器等では実現可能ではある
けれども、スイッチトキャパシタ積分器では実現不可能
であり、図２（ｃ）から図２（ｄ）で示すように変更し
て、積分器Ｈ１の変更なく、メインの負帰還ループＦＢ
０への遅延器Ｄ２の挿入を可能とする。
【００３８】図３は、上述のような図１で示すΔΣ変調
回路を、スイッチトキャパシタ積分器を用いて構成した
具体的構成の電気回路図である。この図３の構成におい
て、前述の図１の構成に対応する部分には、同一の参照
符号を付して、その説明を省略する。７次の各積分器Ｉ
Ｎ１〜ＩＮ７は、ともに前述の図６で示す正相型スイッ
チトキャパシタ積分器で構成されている。
回路を、スイッチトキャパシタ積分器を用いて構成した
具体的構成の電気回路図である。この図３の構成におい
て、前述の図１の構成に対応する部分には、同一の参照
符号を付して、その説明を省略する。７次の各積分器Ｉ
Ｎ１〜ＩＮ７は、ともに前述の図６で示す正相型スイッ
チトキャパシタ積分器で構成されている。
【００３９】第１段目の積分器ＩＮ１では、スイッチＳ
１１，Ｓ１２；Ｗ１１，Ｗ１２および標本化キャパシタ
である入力コンデンサＣ１１が差分器ＳＢ１を構成して
おり、この差分器ＳＢ１によって、入力端子Ｘへの入力
信号から、デジタル／アナログ変換回路ＤＡＣからの出
力が減算され、その減算結果に対応した電荷が、入力コ
ンデンサＣ１１から積分キャパシタである帰還コンデン
サＣ１２へ転送され、差動増幅器Ａ１０によって増幅出
力される。前記デジタル／アナログ変換回路ＤＡＣから
の出力が与えられるスイッチＷ１１は、前記加算器Ｋ２
に対応し、この積分器ＩＮ１は、前記積分器Ｈ１および
乗算器Ａ１に対応している。
１１，Ｓ１２；Ｗ１１，Ｗ１２および標本化キャパシタ
である入力コンデンサＣ１１が差分器ＳＢ１を構成して
おり、この差分器ＳＢ１によって、入力端子Ｘへの入力
信号から、デジタル／アナログ変換回路ＤＡＣからの出
力が減算され、その減算結果に対応した電荷が、入力コ
ンデンサＣ１１から積分キャパシタである帰還コンデン
サＣ１２へ転送され、差動増幅器Ａ１０によって増幅出
力される。前記デジタル／アナログ変換回路ＤＡＣから
の出力が与えられるスイッチＷ１１は、前記加算器Ｋ２
に対応し、この積分器ＩＮ１は、前記積分器Ｈ１および
乗算器Ａ１に対応している。
【００４０】同様に、積分器ＩＮ２は、スイッチＳ２
１，Ｓ２２；Ｗ２１，Ｗ２２および入力コンデンサＣ２
１から成る差分器ＳＢ２と、差動増幅器Ａ２０および帰
還コンデンサＣ２２から成る反転増幅回路とで構成され
ており、前記積分器Ｈ２および乗算器Ａ２に対応してい
る。前記差分器ＳＢ２において、積分器ＩＮ１の出力か
らデジタル／アナログ変換回路ＤＡＣの出力を減算する
スイッチＷ２１は、図１における加算器Ｋ６に対応して
いる。また、入力コンデンサＣ２１とスイッチＳ２２，
Ｗ２２との接続点は、負帰還ループＦＢ１のフィードバ
ック値を加算する加算器Ｋ３に対応している。
１，Ｓ２２；Ｗ２１，Ｗ２２および入力コンデンサＣ２
１から成る差分器ＳＢ２と、差動増幅器Ａ２０および帰
還コンデンサＣ２２から成る反転増幅回路とで構成され
ており、前記積分器Ｈ２および乗算器Ａ２に対応してい
る。前記差分器ＳＢ２において、積分器ＩＮ１の出力か
らデジタル／アナログ変換回路ＤＡＣの出力を減算する
スイッチＷ２１は、図１における加算器Ｋ６に対応して
いる。また、入力コンデンサＣ２１とスイッチＳ２２，
Ｗ２２との接続点は、負帰還ループＦＢ１のフィードバ
ック値を加算する加算器Ｋ３に対応している。
【００４１】さらにまた、積分器ＩＮ３は、スイッチＳ
３１，Ｓ３２；Ｗ３１，Ｗ３２、コンデンサＣ３１，Ｃ
３２および差動増幅器Ａ３０から成り、前述の積分器Ｈ
３および乗算器Ａ３に対応し、積分器ＩＮ４は、スイッ
チＳ４１，Ｓ４２；Ｗ４１，４２、コンデンサＣ４１，
Ｃ４２および差動増幅器Ａ４０から成り、前述の積分器
Ｈ４および乗算器Ａ４に対応し、積分器ＩＮ５は、スイ
ッチＳ５１，Ｓ５２；Ｗ５１，Ｗ５２、コンデンサＣ５
１，Ｃ５２および差動増幅器Ａ５０から成り、前述の積
分器Ｈ５および乗算器Ａ５に対応し、積分器ＩＮ６は、
スイッチＳ６１，Ｓ６２；Ｗ６１，Ｗ６２、コンデンサ
Ｃ６１，Ｃ６２および差動増幅器Ａ６０から成り、前述
の積分器Ｈ６および乗算器Ａ６に対応し、積分器ＩＮ７
は、スイッチＳ７１，Ｓ７２；Ｗ７１，Ｗ７２、コンデ
ンサＣ７１，Ｃ７２および差動増幅器Ａ７０から成り、
前述の積分器Ｈ７に対応している。
３１，Ｓ３２；Ｗ３１，Ｗ３２、コンデンサＣ３１，Ｃ
３２および差動増幅器Ａ３０から成り、前述の積分器Ｈ
３および乗算器Ａ３に対応し、積分器ＩＮ４は、スイッ
チＳ４１，Ｓ４２；Ｗ４１，４２、コンデンサＣ４１，
Ｃ４２および差動増幅器Ａ４０から成り、前述の積分器
Ｈ４および乗算器Ａ４に対応し、積分器ＩＮ５は、スイ
ッチＳ５１，Ｓ５２；Ｗ５１，Ｗ５２、コンデンサＣ５
１，Ｃ５２および差動増幅器Ａ５０から成り、前述の積
分器Ｈ５および乗算器Ａ５に対応し、積分器ＩＮ６は、
スイッチＳ６１，Ｓ６２；Ｗ６１，Ｗ６２、コンデンサ
Ｃ６１，Ｃ６２および差動増幅器Ａ６０から成り、前述
の積分器Ｈ６および乗算器Ａ６に対応し、積分器ＩＮ７
は、スイッチＳ７１，Ｓ７２；Ｗ７１，Ｗ７２、コンデ
ンサＣ７１，Ｃ７２および差動増幅器Ａ７０から成り、
前述の積分器Ｈ７に対応している。
【００４２】負帰還ループＦＢ１は、前記乗算器Ａ１１
に対応するスイッチＷ８１，Ｓ８１とコンデンサＣ８１
とから構成されている。差動増幅器Ａ３０の出力は、ス
イッチＷ８１が導通し、スイッチＳ８１が遮断している
期間にコンデンサＣ８１に充電され、その充電電荷は、
スイッチＷ８１が遮断し、スイッチＳ８１が導通する
と、極性が反転されて、前記積分器ＩＮ２の入力コンデ
ンサＣ２１へ負帰還される。同様に、負帰還ループＦＢ
２には、前記乗算器Ａ１２に対応するスイッチＷ８２，
Ｓ８２およびコンデンサＣ８２が介在され、負帰還ルー
プＦＢ３には、前記乗算器Ａ１３に対応するスイッチＷ
８３，Ｓ８３およびコンデンサＣ８３が介在される。
に対応するスイッチＷ８１，Ｓ８１とコンデンサＣ８１
とから構成されている。差動増幅器Ａ３０の出力は、ス
イッチＷ８１が導通し、スイッチＳ８１が遮断している
期間にコンデンサＣ８１に充電され、その充電電荷は、
スイッチＷ８１が遮断し、スイッチＳ８１が導通する
と、極性が反転されて、前記積分器ＩＮ２の入力コンデ
ンサＣ２１へ負帰還される。同様に、負帰還ループＦＢ
２には、前記乗算器Ａ１２に対応するスイッチＷ８２，
Ｓ８２およびコンデンサＣ８２が介在され、負帰還ルー
プＦＢ３には、前記乗算器Ａ１３に対応するスイッチＷ
８３，Ｓ８３およびコンデンサＣ８３が介在される。
【００４３】上述の各スイッチにおいて、図示しないク
ロック信号源からのクロック信号に応答して、参照符Ｓ
で示すスイッチは相互に連動して同相で動作し、参照符
Ｗで示すスイッチも相互に連動して同相で動作し、参照
符Ｓで示すスイッチと参照符Ｗで示すスイッチとが相互
に逆相動作となる。
ロック信号源からのクロック信号に応答して、参照符Ｓ
で示すスイッチは相互に連動して同相で動作し、参照符
Ｗで示すスイッチも相互に連動して同相で動作し、参照
符Ｓで示すスイッチと参照符Ｗで示すスイッチとが相互
に逆相動作となる。
【００４４】各積分器ＩＮ１〜ＩＮ７からの出力は、前
記メイン加算器Ｋ１に入力され、それぞれ個別に対応す
る入力抵抗Ｒ１〜Ｒ７を介して、相互に加減算される。
加減算にあたっては、図１および図３で示す例では、減
算側の奇数段目の積分器ＩＮ１，ＩＮ３，ＩＮ５，ＩＮ
７からの出力が相互に加算されて、帰還抵抗Ｒ８１を有
する差動増幅器Ａ８１に入力されて反転増幅され、これ
に対して加算側の偶数段目の積分器ＩＮ２，ＩＮ４，Ｉ
Ｎ６からの出力が相互に加算されて、帰還抵抗Ｒ８２を
有する差動増幅器Ａ８２に入力されて反転増幅される。
前記差動増幅器Ａ８１にはまた、前記デジタル／アナロ
グ変換回路ＤＡＣからの出力が、入力抵抗Ｒ１０を介し
て入力される。差動増幅器Ａ８１，Ａ８２からの出力は
量子化器Ｑに入力され、この量子化器Ｑは、差動増幅器
Ａ８１側の出力が差動増幅器Ａ８２側の出力よりも大き
いときには、出力端子Ｙへ「＋１」の量子化出力を導出
し、差動増幅器Ａ８１側の出力が差動増幅器Ａ８２側の
出力よりも小さいときには、「−１」の量子化出力を導
出する。
記メイン加算器Ｋ１に入力され、それぞれ個別に対応す
る入力抵抗Ｒ１〜Ｒ７を介して、相互に加減算される。
加減算にあたっては、図１および図３で示す例では、減
算側の奇数段目の積分器ＩＮ１，ＩＮ３，ＩＮ５，ＩＮ
７からの出力が相互に加算されて、帰還抵抗Ｒ８１を有
する差動増幅器Ａ８１に入力されて反転増幅され、これ
に対して加算側の偶数段目の積分器ＩＮ２，ＩＮ４，Ｉ
Ｎ６からの出力が相互に加算されて、帰還抵抗Ｒ８２を
有する差動増幅器Ａ８２に入力されて反転増幅される。
前記差動増幅器Ａ８１にはまた、前記デジタル／アナロ
グ変換回路ＤＡＣからの出力が、入力抵抗Ｒ１０を介し
て入力される。差動増幅器Ａ８１，Ａ８２からの出力は
量子化器Ｑに入力され、この量子化器Ｑは、差動増幅器
Ａ８１側の出力が差動増幅器Ａ８２側の出力よりも大き
いときには、出力端子Ｙへ「＋１」の量子化出力を導出
し、差動増幅器Ａ８１側の出力が差動増幅器Ａ８２側の
出力よりも小さいときには、「−１」の量子化出力を導
出する。
【００４５】なお、量子化器Ｑの構成によって、出力は
上述のような２値に限らず、３値以上とすることもでき
る。
上述のような２値に限らず、３値以上とすることもでき
る。
【００４６】前記デジタル／アナログ変換回路ＤＡＣ
は、スイッチＳＷ１，ＳＷ２；Ｓ９１，Ｓ９２；Ｗ９
１，Ｗ９２と、相互に等しい容量のコンデンサＣ９１，
Ｃ９２と、基準電圧源Ｖｒｅｆ１，Ｖｒｅｆ２とを備え
て構成されている。
は、スイッチＳＷ１，ＳＷ２；Ｓ９１，Ｓ９２；Ｗ９
１，Ｗ９２と、相互に等しい容量のコンデンサＣ９１，
Ｃ９２と、基準電圧源Ｖｒｅｆ１，Ｖｒｅｆ２とを備え
て構成されている。
【００４７】このデジタル／アナログ変換回路ＤＡＣに
おいて、スイッチＳＷ１は量子化器Ｑからの正相出力Ａ
によって駆動され、スイッチＳＷ２は逆相出力Ｂによっ
て駆動され、したがって２つのスイッチＳＷ１，ＳＷ２
は、相互に逆相で動作することになる。スイッチＳ９
１，Ｓ９２は、それぞれスイッチＳＷ１，ＳＷ２に対応
して動作し、スイッチＷ９１，Ｗ９２は、スイッチＳ９
１，Ｓ９２とほぼ逆相で動作する。
おいて、スイッチＳＷ１は量子化器Ｑからの正相出力Ａ
によって駆動され、スイッチＳＷ２は逆相出力Ｂによっ
て駆動され、したがって２つのスイッチＳＷ１，ＳＷ２
は、相互に逆相で動作することになる。スイッチＳ９
１，Ｓ９２は、それぞれスイッチＳＷ１，ＳＷ２に対応
して動作し、スイッチＷ９１，Ｗ９２は、スイッチＳ９
１，Ｓ９２とほぼ逆相で動作する。
【００４８】たとえば、量子化器Ｑの正相出力Ａが「＋
１」に立ち上がると、スイッチＳＷ１が導通し、このと
きスイッチＳＷ２は遮断しており、またスイッチＳ９
１，Ｓ９２，Ｗ９１，Ｗ９２も遮断している。前記正相
出力Ａのパルスの立ち下がり直前で、スイッチＳ９１が
導通し、基準電圧Ｖｒｅｆ１がコンデンサＣ９１に充電
され、前記正相出力Ａのパルスが立ち下がると、スイッ
チＳＷ１，Ｓ９１がともに遮断するとともに、スイッチ
Ｗ９１，Ｗ９２が導通し、コンデンサＣ９１またはＣ９
２に蓄積された電荷が、積分器ＩＮ１，ＩＮ２および加
算器Ｋ１に負帰還されるとともに、該コンデンサＣ９
１，Ｃ９２が放電する。
１」に立ち上がると、スイッチＳＷ１が導通し、このと
きスイッチＳＷ２は遮断しており、またスイッチＳ９
１，Ｓ９２，Ｗ９１，Ｗ９２も遮断している。前記正相
出力Ａのパルスの立ち下がり直前で、スイッチＳ９１が
導通し、基準電圧Ｖｒｅｆ１がコンデンサＣ９１に充電
され、前記正相出力Ａのパルスが立ち下がると、スイッ
チＳＷ１，Ｓ９１がともに遮断するとともに、スイッチ
Ｗ９１，Ｗ９２が導通し、コンデンサＣ９１またはＣ９
２に蓄積された電荷が、積分器ＩＮ１，ＩＮ２および加
算器Ｋ１に負帰還されるとともに、該コンデンサＣ９
１，Ｃ９２が放電する。
【００４９】以上のようにして、本発明では、高速動作
が可能であり、かつ集積回路化にも好適なスイッチトキ
ャパシタ積分器から成る積分器ＩＮ１〜ＩＮ７を用いて
ΔΣ変調回路を構成しても、メインの負帰還ループＦＢ
０には、遅延器となるデジタル／アナログ変換回路ＤＡ
Ｃを介在することが可能になり、実回路化を図ることが
できる。
が可能であり、かつ集積回路化にも好適なスイッチトキ
ャパシタ積分器から成る積分器ＩＮ１〜ＩＮ７を用いて
ΔΣ変調回路を構成しても、メインの負帰還ループＦＢ
０には、遅延器となるデジタル／アナログ変換回路ＤＡ
Ｃを介在することが可能になり、実回路化を図ることが
できる。
【００５０】
【発明の効果】請求項１の発明に係るΔΣ変調回路は、
以上のように、入力に対して出力が１クロック遅延する
積分器が複数段縦続接続されて構成される高次のΔΣ変
調回路において、メインの負帰還ループに遅延器を挿入
し、多段の積分器出力の加算および量子化動作と、その
量子化結果の負帰還入力との間に１クロックの遅延を可
能として実回路化を実現するにあたって、前記遅延器
を、第１段目の積分器と等しい係数とし、かつその出力
を第１段目の積分器の入力側に帰還するのではなく、第
１段目の積分器における積分回路の出力とフィードバッ
ク点との間とし、該第１段目の積分器の積分回路による
遅延後の出力に加算する。
以上のように、入力に対して出力が１クロック遅延する
積分器が複数段縦続接続されて構成される高次のΔΣ変
調回路において、メインの負帰還ループに遅延器を挿入
し、多段の積分器出力の加算および量子化動作と、その
量子化結果の負帰還入力との間に１クロックの遅延を可
能として実回路化を実現するにあたって、前記遅延器
を、第１段目の積分器と等しい係数とし、かつその出力
を第１段目の積分器の入力側に帰還するのではなく、第
１段目の積分器における積分回路の出力とフィードバッ
ク点との間とし、該第１段目の積分器の積分回路による
遅延後の出力に加算する。
【００５１】それゆえ、該遅延器を挿入しても、前記フ
ィードバック点が積分器の入力側である従来のアルゴリ
ズムと等価とすることができ、アルゴリズムに変更をき
たすことなく、メインの負帰還ループに遅延器を挿入す
ることが可能になり、実回路化を図ることができる。
ィードバック点が積分器の入力側である従来のアルゴリ
ズムと等価とすることができ、アルゴリズムに変更をき
たすことなく、メインの負帰還ループに遅延器を挿入す
ることが可能になり、実回路化を図ることができる。
【００５２】請求項２の発明に係るΔΣ変調回路は、以
上のように、前記積分器をスイッチトキャパシタ積分器
とし、前記遅延器出力を、前記第１段目の積分器におけ
る入力、出力とメイン加算器入力との間および前記出力
と第２段目の積分器入力との間にそれぞれ負加算するよ
うにし、積分回路とフィードバックループとで構成され
る積分器の構成を変更することなく、上記請求項１で示
すようなメインの負帰還ループへの遅延器の挿入を可能
とする。
上のように、前記積分器をスイッチトキャパシタ積分器
とし、前記遅延器出力を、前記第１段目の積分器におけ
る入力、出力とメイン加算器入力との間および前記出力
と第２段目の積分器入力との間にそれぞれ負加算するよ
うにし、積分回路とフィードバックループとで構成され
る積分器の構成を変更することなく、上記請求項１で示
すようなメインの負帰還ループへの遅延器の挿入を可能
とする。
【００５３】それゆえ、積分器に、フィードバック値の
みを遅延させないような特殊な積分器ではなく、構成が
簡単で、かつ高速動作可能な通常のスイッチトキャパシ
タ積分器を使用することができる。
みを遅延させないような特殊な積分器ではなく、構成が
簡単で、かつ高速動作可能な通常のスイッチトキャパシ
タ積分器を使用することができる。
【図１】本発明の実施の一形態のΔΣ変調回路の電気的
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の考え方を説明するためのブロック図で
ある。
ある。
【図３】図１で示すΔΣ変調回路を、スイッチトキャパ
シタ積分器を用いて構成した具体的構成を示す電気回路
図である。
シタ積分器を用いて構成した具体的構成を示す電気回路
図である。
【図４】遅延あり積分器を用いた従来のΔΣ変調回路の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図５】遅延あり積分器の構成例を示すブロック図であ
る。
る。
【図６】正相型スイッチトキャパシタ積分器を用いて構
成された遅延あり積分器の一例を示す回路図である。
成された遅延あり積分器の一例を示す回路図である。
【図７】逆相型スイッチトキャパシタ積分器を用いて構
成された遅延なし積分器の一例を示す回路図である。
成された遅延なし積分器の一例を示す回路図である。
Ａ１〜Ａ６；Ａ１１〜Ａ１３ 乗算器 Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０，Ａ６０，Ａ
７０；Ａ８１，Ａ８２差動増幅器 Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１，Ｃ６１，Ｃ
７１ 入力コンデンサ（標本化キャパシタ） Ｃ１２，Ｃ２２，Ｃ３２，Ｃ４２，Ｃ５２，Ｃ６２，Ｃ
７２ 帰還コンデンサ（積分キャパシタ） Ｃ８１，Ｃ８２，Ｃ８３；Ｃ９１，Ｃ９２ コンデン
サ（標本化キャパシタ） Ｄ１，Ｄ２ 遅延器 ＤＡＣ デジタル／アナログ変換回路（遅延器） ＦＢ０ メインの負帰還ループ ＦＢ１〜ＦＢ３ 負帰還ループ Ｈ１〜Ｈ７ 積分器 ＩＮ１〜ＩＮ７ 積分器 Ｋ１ メイン加算器 Ｋ２〜Ｋ６ 加算器 Ｋ１０；Ｋ１１〜Ｋ１３ 加算器 Ｐ１ フィードバック点 Ｑ 量子化器 Ｓ１１，Ｓ１２；Ｓ２１，Ｓ２２；Ｓ３１，Ｓ３２；Ｓ
４１，Ｓ４２；Ｓ５１，Ｓ５２；Ｓ６１，Ｓ６２；Ｓ７
１，Ｓ７２；Ｓ８１，Ｓ８２，Ｓ８３；Ｓ９１，Ｓ９２
スイッチ ＳＢ１，ＳＢ２ 差分器 ＳＷ１，ＳＷ２ スイッチ Ｗ１１，Ｗ１２；Ｗ２１，Ｗ２２；Ｗ３１，Ｗ３２；Ｗ
４１，Ｗ４２；Ｗ５１，Ｗ５２；Ｗ６１，Ｗ６２；Ｗ７
１，Ｗ７２；Ｗ８１，Ｗ８２，Ｗ８３；Ｗ９１，Ｗ９２
スイッチ
７０；Ａ８１，Ａ８２差動増幅器 Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１，Ｃ６１，Ｃ
７１ 入力コンデンサ（標本化キャパシタ） Ｃ１２，Ｃ２２，Ｃ３２，Ｃ４２，Ｃ５２，Ｃ６２，Ｃ
７２ 帰還コンデンサ（積分キャパシタ） Ｃ８１，Ｃ８２，Ｃ８３；Ｃ９１，Ｃ９２ コンデン
サ（標本化キャパシタ） Ｄ１，Ｄ２ 遅延器 ＤＡＣ デジタル／アナログ変換回路（遅延器） ＦＢ０ メインの負帰還ループ ＦＢ１〜ＦＢ３ 負帰還ループ Ｈ１〜Ｈ７ 積分器 ＩＮ１〜ＩＮ７ 積分器 Ｋ１ メイン加算器 Ｋ２〜Ｋ６ 加算器 Ｋ１０；Ｋ１１〜Ｋ１３ 加算器 Ｐ１ フィードバック点 Ｑ 量子化器 Ｓ１１，Ｓ１２；Ｓ２１，Ｓ２２；Ｓ３１，Ｓ３２；Ｓ
４１，Ｓ４２；Ｓ５１，Ｓ５２；Ｓ６１，Ｓ６２；Ｓ７
１，Ｓ７２；Ｓ８１，Ｓ８２，Ｓ８３；Ｓ９１，Ｓ９２
スイッチ ＳＢ１，ＳＢ２ 差分器 ＳＷ１，ＳＷ２ スイッチ Ｗ１１，Ｗ１２；Ｗ２１，Ｗ２２；Ｗ３１，Ｗ３２；Ｗ
４１，Ｗ４２；Ｗ５１，Ｗ５２；Ｗ６１，Ｗ６２；Ｗ７
１，Ｗ７２；Ｗ８１，Ｗ８２，Ｗ８３；Ｗ９１，Ｗ９２
スイッチ
Claims (2)
- 【請求項１】入力に対して出力が１クロック遅延する積
分器が複数段縦続接続されて構成される高次のΔΣ変調
回路において、 メインの負帰還ループに介在され、第１段目の積分器と
等しい係数の遅延器と、 前記遅延器の出力を、前記第１段目の積分器における積
分回路出力とフィードバック点との間に負加算する加算
器とを含むことを特徴とするΔΣ変調回路。 - 【請求項２】前記積分器は、スイッチトキャパシタ積分
器であり、 前記遅延器出力は、前記加算器によって、前記第１段目
の積分器における入力、出力とメイン加算器入力との間
および前記出力と第２段目の積分器入力との間にそれぞ
れ負加算されることを特徴とする請求項１記載のΔΣ変
調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23920898A JP3529638B2 (ja) | 1998-08-25 | 1998-08-25 | Δς変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23920898A JP3529638B2 (ja) | 1998-08-25 | 1998-08-25 | Δς変調回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001227124A Division JP2002043947A (ja) | 2001-07-27 | 2001-07-27 | Δς変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068840A true JP2000068840A (ja) | 2000-03-03 |
| JP3529638B2 JP3529638B2 (ja) | 2004-05-24 |
Family
ID=17041357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23920898A Expired - Lifetime JP3529638B2 (ja) | 1998-08-25 | 1998-08-25 | Δς変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3529638B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012530309A (ja) * | 2009-06-19 | 2012-11-29 | エスティー‐エリクソン、ソシエテ、アノニム | 積分器 |
-
1998
- 1998-08-25 JP JP23920898A patent/JP3529638B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012530309A (ja) * | 2009-06-19 | 2012-11-29 | エスティー‐エリクソン、ソシエテ、アノニム | 積分器 |
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|---|---|
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