JP2000068788A - 容量結合多入力ｍｏｓｆｅｔを用いた非線形抵抗回路 - Google Patents

Abstract

(57)【要約】 【課題】 容量結合多入力ＭＯＳＦＥＴを用いることに
より、標準的なＣＭＯＳプロセスで集積回路化が可能
で、かつ、Λ字型およびＶ字型の２種類の非線形抵抗特
性が実現可能な容量結合多入力ＭＯＳＦＥＴを用いた非
線形抵抗回路を提供する。 【解決手段】 容量結合多入力ＭＯＳＦＥＴを用いた非
線形抵抗回路において、容量結合多入力ゲート端子を有
するＮチャネルエンハンスメント型ＭＯＳＦＥＴと、容
量結合多入力ゲート端子を有するＰチャネルエンハンス
メント型ＭＯＳＦＥＴと、前記各ＭＯＳＦＥＴのソース
端子どうしを接続したコア回路とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は容量結合多入力ＭＯ
ＳＦＥＴを用いた非線形抵抗回路に係り、特に、容量結
合多入力ＭＯＳＦＥＴを用いた非線形負性抵抗回路に関
するものである。

【０００２】

【従来の技術】非線形な電流−電圧（Ｉ−Ｖ）特性を持
つデバイスや回路、特に負性抵抗特性を持ったものは、
論理回路やメモリ回路、発振回路やインピーダンス変換
回路、また色々な非線形信号処理回路、さらにはカオス
発生回路等の構成要素として重要な位置を占めている。

【０００３】このようなデバイスには多種多様なものが
あるが、Λ字型のＩ−Ｖ特性を持つデバイスとして、接
合型トランジスタ（ＢＪＴ）や電界効果トランジスタ
（ＦＥＴ）を組み合わせた回路が提案されている（第
１文献：Ｌ．Ｏ．Ｈｉｌｌ，Ｄ．Ｏ．Ｐｅｄｅｒｓｏ
ｎ，ａｎｄ Ｒ．Ｓ．Ｐｅｐｐｅｒ，‘Ｓｙｎｔｈｅｓ
ｉｓ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｂｉｓｔａｂｌｅ
Ｃｉｒｃｕｉｔｓ，’ＩＥＥＥ Ｔｒａｎｓａｃｔｉ
ｏｎｓ ｏｎ Ｃｉｒｃｕｉｔ Ｔｈｅｏｒｙ，ｖｏ
ｌ．ＣＴ−１０，ｐｐ．２５−３５，１９６３．）。

【０００４】さらに、２つの接合型電界効果トランジス
タ（Ｊ−ＦＥＴ）を一体として集積回路化する技術によ
り、この回路を効率的に実現する方法が提案された（
第２文献：Ｇ．Ｋａｎｏ ａｎｄ Ｈ．Ｉｗａｓａ，
‘Ａ ｎｅｗ Λ−ＴｙｐｅＮｅｇａｔｉｖｅ Ｒｅｓ
ｉｓｔａｎｃｅ Ｄｅｖｉｃｅ ｏｆ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＦＥＴ Ｓｔｒ
ｕｃｔｕｒｅ，’ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．２
１，ｎｏ．７，ｐｐ．４４８−４４９，１９７４．）。

【０００５】また近年、２つのＭＯＳＦＥＴを使ってΛ
字型負性抵抗特性を実現する、ラムダ型トランジスタ回
路が提案され、インピーダンス変換器やニューロン回路
に応用されている（第３文献：杉崎堅之助，関根寿
広，関根好文，中村康平，須山正敏，‘２個のＭＯＳ−
ＦＥＴによるΛ形トランジスタ，’昭和５３年度電気関
係学会東北支部連合大会、２Ｇ９，ｐ．２７０，１９７
８． 第４文献：関根寿広，杉崎堅之助，佐藤均，関
根好文，須山正敏，‘Λ形トランジスタを用いた等価イ
ンダクタンス，’電子通信学会論文誌，ｖｏｌ．Ｊ６３
−Ｃ，ｎｏ．５，ｐｐ．３２５−３２７，１９８０．
第５文献：関根好文，中村雅彦，落合利幸，須山正
敏，‘Λ形トランジスタのハードウェアニューロンモデ
ルへの応用’電子通信学会論文誌，ｖｏｌ．Ｊ６８−
Ａ，ｎｏ．７．ｐｐ．６７２−６７９，１９８５）。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
た従来の回路中の少なくとも１つのＭＯＳＦＥＴはデプ
レション型でなくてはならないため、この回路をエンハ
ンスメント型ＭＯＳＦＥＴのみで構成される標準的なＣ
ＭＯＳプロセスで集積回路化することはできない。

【０００７】本発明は、上記問題点を解決するために、
容量結合多入力ＭＯＳＦＥＴを用いることにより、標準
的なＣＭＯＳプロセスで集積回路化が可能で、かつ、Λ
字型およびＶ字型の２種類の非線形抵抗特性が実現可能
な容量結合多入力ＭＯＳＦＥＴを用いた非線形抵抗回路
を提供することを目的とする。ここで、容量結合多入力
ＭＯＳＦＥＴとは、ＭＯＳＦＥＴのゲート端子に複数の
コンデンサを並列結合させて多数の入力端子を持たせた
ＭＯＳＦＥＴである。この容量結合多入力ＭＯＳＦＥＴ
の動作は、１つもしくは幾つかの容量結合入力端子の電
圧によって制御することができる。この回路の構造は、
νＭＯＳＦＥＴ（第６文献： Ｔ．Ｓｈｉｂａｔａ
ａｎｄ Ｔ．Ｏｈｍｉ，‘Ａ Ｆｕｎｃｔｉｏｎａｌ
ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｆｅａｔｕｒｉｎｇ
Ｇａｔｅ−Ｌｅｖｅｌ Ｗｅｉｇｈｔｅｄ Ｓｕｍ ａ
ｎｄ Ｔｈｒｅｓｈｏｌｄ Ｏｐｅｒａｔｉｏｎｓ，’
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ．Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓ．ｖｏｌ．３９，ｎｏ．６，ｐｐ．１
４４４−１４５５，１９９２ 参照）やＭＦＭＯＳＦＥ
Ｔ（第７文献：Ｈ．Ｒ．Ｍｅｈｒｖａｒｚ ａｎｄ
Ｃ．Ｙ．Ｋｗｏｋ，‘Ａ Ｎｏｖｅｌ Ｍｕｌｔｉ−Ｉ
ｎｐｕｔ Ｆｌｏａｔｉｎｇ−Ｇａｔｅ ＭＯＳ Ｆｏ
ｕｒ−Ｑｕａｄｒａｎｔ ＡｎａｌｏｇＭｕｌｔｉｐｌ
ｉｅｒ’ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３１，ｎｏ．８，ｐｐ．
１１２３−１１３１，１９９６参照）のような、入力の
線形な重み付き総和演算を行う多入力フローティングゲ
ートＭＯＳＦＥＴと同じである。

【０００８】しかし、本発明の非線形抵抗回路において
は、そのような線形演算は本質的ではないため、入力結
合コンデンサの特性は線形である必要はない。従って、
ここで言う容量結合多入力ＭＯＳＦＥＴは、νＭＯＳＦ
ＥＴ等を含む、より一般的な回路構成を指す。従って、
本発明の非線形抵抗回路は、線形なキャパシタが利用で
きない、より安価なＣＭＯＳプロセスで集積回路化が可
能である。

【０００９】一方、νＭＯＳＦＥＴ等のフローティング
ゲートデバイスが利用できるのであば、本発明の非線形
抵抗回路の小型化も可能である。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕容量結合多入力ＭＯＳＦＥＴを用いた非線形抵抗
回路であって、容量結合多入力ゲート端子を有するエン
ハンスメント型の第１のチャネルＭＯＳＦＥＴと、容量
結合多入力ゲート端子を有するエンハンスメント型の第
２のチャネルＭＯＳＦＥＴと、前記各ＭＯＳＦＥＴのソ
ース端子どうしを接続した非線形抵抗特性を有するコア
回路を具備するようにしたものである。

【００１１】〔２〕上記〔１〕記載の容量結合多入力Ｍ
ＯＳＦＥＴを用いた非線形抵抗回路において、前記コア
回路の第１のチャネルはＮチャネルであり、前記第２の
チャネルはＰチャネルであり、Λ型電流−電圧特性を得
るようにしたものである。 〔３〕上記〔２〕記載の容量結合多入力ＭＯＳＦＥＴを
用いた非線形抵抗回路において、外部からの制御電圧に
より、前記Λ型電流−電圧特性を多様に変化させるよう
にしたものである。

【００１２】〔４〕上記〔３〕記載の容量結合多入力Ｍ
ＯＳＦＥＴを用いた非線形抵抗回路において、図６
（ａ）〜図６（ｐ）に示すように、前記ＮチャネルＭＯ
ＳＦＥＴのドレイン端子（Ａ）と第１の入出力端子
（Ｘ）間に与えられる第５の電位（ｖ _x ）と、前記Ｐチ
ャネルＭＯＳＦＥＴのドレイン端子（Ｂ）と第２の入出
力端子（Ｙ）間に与えられる第６の電位（ｖ_Y ）とを有
し、前記Ｐチャネルのゲートに接続される第１の容量
（Ｃ_P1）と前記ＮチャネルＭＯＳＦＥＴのドレイン端子
（Ａ）又は第１の入出力端子（Ｘ）間に与えられる第１
の電位（ｖ_P1A ，ｖ_P1X ）と、前記Ｐチャネルのゲート
に接続される第２の容量（Ｃ_P2）と前記ＰチャネルＭＯ
ＳＦＥＴのドレイン端子（Ｂ）又は第２の入出力端子
（Ｙ）間に与えられる第２の電位（ｖ_P2B ，ｖ_P2Y ）
と、前記Ｎチャネルのゲートに接続される第３の容量
（Ｃ_N1）と前記ＰチャネルＭＯＳＦＥＴのドレイン端子
（Ｂ）又は第２の入出力端子（Ｙ）間に与えられる第３
の電位（ｖ_N1B ，ｖ_N1Y ）と、前記Ｎチャネルのゲート
に接続される第４の容量（Ｃ_N2）と前記ＰチャネルＭＯ
ＳＦＥＴのドレイン端子（Ｂ）又は第２の入出力端子
（Ｙ）間に与えられる第４の電位（ｖ_{N2 B} ，ｖ_N2Y ）と
を有するようにしたものである。

【００１３】〔５〕上記〔１〕記載の容量結合多入力Ｍ
ＯＳＦＥＴを用いた非線形抵抗回路において、前記コア
回路の第１のチャネルはＰチャネルであり、前記第２の
チャネルはＮチャネルであり、Ｖ型電流−電圧特性を得
るようにしたものである。 〔６〕上記〔５〕記載の容量結合多入力ＭＯＳＦＥＴを
用いた非線形抵抗回路において、外部からの制御電圧に
より、前記Ｖ型電流−電圧特性を多様に変化させるよう
にしたものである。

【００１４】〔７〕上記〔６〕記載の容量結合多入力Ｍ
ＯＳＦＥＴを用いた非線形抵抗回路において、図８
（ａ）〜図８（ｐ）に示すように、前記ＰチャネルＭＯ
ＳＦＥＴのドレイン端子（Ｂ）と第１の入出力端子
（Ｘ）間に与えられる第１１の電位（ｖ_X ）と、前記Ｎ
チャネルＭＯＳＦＥＴのドレイン端子（Ａ）と第２の入
出力端子（Ｙ）間に与えられる第１２の電位（ｖ_Y ）と
を有し、前記Ｎチャネルのゲートに接続される第５の容
量（Ｃ_N2）と前記ＰチャネルＭＯＳＦＥＴのドレイン端
子（Ｂ）又は第１の入出力端子（Ｘ）間に与えられる第
７の電位（ｖ_N2B ，ｖ_{N2 X} ）と、前記Ｎチャネルのゲー
トに接続される第６の容量（Ｃ_N1）と前記ＮチャネルＭ
ＯＳＦＥＴのドレイン端子（Ａ）又は第２の入出力端子
（Ｙ）間に与えられる第８の電位（ｖ_N1A ，ｖ_N1Y ）
と、前記Ｐチャネルのゲートに接続される第７の容量
（Ｃ_P2）と前記ＮチャネルＭＯＳＦＥＴのドレイン端子
（Ａ）又は第２の入出力端子（Ｙ）間に与えられる第９
の電位（ｖ_P2A ，ｖ_P2Y ）と、前記Ｐチャネルのゲート
に接続される第８の容量（Ｃ_P1）と前記ＮチャネルＭＯ
ＳＦＥＴのドレイン端子（Ａ）又は第２の入出力端子
（Ｙ）間に与えられる第１０の電位（ｖ_P1A ，ｖ_P1Y ）
とを有するようにしたものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。 〔１〕容量結合多入力ＭＯＳＦＥＴ 〔１−１〕容量結合多入力ＮチャネルＭＯＳＦＥＴ 図１は本発明に係る容量結合多入力ＮチャネルＭＯＳＦ
ＥＴの回路図である。

【００１６】この図に示すように、容量結合多入力Ｎチ
ャネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴという）
は、通常のＮＭＯＳＦＥＴのゲート端子Ｇに、複数のキ
ャパシタＣ₁ 〜Ｃ_m を結合し、それらを入力端子とす
る。このようにキャパシタＣ₁ 〜Ｃ_m を介して入力を加
えることにより、ＮＭＯＳＦＥＴ・ＭＮのゲート端子Ｇ
は等価的にフローティングとなる。

【００１７】ソース端子Ｓの接地を基準とした電位をｖ
_Sn、ドレイン端子Ｄのそれをｖ_Dn、さらにゲート端子Ｇ
の電位をｖ_Gn、基板端子Ｂの電位をｖ_Bnとする。ここ
で、図１に示したように、ｖ_IN1 、ｖ_IN2 、ｖ_IN3 、
…，ｖ_INm 、を接地を基準とした各入力端子の電圧、Ｃ
₀ をゲート・基盤間、ゲート・ドレイン間、ゲート・ソ
ース間の寄生容量さらにはゲートの酸化膜容量の全合
計、Ｃ₁ 、Ｃ₂ 、Ｃ₃ 、…，Ｃ_m を、各入力端子とゲー
ト端子間の結合容量とする。

【００１８】以下では、電荷の洩れがないと仮定し、ゲ
ート端子Ｇの初期電荷は０とする。また、分かりやすく
するため、ソース端子Ｓと基盤端子Ｂは互いに接続され
ているものとする。また、以下に示す回路においては、
寄生容量Ｃ₀ の影響は回路の定性的な特性に影響を与え
ない。従って、解析を簡単にするため、

【００１９】

【数１】

【００２０】であると仮定する。この時、ゲート端子Ｇ
の電位は

【００２１】

【数２】

【００２２】と近似できる。ここで、

【００２３】

【数３】

【００２４】である。ここで、ソース端子Ｓを基準とし
たＭＮの閾値電圧をＶ_tn、ゲート・ソース間電圧をｖ
_GSn ＝ｖ_Gn−ｖ_Sn、ドレイン・ソース間電圧をｖ_DSn ＝
ｖ_Dn−ｖ_Snとすると、各端子間の電位の相対関係により
ＭＮの動作状態およびドレイン電流ｉ_Dnは以下のように
与えられる。

【００２５】

【数４】

【００２６】となる。

【００２７】

【数５】

【００２８】

【数６】

【００２９】ただし、Ｋ_n は（１／２）μ_n Ｃ_ox（Ｗ_n
／Ｌ_n ）、μ_n は電子の移動度、Ｃ _oxは、ＭＮの酸化膜
容量、Ｗ_n 、Ｌ_n はそれぞれＭＮのゲート幅およびチャ
ネル長である（以下同様）。

【００３０】

【数７】

【００３１】

【数８】

【００３２】以上より、容量結合多入力ＭＯＳＦＥＴ
は、各外部入力ｖ_INi の相対的な関係によりドレイン電
流を決定することが可能なデバイスであることがわか
る。 〔１−２〕容量結合多入力ＰチャネルＭＯＳＦＥＴ 図２は本発明に係るｍ個の容量結合入力端子を持つＰＭ
ＯＳＦＥＴの回路図である。ここでも前記と同様に、ソ
ース端子と基盤端子は接続されているとする。また、分
かりやすくするため、前記（１）式を仮定する。

【００３３】この時、接地を基準としたＭＰのゲート端
子Ｇの電位ｖ_Gpは（２）式と同様にして以下のように示
すことができる。

【００３４】

【数９】

【００３５】ＭＰのソース端子Ｓおよびドレイン端子Ｄ
の接地を基準とした電位をそれぞれ、ｖ_Sp、ｖ_Dpとす
る。さらに、ＭＰのソース端子を基準とした閾値電圧を
Ｖ_tpとし、ゲート・ソース間電圧をｖ_GSp ＝ｖ_Gp−
ｖ_Sp、ドレイン・ソース間電圧をｖ _DSp ＝ｖ_Dp−ｖ_Sp、
とする。また、分かりやすくするためチャネル長変調は
無視すると、ドレイン電流ｉ_Dpは以下のように与えられ
る。

【００３６】

【数１０】

【００３７】となる。

【００３８】

【数１１】

【００３９】

【数１２】

【００４０】ただし、Ｋ_p は（１／２）μ_p Ｃ_ox（Ｗ_p
／Ｌ_p ）、μ_p はホールの移動度、Ｃ_oxはＭＰの酸化膜
容量、Ｗ_p 、Ｌ_p はそれぞれＭＰのゲート幅およびチャ
ネル長である（以下同様）。

【００４１】

【数１３】

【００４２】

【数１４】

【００４３】〔２〕容量結合多入力ＭＯＳＦＥＴを用い
た非線形抵抗特性回路 ここでは、上記した容量結合多入力ＭＯＳＦＥＴを２つ
用いて多種類の非線形抵抗特性を実現する回路の構成を
示す。また、基本的な回路の構成は、従来例で示した第
１文献乃至第３文献を参考にした。 〔２−１〕コアとなる回路 図３は本発明の実施例を示す非線形抵抗回路のコアとな
る回路図である。

【００４４】この回路は、容量結合入力を持ったＮＭＯ
ＳＦＥＴ（ＭＮ）とＰＭＯＳＦＥＴ（ＭＰ）のソース端
子を結合させた回路である。ここでは各ＦＥＴは２個の
入力端子を持っているが、一般にｎ個として良い。ま
た、図３では基盤端子は省略してある。図３に示すよう
に、ＭＮのドレイン端子をＡ、ＭＰのドレイン端子をＢ
とする。また、ＭＮの２つの入力容量をＣ_N1とＣ_N2、Ｍ
Ｐの２つの入力容量をＣ _p1とＣ_p2とし、それぞれの入力
端子をＮ１、Ｎ２、Ｐ１、Ｐ２とする。以下、この回路
をコア回路と呼ぶ。 〔２−２〕Λ型Ｉ−Ｖ特性を実現する基本回路 図４は本発明の実施例を示すΛ字型のＩ−Ｖ特性を実現
する基本回路図であり、破線内はコア回路である。

【００４５】上記したコア回路の各端子に図４のように
電圧を加えることにより、端子Ａ−Ｂ間にΛ型のＩ−Ｖ
特性が得られる。ここで、図のように端子Ｂを基準とし
た各節点の電圧を取ると、上記（２）および上記（９）
式より、ＭＮとＭＰのゲート端子の電位ｖ_GnB 、ｖ_GpB
は次式で与えられる。

【００４６】

【数１５】

【００４７】

【数１６】

【００４８】また、ＭＮのゲート・ソース間電圧
ｖ_GSn 、ドレイン・ソース間電圧ｖ_DSn 、およびＭＰの
ゲート・ソース間電圧ｖ_GSp 、ドレイン・ソース間電圧
ｖ_DSp は、次式で表すことができる。 ｖ_GSn ＝ｖ_GnB −ｖ_MB …（１７） ｖ_DSn ＝ｖ_AB−ｖ_MB …（１８） ｖ_GSp ＝ｖ_GpB −ｖ_MB …（１９） ｖ_DSp ＝−ｖ_MB …（２０） ここで、ｖ_MBは図中の節点Ｍの端子Ｂを基準とした電位
である。

【００４９】次に、上記〔１〕章で導出した容量結合多
入力ＭＯＳＦＥＴの特性式を用いて、ＭＮのドレイン電
流ｉ_Dnと、ＭＰのドレイン電流ｉ_Dpを遮断、三極管、飽
和領域の３つの動作領域に分けて与える。・トランジス
タＭＮについて； １．ｖ_GSn ＜Ｖ_tnの時、ＭＮは遮断領域である。

【００５０】従って、上記（１７）式より、 ｖ_GnB −ｖ_MB＜Ｖ_tn …（２１） の時 ｉ_Dn＝０ …（２２） ２．ｖ_GSn ≧Ｖ_tnの時、すなわち、 ｖ_GnB −ｖ_MB≧Ｖ_tn …（２３） の時、ＭＮは反転領域である。この時さらに、（ａ）ｖ
_DSn ＜ｖ_GSn −Ｖ_tnの時、ＭＮは三極管領域である。

【００５１】すなわち、上記（１７）、（１８）式よ
り、 ｖ_AB＜ｖ_GnB −Ｖ_tn …（２４） の時、 ｉ_Dn＝Ｋ_n ｛２（ｖ_GSn −Ｖ_tn）ｖ_DSn −ｖ² _DSn ｝ …（２５） ＝Ｋ_n ｛２（ｖ_GnB −ｖ_MB−Ｖ_tn）（ｖ_AB−ｖ_MB）−（ｖ_AB−ｖ_MB）² ｝ …（２６） （ｂ）ｖ_DSn ≧ｖ_GSn −Ｖ_tnの時、ＭＮは飽和領域であ
る。

【００５２】すなわち、 ｖ_AB≧ｖ_GnB −Ｖ_tn …（２７） の時、 ｉ_Dn＝Ｋ_n （ｖ_GSn −Ｖ_tn）² …（２８） ＝Ｋ_n （ｖ_GnB −ｖ_MB−Ｖ_tn）² …（２９） ・トランジスタＭＰについて １．ｖ_GSp ＞Ｖ_tpの時、トランジスタＭＰは遮断領域で
ある。

【００５３】従って、上記（１９）式より、 ｖ_GpB −ｖ_MB＞Ｖ_tp …（３０） の時、 ｉ_Dp＝０ …（３１） ２．ｖ_GSp ≦Ｖ_tpの時、ＭＰは反転領域である。この時
さらに、（ａ）ｖ_DSp ＞ｖ_GSp −Ｖ_tpの時、トランジス
タＭＰは三極管領域である。すなわち、上記（１９）、
（２０）式より、 ｖ_GpB ＜Ｖ_tp …（３２） の時、 ｉ_Dp＝Ｋ_p ｛２（ｖ_MB−ｖ_GpB ＋Ｖ_tp）ｖ_MB−ｖ² _MB｝ …（３３） （ｂ）ｖ_DSp ≦ｖ_GSp −Ｖ_tpの時、ＭＰは飽和領域であ
る。すなわち、 ｖ_GpB ≧Ｖ_tp …（３４） の時、 ｉ_Dp＝Ｋ_p （ｖ_GpB −ｖ_MB−Ｖ_tp）² …（３５） 次に、上記の結果を用いて、ｉΛ＝ｉ_Dn＝ｉ_Dpとおくこ
とにより、ｖ_MBを求める。以下では、分かりやすくする
ためＫ_n ＝Ｋ_p ＝Ｋとして計算する。

【００５４】１．ＭＮ、ＭＰが共に三極管領域で動作し
ている時、上記（２６）式および（３３）式より、 ｖ_MB＝｛２（Ｖ_tn−ｖ_GnB ）ｖ_AB＋ｖ² _AB｝／Ｐ …（３６） ここで、 Ｐ＝２（ｖ_GpB −ｖ_GnB ＋Ｖ_tn−Ｖ_tp） …（３７） である（以下同様）。

【００５５】２．ＭＮが三極管領域で動作し、ＭＰが飽
和領域で動作している時、上記（２６）式および（３
５）式より、 ｖ_MB＝｛ｖ² _AB＋２（Ｖ_tn−ｖ_GnB ）ｖ_AB＋（ｖ_GpB −Ｖ_tp）² ｝／Ｐ …（３８） ３．ＭＮが飽和領域で動作し、ＭＰが三極管領域で動作
している時；上記（２９）式および（３３）式より、 ｖ_MB＝−（ｖ_GnB −Ｖ_tn）² ／Ｐ …（３９） ４．ＭＮ、ＭＰが共に飽和領域で動作している時上記
（２９）式および（３５）式より、 ｖ_MB＝｛（ｖ_GpB −Ｖ_tp）² −（ｖ_GnB −Ｖ_tn）² ｝／Ｐ …（４０） 以上をまとめると、図４の電流ｉΛは、以下のように与
えられる。ただし、分かりやすくするため、以下ではＫ
_n ＝Ｋ_p ＝Ｋの時のみ示す。

【００５６】１．ｖ_GnB −ｖ_MB＜Ｖ_tnあるいはｖ_GpB −
ｖ_MB＞Ｖ_tpの時、 ｉΛ＝０ …（４１） ２．ｖ_GnB −ｖ_MB≧Ｖ_tnあるいはｖ_GpB −ｖ_MB≦Ｖ_tpの
時、 ｉΛ≠０ …（４２） であり、さらに （ａ）ｖ_AB＜ｖ_GnB −Ｖ_tnかつｖ_GpB ＜Ｖ_tpの時、 ｉΛ＝Ｋ｛２（ｖ_GnB −ｖ_MB−Ｖ_tn）（ｖ_AB−ｖ_MB）−（ｖ_AB−ｖ_MB）² ｝ …（４３） ｖ_MB＝｛２（Ｖ_tn−ｖ_GnB ）ｖ_AB＋ｖ² _AB｝／Ｐ …（４４） （ｂ）ｖ_AB＜ｖ_GnB −Ｖ_tnかつｖ_GpB ≧Ｖ_tpの時、 ｉΛ＝Ｋ｛２（ｖ_GnB −ｖ_MB−Ｖ_tn）（ｖ_AB−ｖ_MB）−（ｖ_AB−ｖ_MB）² ｝ …（４５） ｖ_MB＝｛ｖ² _AB＋２（Ｖ_tn−ｖ_GnB ）ｖ_AB＋（ｖ_GpB −Ｖ_tp）² ｝／Ｐ …（４６） （ｃ）ｖ_AB≧ｖ_GnB −Ｖ_tnかつｖ_GpB ＜Ｖ_tpの時、 ｉΛ＝Ｋ（ｖ_GnB −ｖ_MB−Ｖ_tn）² …（４７） ｖ_MB＝−｛（ｖ_GnB −Ｖ_tn）² ｝／Ｐ …（４８） （ｄ）ｖ_AB≧ｖ_GnB −Ｖ_tnかつｖ_GpB ≧Ｖ_tpの時、 ｉΛ＝Ｋ（ｖ_GnB −ｖ_MB−Ｖ_tn）² …（４９） ｖ_MB＝｛（ｖ_GpB −Ｖ_tp）² −（ｖ_GnB −Ｖ_tn）² ｝／Ｐ …（５０） 〔２−３〕Ｖ型Ｉ−Ｖ特性を実現する基本回路 次に、〔２−１〕で述べたコア回路の各端子に図５のよ
うに電圧を加える。この回路は、図４の回路中のコア回
路を上下反転した回路となっている。この回路の端子Ｂ
−Ａ間にＶ型のＩ−Ｖ特性が得られる。ここで、図５に
示すように端子Ａを基準とした各節点の電圧を取ると、
上記（２）および（９）式より、ＭＮとＭＰのゲート端
子の電位ｖ_GnA 、ｖ_GpA は次式で与えられる。

【００５７】 ｖ_GnA ＝｛Ｃ_N1ｖ_N1A ＋Ｃ_N2（ｖ_BA＋ｖ_N2B ）｝／（Ｃ_N1＋Ｃ_N2） …（５１） ｖ_GpA ＝（Ｃ_P1ｖ_P1A ＋Ｃ_P2ｖ_P2A ）／（Ｃ_P1＋Ｃ_P2） …（５２） また、ＭＮのゲート・ソース間電圧ｖ_GSn 、ドレイン・
ソース間電圧ｖ_DSn およびＭＰのゲート・ソース間電圧
ｖ_GSp 、ドレイン・ソース間電圧ｖ_DSp は、次式で表す
ことができる。

【００５８】 ｖ_GSn ＝ｖ_GnA −ｖ_MA …（５３） ｖ_DSn ＝−ｖ_MA …（５４） ｖ_GSp ＝ｖ_GpA −ｖ_MA …（５５） ｖ_DSp ＝ｖ_BA−ｖ_MA …（５６） 前記〔２−２〕章と同様な方法を用いて図中の電流ｉ_v
＝−ｉ_Dn＝−ｉ_Dpを求めると以下のようになる。ただ
し、分かりやすくするため、Ｋ_n ＝Ｋ_p ＝Ｋとした。

【００５９】１．ｖ_GnA −ｖ_MA＜Ｖ_tn（ＭＮが遮断領
域）あるいはｖ_GpA −ｖ_MA＞Ｖ_tp（ＭＰが遮断領域）の
時、 ｉ_v ＝０ …（５７） ２．ｖ_GnA −ｖ_MA≧Ｖ_tnかつｖ_GpA −ｖ_MA≦Ｖ_tp（Ｍ
Ｎ、ＭＰ共に反転状態）の時、 ｉ_v ≠０ …（５８） であり、さらに（ａ）ｖ_GnA ＞Ｖ_tnかつｖ_BA＞ｖ_GpA −
Ｖ_tp（ＭＮ、ＭＰ共に三極管領域）の時、 ｉ_v ＝−Ｋ｛２（ｖ_MA−ｖ_GnA ＋Ｖ_tn）ｖ_MA−ｖ² _MA｝ …（５９） ｖ_MA＝｛２（ｖ_GpA −Ｖ_tp）ｖ_BA−ｖ² _BA｝／Ｐ …（６０） （ｂ）ｖ_GnA ＞Ｖ_tn（ＭＮが三極管領域）かつｖ_BA≦ｖ
_GpA −Ｖ_tp（ＭＰが飽和領域）の時、 ｉ_v ＝−Ｋ｛２（ｖ_MA−ｖ_GnA ＋Ｖ_tn）ｖ_MA−ｖ² _MA｝ …（６１） ｖ_MA＝｛（ｖ_GpA −Ｖ_tp）² ｝／Ｐ …（６２） （ｃ）ｖ_GnA ≦Ｖ_tn（ＭＮが飽和領域）かつｖ_BA＞ｖ
_GpA −Ｖ_tp（ＭＰが三極管領域）の時、 ｉ_v ＝−Ｋ（ｖ_GnA −ｖ_MA−Ｖ_tn）² …（６３） ｖ_MA＝｛２（ｖ_GpA −Ｖ_tp）ｖ_BA−ｖ² _BA−（ｖ_GnA −Ｖ_tn）² ｝／Ｐ …（６４） （ｄ）ｖ_GnA ≦Ｖ_tnかつｖ_BA≦ｖ_GpA −Ｖ_tp（ＭＮ、Ｍ
Ｐ共に飽和領域）の時、 ｉ_v ＝−Ｋ（ｖ_GnA −ｖ_MA−Ｖ_tn）² …（６５） ｖ_MA＝｛（ｖ_GpA −Ｖ_tp）² −（ｖ_GnA −Ｖ_tn）² ｝／Ｐ …（６６） 〔２−４〕Λ型Ｉ−Ｖ非線形抵抗回路の改良 ここでは、〔２−２〕章で述べたΛ型Ｉ−Ｖ非線形抵抗
基本回路に改良を加え、さらに幅広いＩ−Ｖ特性が得ら
れる回路を説明する。

【００６０】図４の回路中の端子Ａおよび端子Ｂにそれ
ぞれ電圧源ｖ_X とｖ_Y を付加する。これらの電圧源を加
える方法には，図６に示すような１６通りの接続が考え
られる。図中で網掛けを施した正方形は、この部分に図
３に示したコア回路が入ることを示している。図６に挙
げた回路は、どれも同様な特性を示すので、以下では、
図６中の図６（ｆ）の回路に付いて詳しく述べる。この
回路を図７に示す。

【００６１】ここで、各節点の端子Ｙを基準とした電位
を図７に示すように取ると、まず、 ｖ_GnY ＝（Ｃ_N1ｖ_N1Y ＋Ｃ_N2ｖ_N2Y ）／（Ｃ_N1＋Ｃ_N2） …（６７） ｖ_GpY ＝｛Ｃ_P1（ｖ_XY−ｖ_X ＋ｖ_P1A ）＋Ｃ_P2ｖ_P2Y ｝／（Ｃ_P1＋Ｃ_P2） …（６８） ｖ_DSn ＝ｖ_XY−ｖ_X −ｖ_MY …（６９） ｖ_DSp ＝ｖ_Y −ｖ_MY …（７０） ｖ_GSn ＝ｖ_GnY −ｖ_MY …（７１） ｖ_GSp ＝ｖ_GpY −ｖ_MY …（７２） である。

【００６２】さらに図４と図７を比較すると、両図中の
各電圧間に以下の関係がある。 ｖ_AB＝ｖ_XY−ｖ_X −ｖ_Y …（７３） ｖ_MB＝ｖ_MY−ｖ_Y …（７４） ｖ_N1B ＝ｖ_N1Y −ｖ_Y …（７５） ｖ_N2B ＝ｖ_N2Y −ｖ_Y …（７６） ｖ_P2B ＝ｖ_P2Y −ｖ_Y …（７７） ｖ_GnB ＝ｖ_GnY −ｖ_Y …（７８） ｖ_GpB ＝ｖ_GpY −ｖ_Y …（７９） 以上の関係を〔２−２〕章の各式に代入することによ
り、図７の回路の動作式が以下のように得られる。ここ
でも、分かりやすくするため、Ｋ_n ＝Ｋ_p ＝Ｋとした。

【００６３】１．ｖ_GnY −ｖ_MY＜Ｖ_tn（ＭＮが遮断領
域）あるいはｖ_GpY −ｖ_MY＞Ｖ_tp（ＭＰが遮断領域）の
時、 ｉΛ＝０ …（８０） ２．ｖ_GnY −ｖ_MY≧Ｖ_tpかつｖ_GpY −ｖ_MY≦Ｖ_tp（Ｍ
Ｎ、ＭＰ共に反転状態）の時、 ｉΛ≠０ …（８１） であり、さらに、（ａ）ｖ_XY＜ｖ_X ＋ｖ_GnY −Ｖ_tnかつ
ｖ_GpY ＜ｖ_Y ＋Ｖ_tp（ＭＮ、ＭＰ共に三極管領域）の
時、 ｉΛ＝Ｋ｛２（ｖ_GnY −ｖ_MY−Ｖ_tn）（ｖ_XY−ｖ_X −ｖ_MY）− （ｖ_XY−ｖ_X −ｖ_MY）² ｝ …（８２） ｖ_MY＝〔ｖ² _XY＋２（Ｖ_tn−ｖ_GnY ）ｖ_XY＋｛２（ｖ_GnY −ｖ_XY−Ｖ_tn） ＋ｖ_X ｝ｖ_X ＋｛２（ｖ_GpY −Ｖ_tp）−ｖ_Y ｝ｖ_Y 〕／Ｑ …（８３） ここで、 Ｑ＝２（ｖ_GpY −ｖ_GnY ＋Ｖ_tn−Ｖ_tp） …（８４） である（以下同様）。

【００６４】（ｂ）ｖ_XY＜ｖ_X ＋ｖ_GnY −Ｖ_tn（ＭＮが
三極管領域）かつｖ_GpY ≧ｖ_Y ＋Ｖ _tp（ＭＰが飽和領
域）の時、 ｉΛ＝Ｋ｛２（ｖ_GnY −ｖ_MY−Ｖ_tn）（ｖ_XY−ｖ_X −ｖ_MY） −（ｖ_XY−ｖ_X −ｖ_MY）² ｝ …（８５） ｖ_MY＝〔ｖ² _XY＋２（Ｖ_tn−ｖ_GnY ）ｖ_XY＋｛２（ｖ_GnY −ｖ_XY−Ｖ_tn） ＋ｖ_X ｝ｖ_X ＋（ｖ_GpY −Ｖ_tp）² 〕／Ｑ …（８６） （ｃ）ｖ_XY≧ｖ_X ＋ｖ_GnY −Ｖ_tn（ＭＮが飽和領域）か
つｖ_GpY ＜ｖ_Y ＋Ｖ_tp（ＭＰが三極管領域）の時、 ｉΛ＝Ｋ（ｖ_GnY −ｖ_MY−Ｖ_tn）² …（８７） ｖ_MY＝〔｛２（ｖ_GpY −Ｖ_tp）−ｖ_Y ｝ｖ_Y −（ｖ_GnY −Ｖ_tn）² 〕／Ｑ …（８８） （ｄ）ｖ_XY≧ｖ_X ＋ｖ_GnY −Ｖ_tnかつｖ_GpY ≧ｖ_Y ＋Ｖ
_tp（ＭＮ、ＭＰ共に飽和領域）の時、 ｉΛ＝Ｋ（ｖ_GnY −ｖ_MY−Ｖ_tn）² …（８９） ｖ_MA＝｛（ｖ_GpY −Ｖ_tp）² −（ｖ_GnY −Ｖ_tn）² ｝／Ｑ …（９０） 〔２−５〕Ｖ型Ｉ−Ｖ非線形抵抗回路の改良 前章と同様に、〔２−３〕で示したＶ型Ｉ−Ｖ非線形抵
抗基本回路に改良を加える。

【００６５】図５の回路中の端子Ｂおよび端子Ａにそれ
ぞれ電圧源ｖ_X とｖ_Y を付加する。これらの電圧源を加
える方法には図８に示すような１６通りの接続が考えら
れる。図中で網掛けを施した正方形は、この部分に図３
に示したコア回路が入ることを示している。ここで、コ
ア回路の上下が反転していることに注意されたい。図に
挙げた回路は、どれも同様な特性を示すので、以下で
は、図８中の図８（ｆ）の回路について詳しく述べる。
この回路を図９に示す。

【００６６】回路の各節点の端子Ｙを基準とした電位を
図９のように記すと、 ｖ_GnY ＝｛Ｃ_N1ｖ_N1Y ＋Ｃ_N2（ｖ_XY−ｖ_X ＋ｖ_N2B ）｝／（Ｃ_N1＋Ｃ_N2） …（９１） ｖ_GpY ＝（Ｃ_P1ｖ_P1Y ＋Ｃ_P2Y ｖ_P2Y ）／（Ｃ_P1＋Ｃ_P2） …（９２） ｖ_DSn ＝ｖ_Y −ｖ_MY …（９３） ｖ_DSp ＝ｖ_XY−ｖ_X −ｖ_MY …（９４） ｖ_GSn ＝ｖ_GnY −ｖ_MY …（９５） ｖ_GSp ＝ｖ_GpY −ｖ_MY …（９６） を得る。さらに、図５と図９を比較すると、両図中の各
電圧間に以下の関係がある。

【００６７】 ｖ_BA＝ｖ_XY−ｖ_X −ｖ_Y …（９７） ｖ_MA＝ｖ_MY−ｖ_Y …（９８） ｖ_N1A ＝ｖ_N1Y −ｖ_Y …（９９） ｖ_P1A ＝ｖ_P1Y −ｖ_Y …（１００） ｖ_P2A ＝ｖ_P2Y −ｖ_Y …（１０１） ｖ_GnA ＝ｖ_GnY −ｖ_Y …（１０２） ｖ_GpA ＝ｖ_GpY −ｖ_Y …（１０３） 以上の関係を〔２−３〕章で示した各式に代入すること
により、図９の回路の動作式が以下のように得られる。
ただし、分かりやすくするため、Ｋ_n ＝Ｋ_p ＝Ｋとし
た。

【００６８】１．ｖ_GnY −ｖ_MY＜Ｖ_tn（ＭＮが遮断領
域）あるいはｖ_GpY −ｖ_MY＞Ｖ_tp（ＭＰが遮断領域）の
時、 ｉ_v ＝０ …（１０４） ２．ｖ_GnY −ｖ_MY≧Ｖ_tnかつｖ_GpY −ｖ_MY≦Ｖ_tp（Ｍ
Ｎ、ＭＰ共に反転状態）の時、 ｉ_v ≠０ …（１０５） であり、さらに（ａ）ｖ_Y ＜ｖ_GnY −Ｖ_tnかつｖ_XY＞ｖ
_X ＋ｖ_GpY −Ｖ_tp（ＭＮ、ＭＰ共に三極管領域）の時、 ｉ_v ＝Ｋ｛２（ｖ_GnY −ｖ_MY−Ｖ_tn）（ｖ_Y −ｖ_MY）−（ｖ_Y −ｖ_MY）² ｝ …（１０６） ｖ_MY＝〔−ｖ² _XY＋２（ｖ_GpY −Ｖ_tp）ｖ_XY＋｛２（ｖ_XY−ｖ_GpY ＋Ｖ_tp） −ｖ_X ｝ｖ_X ＋｛２（Ｖ_tn−ｖ_GnY ）＋ｖ_Y ｝ｖ_Y 〕／Ｑ…（１０７） （ｂ）ｖ_Y ＜ｖ_GnY −Ｖ_tn（ＭＮが三極管領域）かつｖ
_XY≦ｖ_X ＋ｖ_GpY −Ｖ _tp（ＭＰが飽和領域）の時、 ｉ_v ＝Ｋ｛２（ｖ_GnY −ｖ_MY−Ｖ_tn）（ｖ_Y −ｖ_MY）−（ｖ_Y −ｖ_MY）² ｝ …（１０８） ｖ_MY＝〔｛２（Ｖ_tn−ｖ_GnY ）＋ｖ_Y ｝ｖ_Y ＋（ｖ_GpY −Ｖ_tp）² 〕／Ｑ …（１０９） （ｃ）ｖ_Y ≧ｖ_GnY −Ｖ_tn（ＭＮが飽和領域）かつｖ_XY
＞ｖ_X ＋ｖ_GpY −Ｖ_tp（ＭＰが三極管領域）の時、 ｉ_v ＝Ｋ（ｖ_GnY −ｖ_MY−Ｖ_tn）² …（１１０） ｖ_MY＝〔−ｖ² _XY＋２（ｖ_GpY −Ｖ_tp）ｖ_XY＋｛２（ｖ_XY−ｖ_GpY ＋Ｖ_tp） −ｖ_X ｝ｖ_X −（ｖ_GnY −Ｖ_tn）² 〕／Ｑ …（１１１） （ｄ）ｖ_Y ≧ｖ_GnY −Ｖ_tnかつｖ_XY≦ｖ_X ＋ｖ_GpY −Ｖ
_tp（ＭＮ、ＭＰ共に飽和領域）の時、 ｉ_v ＝Ｋ（ｖ_GnY −ｖ_MY−Ｖ_tn）² …（１１２） ｖ_MY＝｛（ｖ_GpY −Ｖ_tp）² −（ｖ_GnY −Ｖ_tn）² ｝／Ｑ …（１１３） 〔３〕数値シミュレーション 上記〔２〕章で求めた動作式を用いたコンピュータシミ
ュレーションにより、図７の回路のＩ−Ｖ特性を計算し
た。この時用いたデバイスパラメータは以下の通りであ
る。 ・Ｋ_n ＝Ｋ_p ＝３００μＡ／Ｖ² ・Ｖ_tn＝０．７Ｖ ・Ｖ_tp＝−０．７Ｖ ・Ｃ_N1＝Ｃ_N2＝Ｃ_P1＝Ｃ_P2＝０．１μＦ 図１０に、ｖ_P2Y ＝−４Ｖ、ｖ_N2Y ＝２．５Ｖ、ｖ_P1A
＝ｖ_Y ＝０Ｖとし、ｖ _N1Y とｖ_X をパラメータとした時
の、ｖ_XYに対するｉΛの特性を示す。

【００６９】さらに、ｖ_P2Y ＝−４Ｖ、ｖ_N1Y ＝３Ｖ、
ｖ_P1A ＝ｖ_X ＝０Ｖとし、ｖ_N2Y ＝ｖ_Y の条件の下で、
ｖ_Y をパラメータとした時の、ｖ_XYに対するｉΛの特性
を図１１に示す。次に、図９の回路の特性のシミュレー
ション結果を示す。デバイスパラメータは、上に挙げた
ものと同じである。

【００７０】図１１に、図７の回路においてｖ_Y をパラ
メータとした時のｖ_XYに対するｉΛの特性を示す。図１
２に、ｖ_P2Y ＝−４Ｖ、ｖ_P1Y ＝ｖ_N2B ＝ｖ_Y ＝０Ｖと
し、ｖ_N1Y およびｖ_X をパラメータとした時の、ｖ_XYに
対するｉ_V の特性を示す。さらに、図１３に、図９の回
路において、ｖ_P2Y ＝−４Ｖ、ｖ_N1Y ＝２．５Ｖ、ｖ
_N2B ＝ｖ_X ＝０Ｖとし、ｖ_N2Y ＝ｖ_Y の条件の下で、ｖ
_Y をパラメータとした時の、ｖ_XYに対するｉ_v の特性を
示す。

【００７１】これらの計算シミュレーションにより、本
発明の回路がΛ型およびＶ型の非線形抵抗特性を示すこ
とが確認された。また、外部電圧によりそのＩ−Ｖ特性
を変化させることが可能であり、図１４に示したような
多様な非線形抵抗特性が得られることも確認された。 〔４〕個別部品による実験 本発明の回路を個別電子部品により試作した。回路中の
ＭＯＳＦＥＴＭＮおよびＭＰは、ＣＭＯＳ−ＩＣ ＨＤ
１４００７ＵＢＰ中のＦＥＴを用いた。また、結合容量
は、Ｃ_N1＝Ｃ_N2＝Ｃ_P1＝Ｃ_P2＝０．１μＦとした。

【００７２】図１５に図７において、ｖ_P2Y ＝−４Ｖ、
ｖ_N2Y ＝３．２Ｖ、ｖ_P1A ＝ｖ_Y ＝０Ｖとし、ｖ_N1Y と
ｖ_X をパラメータとした時の、ｖ_XYに対するｉΛの測定
結果を示す。この結果は、図１０に示した数値シミュレ
ーションの結果に対応する。さらに、図１６に図７にお
いて、ｖ_N1Y ＝３．５Ｖ、ｖ_P2A ＝−４Ｖ、ｖ_P1A＝ｖ
_X ＝０Ｖとし、ｖ_N2Y ＝ｖ_Y の条件の下で、ｖ_Y をパラ
メータとした時の、ｖ_XYに対するｉΛの測定結果を示
す。この結果は、図１１に示した数値シミュレーション
の結果に対応する。

【００７３】次に、図９の回路において、ｖ_P2Y ＝−４
Ｖ、ｖ_N2B ＝ｖ_P1Y ＝ｖ_Y ＝０Ｖとし、ｖ_N1Y とｖ_X を
パラメータとした時の、ｖ_XYに対するｉ_v の特性を図１
７に示す。この結果は、図１２に示した数値シミュレー
ションの結果に対応する。さらに、図９の回路におい
て、ｖ_P2Y ＝−４Ｖ、ｖ_N1Y ＝３．２Ｖ、ｖ_N2B ＝ｖ_X
＝０Ｖとし、ｖ_N2Y ＝ｖ_Y の条件の下で、ｖ_Y をパラメ
ータとした時の、ｖ _XYに対するｉ_v の特性を図１８に示
す。この結果は、図１３に示した数値シミュレーション
の結果に対応する。

【００７４】以上の実験結果は、前章に示したシミュレ
ーション結果と定性的に良く一致する。従って、実験に
よっても本発明の回路の非線形抵抗特性が確認された。
上記したように、標準的な、ＣＭＯＳプロセスで集積回
路化可能な非線形抵抗回路を得ることができた。本発明
の回路によれば、外部からの制御電圧を調整することに
より、多様なΛ字あるいはＶ字型のＩ−Ｖ特性を実現す
ることが可能である。

【００７５】従って、本発明の回路は各種信号処理回路
や発振器、インダクタンスシミュレーション回路、メモ
リ回路や論理回路、さらにはカオスを発生させる回路等
への応用が期待できる。さらに、パルス型ハードウエア
カオスニューロン回路〔上記第５文献参照〕の集積回
路化にも有効であると考えられる。また、フローティン
グゲート技術を用いて集積回路化〔前記第６及び第
７文献参照〕することにより、これらの応用回路の小型
化が可能である。

【００７６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００７７】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）同一回路構成でΛ型とＶ型の非線形抵抗特性が得
られる。 （２）外部からの制御電圧により、多様な非線形抵抗特
性を実現することができる。 （３）エンハンスメント型ＭＯＳＦＥＴのみを用いてい
るため、標準的なＣＭＯＳプロセスで集積回路化が可能
である。 （４）入力結合容量に非線形キャパシタも使用可能であ
るので、線形キャパシタが利用できない安価なＣＭＯＳ
プロセスでも集積回路化が可能である。 （５）使用するＭＯＳＦＥＴのサイズを小さくすれば、
相対的に入力結合容量も小さくすることができる。ま
た、この際、寄生容量Ｃ₀ 『〔１−１〕章参照』は回路
の特性に本質的な影響を与えない。従って、回路の小型
化を容易にすることができる。 （６）νＭＯＳＦＥＴ等を用いれば、非常に小型にで
き、効率的な集積回路化が可能である。

【図面の簡単な説明】

【図１】本発明に係る容量結合多入力ＮチャネルＭＯＳ
ＦＥＴの回路図である。

【図２】本発明に係るｍ個の容量結合入力端子を持つＰ
ＭＯＳＦＥＴの回路図である。

【図３】本発明の実施例を示す非線形抵抗回路のコアと
なる回路図である。

【図４】本発明の実施例を示すΛ字型のＩ−Ｖ特性を実
現する基本回路図である。

【図５】本発明の実施例を示すＶ字型のＩ−Ｖ特性を実
現する基本回路図である。

【図６】本発明の実施例を示すΛ字型のＩ−Ｖ特性を実
現する非線形抵抗回路である。

【図７】本発明の実施例を示すΛ字型のＩ−Ｖ特性を実
現する非線形抵抗回路の一つを示す図である。

【図８】本発明の実施例を示すＶ字型のＩ−Ｖ特性を実
現する非線形抵抗回路図である。

【図９】本発明の実施例を示すＶ字型のＩ−Ｖ特性を実
現する非線形抵抗回路の一つを示す図である。

【図１０】図７の回路においてｖ_N1Y およびｖ_X をパラ
メータとした時のｖ_XYに対するｉΛのシミュレーション
結果を示す図である。

【図１１】図７の回路においてｖ_Y をパラメータとした
時のｖ_XYに対するｉΛの特性を示す図である。

【図１２】図９の回路においてｖ_N1Y およびｖ_X をパラ
メータとした時のｖ_XYに対するｉ _V のシミュレーション
結果を示す図である。

【図１３】図９の回路においてｖ_Y をパラメータとした
時のｖ_XYに対するｉ_V の特性を示す図である。

【図１４】本発明の実施例を示す多様な非線形抵抗特性
図である。

【図１５】図７において、ｖ_P2Y ＝−４Ｖ、ｖ_N2Y ＝
３．２Ｖ、ｖ_P1A ＝ｖ_Y ＝０Ｖとし、ｖ_N1Y とｖ_X をパ
ラメータとした時の、ｖ_XYに対するｉΛの測定結果を示
す図である。

【図１６】図７において、ｖ_N1Y ＝３．５Ｖ、ｖ_P2A ＝
−４Ｖ、ｖ_P1A ＝ｖ_X ＝０Ｖとし、ｖ_N2Y ＝ｖ_Y の条件
の下で、ｖ_Y をパラメータとした時の、ｖ_XYに対するｉ
Λの測定結果を示す図である。

【図１７】図９の回路において、ｖ_P2Y ＝−４Ｖ、ｖ
_N2B ＝ｖ_P1Y ＝ｖ_Y ＝０Ｖとし、ｖ _N1Y とｖ_X をパラメ
ータとして時の、ｖ_XYに対するｉ_v の特性を示す図であ
る。

【図１８】図９の回路において、ｖ_P2Y ＝−４Ｖ、ｖ
_N1Y ＝３．２Ｖ、ｖ_N2B ＝ｖ_X ＝０Ｖとし、ｖ_N2Y ＝ｖ
_Y の条件の下で、ｖ_Y をパラメータとした時の、ｖ_XYに
対するｉ_v の特性を示す図である。

【手続補正書】

【提出日】平成１１年１０月１日（１９９９．１０．
１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するために、

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】〔１〕容量結合多入力ＭＯＳＦＥＴを用い
た非線形抵抗回路において、容量結合多入力ゲート端子
を有するエンハンスメント型のＮチャネルＭＯＳＦＥＴ
と、容量結合多入力ゲート端子を有するエンハンスメン
ト型のＰチャネルＭＯＳＦＥＴと、前記各ＭＯＳＦＥＴ
のソース端子どうしを接続した非線形抵抗特性を有する
コア回路とを備え、前記ＮチャネルＭＯＳＦＥＴのドレ
イン端子と第１の入出力端子間に与えられる第５の電位
と、前記ＰチャネルＭＯＳＦＥＴのドレイン端子と第２
の入出力端子間に与えられる第６の電位とを有し、前記
ＰチャネルＭＯＳＦＥＴのゲートに接続される第１の容
量と前記ＮチャネルＭＯＳＦＥＴのドレイン端子又は第
１の入出力端子間に与えられる第１の電位と、前記Ｐチ
ャネルＭＯＳＦＥＴのゲートに接続される第２の容量と
前記ＰチャネルＭＯＳＦＥＴのドレイン端子又は第２の
入出力端子間に与えられる第２の電位と、前記Ｎチャネ
ルＭＯＳＦＥＴのゲートに接続される第３の容量と前記
ＰチャネルＭＯＳＦＥＴのドレイン端子又は第２の入出
力端子間に与えられる第３の電位と、前記ＮチャネルＭ
ＯＳＦＥＴのゲートに接続される第４の容量と前記Ｐチ
ャネルＭＯＳＦＥＴのドレイン端子又は第２の入出力端
子間に与えられる第４の電位とを有し、Λ型電流−電圧
特性を得るとともに、外部からの制御電圧により、前記
Λ型電流−電圧特性を多様に変化させることを特徴とす
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】すなわち、図６（ａ）〜図６（ｐ）及び図
７に示すように、前記ＮチャネルＭＯＳＦＥＴのドレイ
ン端子（Ａ）と第１の入出力端子（Ｘ）間に与えられる
第５の電位（ｖ_x ）と、前記ＰチャネルＭＯＳＦＥＴの
ドレイン端子（Ｂ）と第２の入出力端子（Ｙ）間に与え
られる第６の電位（ｖ_Y ）とを有し、前記ＰチャネルＭ
ＯＳＦＥＴのゲートに接続される第１の容量（Ｃ_P1）と
前記ＮチャネルＭＯＳＦＥＴのドレイン端子（Ａ）又は
第１の入出力端子（Ｘ）間に与えられる第１の電位（ｖ
_P1A ，ｖ_P1X ）と、前記ＰチャネルＭＯＳＦＥＴのゲー
トに接続される第２の容量（Ｃ_P2）と前記ＰチャネルＭ
ＯＳＦＥＴのドレイン端子（Ｂ）又は第２の入出力端子
（Ｙ）間に与えられる第２の電位（ｖ_P2B ，ｖ_P2Y ）
と、前記ＮチャネルＭＯＳＦＥＴのゲートに接続される
第３の容量（Ｃ_N1）と前記ＰチャネルＭＯＳＦＥＴのド
レイン端子（Ｂ）又は第２の入出力端子（Ｙ）間に与え
られる第３の電位（ｖ_N1B ，ｖ_N1Y ）と、前記Ｎチャネ
ルＭＯＳＦＥＴのゲートに接続される第４の容量
（Ｃ_N2）と前記ＰチャネルＭＯＳＦＥＴのドレイン端子
（Ｂ）又は第２の入出力端子（Ｙ）間に与えられる第４
の電位（ｖ_N2B ，ｖ_N2Y ）とを有するようにしたもので
ある。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】〔２〕容量結合多入力ＭＯＳＦＥＴを用い
た非線形抵抗回路において、容量結合多入力ゲート端子
を有するエンハンスメント型のＰチャネルＭＯＳＦＥＴ
と、容量結合多入力ゲート端子を有するエンハンスメン
ト型のＮチャネルＭＯＳＦＥＴと、前記各ＭＯＳＦＥＴ
のソース端子どうしを接続した非線形抵抗特性を有する
コア回路とを備え、前記ＰチャネルＭＯＳＦＥＴのドレ
イン端子と第１の入出力端子間に与えられる第１１の電
位と、前記ＮチャネルＭＯＳＦＥＴのドレイン端子と第
２の入出力端子間に与えられる第１２の電位とを有し、
前記ＮチャネルＭＯＳＦＥＴのゲートに接続される第５
の容量と前記ＰチャネルＭＯＳＦＥＴのドレイン端子又
は第１の入出力端子間に与えられる第７の電位と、前記
ＮチャネルＭＯＳＦＥＴのゲートに接続される第６の容
量と前記ＮチャネルＭＯＳＦＥＴのドレイン端子又は第
２の入出力端子間に与えられる第８の電位と、前記Ｐチ
ャネルＭＯＳＦＥＴのゲートに接続される第７の容量と
前記ＮチャネルＭＯＳＦＥＴのドレイン端子又は第２の
入出力端子間に与えられる第９の電位と、前記Ｐチャネ
ルＭＯＳＦＥＴのゲートに接続される第８の容量と前記
ＮチャネルＭＯＳＦＥＴのドレイン端子又は第２の入出
力端子間に与えられる第１０の電位とを有し、Ｖ型電流
−電圧特性を得るとともに、外部からの制御電圧によ
り、前記Ｖ型電流−電圧特性を多様に変化させることを
特徴とする。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】すなわち、図８（ａ）〜図８（ｐ）及び図
９に示すように、前記ＰチャネルＭＯＳＦＥＴのドレイ
ン端子（Ｂ）と第１の入出力端子（Ｘ）間に与えられる
第１１の電位（ｖ_X ）と、前記ＮチャネルＭＯＳＦＥＴ
のドレイン端子（Ａ）と第２の入出力端子（Ｙ）間に与
えられる第１２の電位（ｖ_Y ）とを有し、前記Ｎチャネ
ルＭＯＳＦＥＴのゲートに接続される第５の容量
（Ｃ_N2）と前記ＰチャネルＭＯＳＦＥＴのドレイン端子
（Ｂ）又は第１の入出力端子（Ｘ）間に与えられる第７
の電位（ｖ_N2B ，ｖ_N2X ）と、前記ＮチャネルＭＯＳＦ
ＥＴのゲートに接続される第６の容量（Ｃ_N1）と前記Ｎ
チャネルＭＯＳＦＥＴのドレイン端子（Ａ）又は第２の
入出力端子（Ｙ）間に与えられる第８の電位（ｖ_N1A ，
ｖ_N1Y ）と、前記ＰチャネルＭＯＳＦＥＴのゲートに接
続される第７の容量（Ｃ_P2）と前記ＮチャネルＭＯＳＦ
ＥＴのドレイン端子（Ａ）又は第２の入出力端子（Ｙ）
間に与えられる第９の電位（ｖ_P2A ，ｖ_P2Y ）と、前記
ＰチャネルＭＯＳＦＥＴのゲートに接続される第８の容
量（Ｃ_P1）と前記ＮチャネルＭＯＳＦＥＴのドレイン端
子（Ａ）又は第２の入出力端子（Ｙ）間に与えられる第
１０の電位（ｖ_P1A ，ｖ_{P1 Y} ）とを有するようにしたも
のである。

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims (7)

【特許請求の範囲】
1. 【請求項１】（ａ）容量結合多入力ゲート端子を有する
   エンハンスメント型の第１のチャネルＭＯＳＦＥＴと、
   （ｂ）容量結合多入力ゲート端子を有するエンハンスメ
   ント型の第２のチャネルＭＯＳＦＥＴと、（ｃ）前記各
   ＭＯＳＦＥＴのソース端子どうしを接続した非線形抵抗
   特性を有するコア回路を具備する容量結合多入力ＭＯＳ
   ＦＥＴを用いた非線形抵抗回路。
2. 【請求項２】 請求項１記載の容量結合多入力ＭＯＳＦ
   ＥＴを用いた非線形抵抗回路において、前記コア回路の
   第１のチャネルはＮチャネルであり、前記第２のチャネ
   ルはＰチャネルであり、Λ型電流−電圧特性を得ること
   を特徴とする容量結合多入力ＭＯＳＦＥＴを用いた非線
   形抵抗回路。
3. 【請求項３】 請求項２記載の容量結合多入力ＭＯＳＦ
   ＥＴを用いた非線形抵抗回路において、外部からの制御
   電圧により、前記Λ型電流−電圧特性を多様に変化させ
   ることを特徴とする容量結合多入力ＭＯＳＦＥＴを用い
   た非線形抵抗回路。
4. 【請求項４】 請求項３記載の容量結合多入力ＭＯＳＦ
   ＥＴを用いた非線形抵抗回路において、前記Ｎチャネル
   ＭＯＳＦＥＴのドレイン端子と第１の入出力端子間に与
   えられる第５の電位と、前記ＰチャネルＭＯＳＦＥＴの
   ドレイン端子と第２の入出力端子間に与えられる第６の
   電位とを有し、前記Ｐチャネルのゲートに接続される第
   １の容量と前記ＮチャネルＭＯＳＦＥＴのドレイン端子
   又は第１の入出力端子間に与えられる第１の電位と、前
   記Ｐチャネルのゲートに接続される第２の容量と前記Ｐ
   チャネルＭＯＳＦＥＴのドレイン端子又は第２の入出力
   端子間に与えられる第２の電位と、前記Ｎチャネルのゲ
   ートに接続される第３の容量と前記ＰチャネルＭＯＳＦ
   ＥＴのドレイン端子又は第２の入出力端子間に与えられ
   る第３の電位と、前記Ｎチャネルのゲートに接続される
   第４の容量と前記ＰチャネルＭＯＳＦＥＴのドレイン端
   子又は第２の入出力端子間に与えられる第４の電位とを
   有することを特徴とする容量結合多入力ＭＯＳＦＥＴを
   用いた非線形抵抗回路。
5. 【請求項５】 請求項１記載の容量結合多入力ＭＯＳＦ
   ＥＴを用いた非線形抵抗回路において、前記コア回路の
   第１のチャネルはＰチャネルであり、前記第２のチャネ
   ルはＮチャネルであり、Ｖ型電流−電圧特性を得ること
   を特徴とする容量結合多入力ＭＯＳＦＥＴを用いた非線
   形抵抗回路。
6. 【請求項６】 請求項５記載の容量結合多入力ＭＯＳＦ
   ＥＴを用いた非線形抵抗回路において、外部からの制御
   電圧により、前記Ｖ型電流−電圧特性を多様に変化させ
   ることを特徴とする容量結合多入力ＭＯＳＦＥＴを用い
   た非線形抵抗回路。
7. 【請求項７】 請求項６記載の容量結合多入力ＭＯＳＦ
   ＥＴを用いた非線形抵抗回路において、前記Ｐチャネル
   ＭＯＳＦＥＴのドレイン端子と第１の入出力端子間に与
   えられる第１１の電位と、前記ＮチャネルＭＯＳＦＥＴ
   のドレイン端子と第２の入出力端子間に与えられる第１
   ２の電位とを有し、前記Ｎチャネルのゲートに接続され
   る第５の容量と前記ＰチャネルＭＯＳＦＥＴのドレイン
   端子又は第１の入出力端子間に与えられる第７の電位
   と、前記Ｎチャネルのゲートに接続される第６の容量と
   前記ＮチャネルＭＯＳＦＥＴのドレイン端子又は第２の
   入出力端子間に与えられる第８の電位と、前記Ｐチャネ
   ルのゲートに接続される第７の容量と前記ＮチャネルＭ
   ＯＳＦＥＴのドレイン端子又は第２の入出力端子間に与
   えられる第９の電位と、前記Ｐチャネルのゲートに接続
   される第８の容量と前記ＮチャネルＭＯＳＦＥＴのドレ
   イン端子又は第２の入出力端子間に与えられる第１０の
   電位とを有することを特徴とする容量結合多入力ＭＯＳ
   ＦＥＴを用いた非線形抵抗回路。