JP2000068756A - 電力増幅器の保護回路 - Google Patents
電力増幅器の保護回路Info
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- JP2000068756A JP2000068756A JP10237264A JP23726498A JP2000068756A JP 2000068756 A JP2000068756 A JP 2000068756A JP 10237264 A JP10237264 A JP 10237264A JP 23726498 A JP23726498 A JP 23726498A JP 2000068756 A JP2000068756 A JP 2000068756A
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Abstract
(57)【要約】
【課題】 電力増幅器に印加する負のバイアス電圧が、
それによって流れる電流では破壊しない電圧になってか
ら電力増幅器に電源電圧を印加するようにして、電力増
幅器の破壊防止を確実にする。 【解決手段】 所定の負のバイアス電圧のもとで所定の
動作電流が流れる電力増幅器３と、電源７の電圧の印加
によって整流動作を開始し、所定のバイアス電圧を生成
するための負の直流電圧を出力するする整流回路５と、
電源７と前記電力増幅器３との間に接続された開閉手段
９と、電源７の印加時に開閉手段９を開状態に制御する
制御手段１０と、所定の時定数を有する充電回路１２と
を備え、制御手段１２は、負の直流電圧が第一の電圧に
なったときに充電回路１２に充電を開始せしめ、充電回
路１２は、充電回路１２の充電電圧が所定の電圧になっ
たときに充電電圧によって開閉手段９を閉状態とするよ
うにした。
それによって流れる電流では破壊しない電圧になってか
ら電力増幅器に電源電圧を印加するようにして、電力増
幅器の破壊防止を確実にする。 【解決手段】 所定の負のバイアス電圧のもとで所定の
動作電流が流れる電力増幅器３と、電源７の電圧の印加
によって整流動作を開始し、所定のバイアス電圧を生成
するための負の直流電圧を出力するする整流回路５と、
電源７と前記電力増幅器３との間に接続された開閉手段
９と、電源７の印加時に開閉手段９を開状態に制御する
制御手段１０と、所定の時定数を有する充電回路１２と
を備え、制御手段１２は、負の直流電圧が第一の電圧に
なったときに充電回路１２に充電を開始せしめ、充電回
路１２は、充電回路１２の充電電圧が所定の電圧になっ
たときに充電電圧によって開閉手段９を閉状態とするよ
うにした。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、送信機の
電力増幅器の保護回路に関し、特に、電源電圧の印加直
後における電力増幅器の破壊を防止した電力増幅器の保
護回路に関する。
電力増幅器の保護回路に関し、特に、電源電圧の印加直
後における電力増幅器の破壊を防止した電力増幅器の保
護回路に関する。
【０００２】
【従来の技術】従来の送信機における電力増幅器の保護
回路の構成と動作とを図３および図４によって説明す
る。先ず、図３において、変調器４１には、図示しない
前段の回路から出力された変調信号ＭとＰＬＬ回路４２
から出力される発振信号ＣＷとが入力される。ＰＬＬ回
路４２は、内部に基準発振回路と電圧制御発振回路（い
ずれも図示せず）を有し基準発振回路は、接続されたク
リスタル発振素子４２ａによって所定の周波数で発振す
る。そして、外部から入力される制御信号Ｃによって電
圧制御発振回路の発振周波数が制御される。電圧制御発
振回路から出力される発振信号ＣＷが搬送波信号として
変調器４１に入力される。
回路の構成と動作とを図３および図４によって説明す
る。先ず、図３において、変調器４１には、図示しない
前段の回路から出力された変調信号ＭとＰＬＬ回路４２
から出力される発振信号ＣＷとが入力される。ＰＬＬ回
路４２は、内部に基準発振回路と電圧制御発振回路（い
ずれも図示せず）を有し基準発振回路は、接続されたク
リスタル発振素子４２ａによって所定の周波数で発振す
る。そして、外部から入力される制御信号Ｃによって電
圧制御発振回路の発振周波数が制御される。電圧制御発
振回路から出力される発振信号ＣＷが搬送波信号として
変調器４１に入力される。
【０００３】変調器４１では搬送波信号ＣＷが変調信号
Ｍによって変調されて送信信号Ｓとして出力される。変
調器４１から出力された送信信号Ｓは、変調器４１の後
段に設けられた回路（図示せず）で所定の処理を受けた
後、電力増幅器４３に入力されて所定のレベルまで増幅
され、出力端４３ａから図示しないアンテナに送出され
る。電力増幅器４３の増幅素子にはＧａＡｓ（ガリウム
砒素）ＦＥＴが使用されている。そのため、制御端４３
ｂには所定の負のバイアス電圧が印加されて使用され
る。
Ｍによって変調されて送信信号Ｓとして出力される。変
調器４１から出力された送信信号Ｓは、変調器４１の後
段に設けられた回路（図示せず）で所定の処理を受けた
後、電力増幅器４３に入力されて所定のレベルまで増幅
され、出力端４３ａから図示しないアンテナに送出され
る。電力増幅器４３の増幅素子にはＧａＡｓ（ガリウム
砒素）ＦＥＴが使用されている。そのため、制御端４３
ｂには所定の負のバイアス電圧が印加されて使用され
る。
【０００４】電力増幅器４３に印加する負のバイアス電
圧は、ＰＬＬ回路４２の基準発振器から出力される基準
発振信号を整流することによって生成される。即ち、先
ず、基準発振信号はクリスタル発振素子４２ａから取り
出し、これをインバータ４４によって矩形波に変換した
後に整流する。整流回路４５はコンデンサ４５ａ、ダイ
オード４５ｂ、４５ｃ、平滑コンデンサ４５ｄ、抵抗４
５ｅによる倍電圧整流回路で構成される。ダイオード４
５ａ、４５ｂによって負の電圧を作り、それを平滑コン
デンサ４５ｄに充電することによて平滑する。平滑コン
デンサ４５ｄに現れた電圧はレギュレータ（安定化回
路）４６によって安定化される。この電圧は、バイアス
抵抗４３ｃ、４３ｄによって分圧され、バイアス電圧と
して電力増幅器４３の制御端４３ｂに印加される。
圧は、ＰＬＬ回路４２の基準発振器から出力される基準
発振信号を整流することによって生成される。即ち、先
ず、基準発振信号はクリスタル発振素子４２ａから取り
出し、これをインバータ４４によって矩形波に変換した
後に整流する。整流回路４５はコンデンサ４５ａ、ダイ
オード４５ｂ、４５ｃ、平滑コンデンサ４５ｄ、抵抗４
５ｅによる倍電圧整流回路で構成される。ダイオード４
５ａ、４５ｂによって負の電圧を作り、それを平滑コン
デンサ４５ｄに充電することによて平滑する。平滑コン
デンサ４５ｄに現れた電圧はレギュレータ（安定化回
路）４６によって安定化される。この電圧は、バイアス
抵抗４３ｃ、４３ｄによって分圧され、バイアス電圧と
して電力増幅器４３の制御端４３ｂに印加される。
【０００５】電源電圧Ｅは開閉手段４７を介して電力増
幅器４３に印加される。開閉手段４７は、エミッタが電
源側に接続され、コレクタが電力増幅器４３に接続され
たＰＮＰ型のトランジスタ４７ａと、コレクタがＰＮＰ
型のトランジスタ４７ａのベースに接続され、エミッタ
がグランドに接続されたＮＰＮ型のトランジスタ４７ｂ
と、ＰＮＰ型のトランジスタ４７ａのエミッタとＮＰＮ
型のトランジスタ４７ｂのベースとの間に接続された抵
抗４７ｃとを有している。
幅器４３に印加される。開閉手段４７は、エミッタが電
源側に接続され、コレクタが電力増幅器４３に接続され
たＰＮＰ型のトランジスタ４７ａと、コレクタがＰＮＰ
型のトランジスタ４７ａのベースに接続され、エミッタ
がグランドに接続されたＮＰＮ型のトランジスタ４７ｂ
と、ＰＮＰ型のトランジスタ４７ａのエミッタとＮＰＮ
型のトランジスタ４７ｂのベースとの間に接続された抵
抗４７ｃとを有している。
【０００６】そして、ＮＰＮ型のトランジスタ４７ｂの
ベースはレギュレータ４６の出力電圧によって制御され
る。この制御のために、ジャンクションＦＥＴ４８が用
いられる。ジャンクションＦＥＴ４８のドレインはＮＰ
Ｎ型のトランジスタ４７ｂのベースに接続され、ゲート
はバイアス抵抗４９で接地され、そのソースは接地され
る。そして、レギュレータ４６の出力電圧がゲートに印
加される。
ベースはレギュレータ４６の出力電圧によって制御され
る。この制御のために、ジャンクションＦＥＴ４８が用
いられる。ジャンクションＦＥＴ４８のドレインはＮＰ
Ｎ型のトランジスタ４７ｂのベースに接続され、ゲート
はバイアス抵抗４９で接地され、そのソースは接地され
る。そして、レギュレータ４６の出力電圧がゲートに印
加される。
【０００７】以上の構成における電源電圧お印加後の動
作を図４によって説明する。先ず、時刻ｔ１において電
源が印加されると、図４Ａのように、電源電圧Ｅが立ち
上がり、ＰＬＬ回路４２およびＰＮＰ型のトランジスタ
４７ａのエミッタに印加される。なお、変調器４１およ
びその他の回路にも電源電圧Ｅが印加される。すると、
ジャンクションＦＥＴ４８は、ゲートのバイアス電圧が
０ボルトであるので、図４Ｃに示すように、抵抗４７ｃ
から電流が流れて導通（ＯＮ）する。この結果、図４Ｄ
に示すように、ＮＰＮトランジスタ４７ｂ、ＰＮＰトラ
ンジスタ４７ａは共に非導通（ＯＦＦ）状態となる。
作を図４によって説明する。先ず、時刻ｔ１において電
源が印加されると、図４Ａのように、電源電圧Ｅが立ち
上がり、ＰＬＬ回路４２およびＰＮＰ型のトランジスタ
４７ａのエミッタに印加される。なお、変調器４１およ
びその他の回路にも電源電圧Ｅが印加される。すると、
ジャンクションＦＥＴ４８は、ゲートのバイアス電圧が
０ボルトであるので、図４Ｃに示すように、抵抗４７ｃ
から電流が流れて導通（ＯＮ）する。この結果、図４Ｄ
に示すように、ＮＰＮトランジスタ４７ｂ、ＰＮＰトラ
ンジスタ４７ａは共に非導通（ＯＦＦ）状態となる。
【０００８】一方、電源の印加と同時に、ＰＬＬ回路４
２が動作し、基準発振信号を発生する。そして、整流回
路４５によって整流された負の電圧が発生する。整流さ
れた電圧は平滑コンデンサ４５ｄに充電され、その電圧
は、図４Ｂに示すように、平滑コンデンサ４５ｄの容量
値、抵抗４５ｅの抵抗値等によって決まる時定数によっ
て０ボルトから定常電圧−Ｖ（マイナスＶボルト）まで
低下して行く。この電圧の変化に対応して、レギュレー
タ４６の出力電圧も０ボルトから定常電圧−Ｖｒまで低
下して行く。
２が動作し、基準発振信号を発生する。そして、整流回
路４５によって整流された負の電圧が発生する。整流さ
れた電圧は平滑コンデンサ４５ｄに充電され、その電圧
は、図４Ｂに示すように、平滑コンデンサ４５ｄの容量
値、抵抗４５ｅの抵抗値等によって決まる時定数によっ
て０ボルトから定常電圧−Ｖ（マイナスＶボルト）まで
低下して行く。この電圧の変化に対応して、レギュレー
タ４６の出力電圧も０ボルトから定常電圧−Ｖｒまで低
下して行く。
【０００９】そして、図４Ｂに示すように、整流回路４
５の電圧が所定の電圧−Ｖ１になった時刻ｔ２における
レギュレータ４６の出力電圧によってジャンクションＦ
ＥＴ４８がＯＦＦとなる（図４Ｃ参照）。すると、ＮＰ
Ｎ型のトランジスタ４７ｂのベース電圧が上昇して、図
４Ｄに示すように、ＮＰＮ型のトランジスタ４７ｂおよ
びＰＮＰトランジスタ４７ａがＯＮとなって電力増幅器
４３に電源電圧Ｅが印加される。この時刻ｔ２では既
に、レギュレータ４６の出力電圧はバイアス抵抗４３ｃ
を介して電力増幅器４３の制御端にバイアス電圧が印加
されている。
５の電圧が所定の電圧−Ｖ１になった時刻ｔ２における
レギュレータ４６の出力電圧によってジャンクションＦ
ＥＴ４８がＯＦＦとなる（図４Ｃ参照）。すると、ＮＰ
Ｎ型のトランジスタ４７ｂのベース電圧が上昇して、図
４Ｄに示すように、ＮＰＮ型のトランジスタ４７ｂおよ
びＰＮＰトランジスタ４７ａがＯＮとなって電力増幅器
４３に電源電圧Ｅが印加される。この時刻ｔ２では既
に、レギュレータ４６の出力電圧はバイアス抵抗４３ｃ
を介して電力増幅器４３の制御端にバイアス電圧が印加
されている。
【００１０】以上のように、電源の印加時には電力増幅
器４３には電源電圧Ｅは印加されず、負のバイアス電圧
が印加された後に電源電圧Ｅが印加されるようにして電
力増幅器４３に過大電流が流れないようにして保護して
いる。そして、レギュレータ４６の出力電圧はその後も
定常電圧−Ｖｒに向かって時刻ｔ３まで低下し、時刻ｔ
３の時点で電力増幅器４３には所定の負のバイアス電圧
が印加される。これによって、電力増幅器４３にはチョ
ークインダクタ４３ｅを介して規定の電流が流れるよう
になる。
器４３には電源電圧Ｅは印加されず、負のバイアス電圧
が印加された後に電源電圧Ｅが印加されるようにして電
力増幅器４３に過大電流が流れないようにして保護して
いる。そして、レギュレータ４６の出力電圧はその後も
定常電圧−Ｖｒに向かって時刻ｔ３まで低下し、時刻ｔ
３の時点で電力増幅器４３には所定の負のバイアス電圧
が印加される。これによって、電力増幅器４３にはチョ
ークインダクタ４３ｅを介して規定の電流が流れるよう
になる。
【００１１】
【発明が解決しようとする課題】しかし、従来の電力増
幅器の保護回路においては、時刻ｔ２においてジャンク
ションＦＥＴ４８がＯＦＦとなって電力増幅器４３に電
源電圧Ｅが印加された時点では、レギュレータ４６の出
力電圧はまだ定常電圧−Ｖｒまで低下しておらず、電力
増幅器４３の制御端４３ｂに与えられているバイアス電
圧は浅い。このため、電力増幅器４３には、レギュレー
タ４６の出力電圧が定常電圧−Ｖｒまで低下する時刻ｔ
３までの間では、規定の電流以上の電流が流れる。時刻
ｔ２から時刻ｔ３までの時間は短時間ではあるが、この
時間内に電力増幅器４３が破壊されるおそれがあった。
幅器の保護回路においては、時刻ｔ２においてジャンク
ションＦＥＴ４８がＯＦＦとなって電力増幅器４３に電
源電圧Ｅが印加された時点では、レギュレータ４６の出
力電圧はまだ定常電圧−Ｖｒまで低下しておらず、電力
増幅器４３の制御端４３ｂに与えられているバイアス電
圧は浅い。このため、電力増幅器４３には、レギュレー
タ４６の出力電圧が定常電圧−Ｖｒまで低下する時刻ｔ
３までの間では、規定の電流以上の電流が流れる。時刻
ｔ２から時刻ｔ３までの時間は短時間ではあるが、この
時間内に電力増幅器４３が破壊されるおそれがあった。
【００１２】そこで、本発明の電力増幅器の保護回路に
おいては、電力増幅器４３に印加する負のバイアス電圧
が、それによって流れる電流では破壊しない電圧になっ
てから電力増幅器４３に電源電圧を印加するようにし
て、電力増幅器４３の破壊防止を確実にすることを目的
とする。
おいては、電力増幅器４３に印加する負のバイアス電圧
が、それによって流れる電流では破壊しない電圧になっ
てから電力増幅器４３に電源電圧を印加するようにし
て、電力増幅器４３の破壊防止を確実にすることを目的
とする。
【００１３】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の電力増幅器の保護回路は、所定の負のバイ
アス電圧のもとで所定の動作電流が流れる電力増幅器
と、電源の電圧の印加によって整流動作を開始し、前記
所定の負のバイアス電圧を生成するための負の直流電圧
を出力する整流回路と、前記電源と前記電力増幅器との
間に接続された開閉手段と、前記電源の印加時に前記開
閉手段を開状態に制御する制御手段と、所定の時定数を
有する充電回路とを備え、前記制御手段は、前記負の直
流電圧が第一の電圧になったときに前記充電回路に充電
を開始せしめ、前記充電回路は、前記充電回路の充電電
圧が所定の電圧になったときに前記充所定の電電圧によ
って前記開閉手段を閉状態とするようにした。
め、本発明の電力増幅器の保護回路は、所定の負のバイ
アス電圧のもとで所定の動作電流が流れる電力増幅器
と、電源の電圧の印加によって整流動作を開始し、前記
所定の負のバイアス電圧を生成するための負の直流電圧
を出力する整流回路と、前記電源と前記電力増幅器との
間に接続された開閉手段と、前記電源の印加時に前記開
閉手段を開状態に制御する制御手段と、所定の時定数を
有する充電回路とを備え、前記制御手段は、前記負の直
流電圧が第一の電圧になったときに前記充電回路に充電
を開始せしめ、前記充電回路は、前記充電回路の充電電
圧が所定の電圧になったときに前記充所定の電電圧によ
って前記開閉手段を閉状態とするようにした。
【００１４】また、本発明の電力増幅器の保護回路は、
エミッタが前記電源側に接続され、コレクタが前記電力
増幅器に接続されたＰＮＰ型の第一のトランジスタと前
記第一のトランジスタのベースにコレクタが接続され、
エミッタが接地されたＮＰＮ型の第二のトランジスタと
で前記第一の開閉手段を構成し、ドレインが前記第二の
トランジスタのベースに接続され、ソースが接地された
ジャンクションＦＥＴで前記制御手段を構成し、前記第
一のトランジスタのエミッタと前記第二のトランジスタ
のベースとの間に接続された抵抗と前記第二のトランジ
スタのベースとグランドとの間に接続されたコンデンサ
とによって前記充電回路を構成し、前記ジャンクション
ＦＥＴのゲートに前記負の直流電圧を印加した。
エミッタが前記電源側に接続され、コレクタが前記電力
増幅器に接続されたＰＮＰ型の第一のトランジスタと前
記第一のトランジスタのベースにコレクタが接続され、
エミッタが接地されたＮＰＮ型の第二のトランジスタと
で前記第一の開閉手段を構成し、ドレインが前記第二の
トランジスタのベースに接続され、ソースが接地された
ジャンクションＦＥＴで前記制御手段を構成し、前記第
一のトランジスタのエミッタと前記第二のトランジスタ
のベースとの間に接続された抵抗と前記第二のトランジ
スタのベースとグランドとの間に接続されたコンデンサ
とによって前記充電回路を構成し、前記ジャンクション
ＦＥＴのゲートに前記負の直流電圧を印加した。
【００１５】また、本発明の電力増幅器の保護回路は、
前記負の直流電圧が定常電圧になった後に前記開閉手段
が閉状態となるように前記充電回路の前記時定数を設定
した。
前記負の直流電圧が定常電圧になった後に前記開閉手段
が閉状態となるように前記充電回路の前記時定数を設定
した。
【００１６】
【発明の実施の形態】本発明の電力増幅器の保護回路の
構成と動作とを図１および図２によって説明する。先
ず、図１において、変調器１には、図示しない前段の回
路から出力された変調信号ＭとＰＬＬ回路２から出力さ
れる発振信号ＣＷとが入力される。ＰＬＬ回路２は、内
部に基準発振回路２ａと電圧制御発振回路２ｂを有し基
準発振回路２ａは、接続されたクリスタル発振素子２ｃ
によって所定の周波数で発振する。そして、外部から入
力される制御信号Ｃによって電圧制御発振回路２ｂの発
振周波数が制御される。電圧制御発振回路２ｂから出力
される発振信号ＣＷが搬送波信号として変調器１に入力
される。
構成と動作とを図１および図２によって説明する。先
ず、図１において、変調器１には、図示しない前段の回
路から出力された変調信号ＭとＰＬＬ回路２から出力さ
れる発振信号ＣＷとが入力される。ＰＬＬ回路２は、内
部に基準発振回路２ａと電圧制御発振回路２ｂを有し基
準発振回路２ａは、接続されたクリスタル発振素子２ｃ
によって所定の周波数で発振する。そして、外部から入
力される制御信号Ｃによって電圧制御発振回路２ｂの発
振周波数が制御される。電圧制御発振回路２ｂから出力
される発振信号ＣＷが搬送波信号として変調器１に入力
される。
【００１７】変調器１では搬送波信号ＣＷが変調信号Ｍ
によって変調されて送信信号Ｓとして出力される。変調
器１から出力された送信信号Ｓは、変調器１の後段に設
けられた回路（図示せず）で所定の処理を受けた後、電
力増幅器３に入力されて所定のレベルまで増幅される。
電力増幅器３の増幅素子にはＧａＡｓ（ガリウム砒素）
ＦＥＴ（図示せず）が使用されている。ＧａＡｓＦＥＴ
のドレイン端子３ａには電源７の電圧を供給するための
チョークインダクタ３ｂが接続され、ソース端子３ｃは
接地される。また、所定のドレイン電流を流すために制
御端であるゲート端子３ｄには所定の負のバイアス電圧
を印加するようにしている。そして、増幅された送信信
号が、ドレイン端子３ａに接続された出力端３ｅから図
示しないアンテナに出力される。
によって変調されて送信信号Ｓとして出力される。変調
器１から出力された送信信号Ｓは、変調器１の後段に設
けられた回路（図示せず）で所定の処理を受けた後、電
力増幅器３に入力されて所定のレベルまで増幅される。
電力増幅器３の増幅素子にはＧａＡｓ（ガリウム砒素）
ＦＥＴ（図示せず）が使用されている。ＧａＡｓＦＥＴ
のドレイン端子３ａには電源７の電圧を供給するための
チョークインダクタ３ｂが接続され、ソース端子３ｃは
接地される。また、所定のドレイン電流を流すために制
御端であるゲート端子３ｄには所定の負のバイアス電圧
を印加するようにしている。そして、増幅された送信信
号が、ドレイン端子３ａに接続された出力端３ｅから図
示しないアンテナに出力される。
【００１８】電力増幅器３のゲート端子３ｄに印加する
負のバイアス電圧は、ＰＬＬ回路２の基準発振器２ａか
ら出力される基準発振信号を整流することによって生成
される。即ち、先ず、基準発振信号はクリスタル発振素
子２ｃから取り出し、これをインバータ４によって矩形
波に変換した後に整流する。整流回路５はコンデンサ５
ａ、整流ダイオード５ｂ、５ｃ、平滑コンデンサ５ｄ、
負荷抵抗５ｅによる倍電圧整流回路で構成される。そし
て、整流ダイオード５ａ、５ｂによって負の電圧を作
り、それを平滑コンデンサ５ｄに充電することによて平
滑する。平滑コンデンサ５ｄに現れた電圧はレギュレー
タ（安定化回路）６によって安定化される。レギュレー
タ６から出力された電圧は、電力増幅器３のゲート端子
３ｄに接続されたバイアス抵抗３ｆ、３ｇによって分圧
され、バイアス電圧として電力増幅器４３のゲート端子
３ｄに印加される。
負のバイアス電圧は、ＰＬＬ回路２の基準発振器２ａか
ら出力される基準発振信号を整流することによって生成
される。即ち、先ず、基準発振信号はクリスタル発振素
子２ｃから取り出し、これをインバータ４によって矩形
波に変換した後に整流する。整流回路５はコンデンサ５
ａ、整流ダイオード５ｂ、５ｃ、平滑コンデンサ５ｄ、
負荷抵抗５ｅによる倍電圧整流回路で構成される。そし
て、整流ダイオード５ａ、５ｂによって負の電圧を作
り、それを平滑コンデンサ５ｄに充電することによて平
滑する。平滑コンデンサ５ｄに現れた電圧はレギュレー
タ（安定化回路）６によって安定化される。レギュレー
タ６から出力された電圧は、電力増幅器３のゲート端子
３ｄに接続されたバイアス抵抗３ｆ、３ｇによって分圧
され、バイアス電圧として電力増幅器４３のゲート端子
３ｄに印加される。
【００１９】電源７の電圧Ｅはスイッチ８によって変調
器１、ＰＬＬ回路２等に印加される。また、電力増幅器
３には、さらに、開閉手段９を介して電圧Ｅが印加され
る。開閉手段９は、エミッタが電源７側に接続され、コ
レクタが電力増幅器３に接続されたＰＮＰ型の第一のト
ランジスタ９ａと、コレクタが第一のトランジスタ９ａ
のベースに接続され、エミッタがグランドに接続された
ＮＰＮ型の第二のトランジスタ９ｂとを有している。
器１、ＰＬＬ回路２等に印加される。また、電力増幅器
３には、さらに、開閉手段９を介して電圧Ｅが印加され
る。開閉手段９は、エミッタが電源７側に接続され、コ
レクタが電力増幅器３に接続されたＰＮＰ型の第一のト
ランジスタ９ａと、コレクタが第一のトランジスタ９ａ
のベースに接続され、エミッタがグランドに接続された
ＮＰＮ型の第二のトランジスタ９ｂとを有している。
【００２０】そして、第二のトランジスタ９ｂのベース
はレギュレータ６の出力電圧によって制御される。この
制御のために、制御手段であるジャンクションＦＥＴ１
０が用いられる。ジャンクションＦＥＴ１０のドレイン
は第二のトランジスタ９ｂのベースに接続され、ゲート
は抵抗値の大きな抵抗１１で接地され、そのソースは接
地される。そして、レギュレータ６の出力電圧が抵抗１
３を介してゲートに印加される。この抵抗１３は、レギ
ュレータ６からジャンクションＦＥＴ１０に流れる電流
を制限するためのものである。また、第一のトランジス
タ９ａのエミッタとグランドとの間に充電回路１２が接
続される。充電回路１２は、第一のトランジスタ９ａの
エミッタと第二のトランジスタ９ｂのベースとの間に接
続された抵抗１２ａと第二のトランジスタ９ｂのベース
とグランドとの間に接続されたコンデンサ１２ｂとから
なる。
はレギュレータ６の出力電圧によって制御される。この
制御のために、制御手段であるジャンクションＦＥＴ１
０が用いられる。ジャンクションＦＥＴ１０のドレイン
は第二のトランジスタ９ｂのベースに接続され、ゲート
は抵抗値の大きな抵抗１１で接地され、そのソースは接
地される。そして、レギュレータ６の出力電圧が抵抗１
３を介してゲートに印加される。この抵抗１３は、レギ
ュレータ６からジャンクションＦＥＴ１０に流れる電流
を制限するためのものである。また、第一のトランジス
タ９ａのエミッタとグランドとの間に充電回路１２が接
続される。充電回路１２は、第一のトランジスタ９ａの
エミッタと第二のトランジスタ９ｂのベースとの間に接
続された抵抗１２ａと第二のトランジスタ９ｂのベース
とグランドとの間に接続されたコンデンサ１２ｂとから
なる。
【００２１】以上の構成における電源電圧印加後の動作
を図２によって説明する。先ず、時刻ｔ１においてスイ
ッチ８が閉じられると、図１Ａに示すように、電源７の
電圧Ｅが立ち上がり、ＰＬＬ回路２および第一のトラン
ジスタ９ａのエミッタに印加される。なお、変調器１お
よびその他の回路にも電圧Ｅが印加される。すると、ジ
ャンクションＦＥＴ１０は、そのゲートの電圧が０ボル
トであるので、充電回路１２の抵抗１２ａから電流が流
れて、図１Ｃに示すように、導通（ＯＮ）する。この結
果、開閉手段９における第二のトランジスタ９ｂのベー
スはほぼ０ボルトとなって、図１Ｅに示すように、第二
のトランジスタ９ｂ、第一のトランジスタ９ａは共に非
道通（ＯＦＦ）状態となる。従って、この時点では、電
圧Ｅは電力増幅器３には印加されない。
を図２によって説明する。先ず、時刻ｔ１においてスイ
ッチ８が閉じられると、図１Ａに示すように、電源７の
電圧Ｅが立ち上がり、ＰＬＬ回路２および第一のトラン
ジスタ９ａのエミッタに印加される。なお、変調器１お
よびその他の回路にも電圧Ｅが印加される。すると、ジ
ャンクションＦＥＴ１０は、そのゲートの電圧が０ボル
トであるので、充電回路１２の抵抗１２ａから電流が流
れて、図１Ｃに示すように、導通（ＯＮ）する。この結
果、開閉手段９における第二のトランジスタ９ｂのベー
スはほぼ０ボルトとなって、図１Ｅに示すように、第二
のトランジスタ９ｂ、第一のトランジスタ９ａは共に非
道通（ＯＦＦ）状態となる。従って、この時点では、電
圧Ｅは電力増幅器３には印加されない。
【００２２】一方、スイッチ８が閉じられると同時に、
ＰＬＬ回路２が動作し、基準発振器２ａは発振動作を開
始して、基準発振信号を発生する。そして、同時に、基
準発振信号は整流回路５によって整流され、負の直流電
圧が発生する。負の直流電圧は平滑コンデンサ４５ｄに
充電され、その電圧は、平滑コンデンサ５ｄの容量値、
抵抗５ｅの抵抗値等によって決まる時定数によって、図
１Ｂに示すように、０ボルトから低下し、時刻ｔ３で定
常電圧−Ｖ（マイナスＶボルト）となる。この電圧の変
化に対応して、レギュレータ６の出力電圧も０ボルトか
ら定常電圧−Ｖｒまで低下して行く。
ＰＬＬ回路２が動作し、基準発振器２ａは発振動作を開
始して、基準発振信号を発生する。そして、同時に、基
準発振信号は整流回路５によって整流され、負の直流電
圧が発生する。負の直流電圧は平滑コンデンサ４５ｄに
充電され、その電圧は、平滑コンデンサ５ｄの容量値、
抵抗５ｅの抵抗値等によって決まる時定数によって、図
１Ｂに示すように、０ボルトから低下し、時刻ｔ３で定
常電圧−Ｖ（マイナスＶボルト）となる。この電圧の変
化に対応して、レギュレータ６の出力電圧も０ボルトか
ら定常電圧−Ｖｒまで低下して行く。
【００２３】そして、図１Ｃに示すように、整流回路５
から出力される負の直流電圧が第一の電圧−Ｖ１になっ
た時刻ｔ２でのレギュレータ６の出力電圧によって、ジ
ャンクションＦＥＴ１０がＯＦＦとなる。すると、充電
回路１２の抵抗１２ａを介してコンデンサ１２ｂに充電
電流が流れ、図１Ｄに示すように、第二のトランジスタ
９ｂのベース電圧は０ボルトから上昇して行く。そし
て、第二のトランジスタ９ｂのベース電圧が所定のＶｂ
１になった時刻ｔ４で、図１Ｅに示すように、第二のト
ランジスタ９ｂおよび第一のトランジスタ９ａがＯＮと
なって電力増幅器３に電圧Ｅが印加される。
から出力される負の直流電圧が第一の電圧−Ｖ１になっ
た時刻ｔ２でのレギュレータ６の出力電圧によって、ジ
ャンクションＦＥＴ１０がＯＦＦとなる。すると、充電
回路１２の抵抗１２ａを介してコンデンサ１２ｂに充電
電流が流れ、図１Ｄに示すように、第二のトランジスタ
９ｂのベース電圧は０ボルトから上昇して行く。そし
て、第二のトランジスタ９ｂのベース電圧が所定のＶｂ
１になった時刻ｔ４で、図１Ｅに示すように、第二のト
ランジスタ９ｂおよび第一のトランジスタ９ａがＯＮと
なって電力増幅器３に電圧Ｅが印加される。
【００２４】なお、整流回路５における平滑コンデンサ
５ｄに現れる負の直流電圧は、図１Ｂに示すように、時
刻ｔ３で定常電圧−Ｖとなるが、この時の電圧−Ｖに対
応してレギュレータから出力される電圧によって電力増
幅器３のゲート端子３ｄにはバイアス抵抗３ｆ、３ｇに
よって分圧された所定の負のバイアス電圧が印加され
る。この結果、電力増幅器３の増幅素子には所定の動作
電流が流れるようになっている。また、第二のトランジ
スタ９ｂがＯＮとなる時刻ｔ４は、充電回路１２の時定
数によって決定されるが、この時定数は、時刻ｔ４が時
刻ｔ３よりも遅くなるように設定される。このため、電
力増幅器３に流れる電流が所定の動作電流となる条件が
整ってから電力増幅器３に印加されるので、電力増幅器
３には動作電流以上の電流は流れず、電力増幅器の増幅
素子の破壊防止が確実となる。
５ｄに現れる負の直流電圧は、図１Ｂに示すように、時
刻ｔ３で定常電圧−Ｖとなるが、この時の電圧−Ｖに対
応してレギュレータから出力される電圧によって電力増
幅器３のゲート端子３ｄにはバイアス抵抗３ｆ、３ｇに
よって分圧された所定の負のバイアス電圧が印加され
る。この結果、電力増幅器３の増幅素子には所定の動作
電流が流れるようになっている。また、第二のトランジ
スタ９ｂがＯＮとなる時刻ｔ４は、充電回路１２の時定
数によって決定されるが、この時定数は、時刻ｔ４が時
刻ｔ３よりも遅くなるように設定される。このため、電
力増幅器３に流れる電流が所定の動作電流となる条件が
整ってから電力増幅器３に印加されるので、電力増幅器
３には動作電流以上の電流は流れず、電力増幅器の増幅
素子の破壊防止が確実となる。
【００２５】以上のように、本発明の電力増幅器の保護
回路は、電源の印加時には、電力増幅器３に電源電圧Ｅ
が印加されず、整流された直流電圧が第一の電圧−Ｖ１
になるまでの時間（時刻ｔ１から時刻ｔ２までの時間）
と充電回路１２のコンデンサ１２ｂに充電される電圧が
第二のトランジスタ９ｂを導通させる所定の電圧になる
までの時間（時刻ｔ２から時刻ｔ４までの時間）を経た
後に、電源電圧Ｅが印加されるようにして電力増幅器４
３に過大電流が流れないようにして保護している。
回路は、電源の印加時には、電力増幅器３に電源電圧Ｅ
が印加されず、整流された直流電圧が第一の電圧−Ｖ１
になるまでの時間（時刻ｔ１から時刻ｔ２までの時間）
と充電回路１２のコンデンサ１２ｂに充電される電圧が
第二のトランジスタ９ｂを導通させる所定の電圧になる
までの時間（時刻ｔ２から時刻ｔ４までの時間）を経た
後に、電源電圧Ｅが印加されるようにして電力増幅器４
３に過大電流が流れないようにして保護している。
【００２６】
【発明の効果】以上のように、本発明の電力増幅器の保
護回路は、所定の負のバイアス電圧のもとで所定の動作
電流が流れる電力増幅器と、バイアス電圧を生成するた
めの負の直流電圧を出力する整流回路と、電源と電力増
幅器との間に接続された開閉手段と、電源の印加時に開
閉手段を開状態に制御する制御手段と、所定の時定数を
有する充電回路とを備え、制御手段は、負の直流電圧が
第一の電圧になったときに充電回路に充電を開始せし
め、充電回路の充電電圧が所定の電圧になったときに充
電電圧によって開閉手段を閉状態とするようにしたの
で、電源の印加時には、電力増幅器に電圧Ｅが印加され
ず、整流された負の直流電圧が第一の電圧−Ｖ１になる
までの時間と充電回路のコンデンサに充電される電圧が
開閉手段を開状態にするまでの時間を経た後に、電源電
圧Ｅが印加されるようにして電力増幅器に過大電流が流
れることを避け、電力増幅器の破壊を防止できる。
護回路は、所定の負のバイアス電圧のもとで所定の動作
電流が流れる電力増幅器と、バイアス電圧を生成するた
めの負の直流電圧を出力する整流回路と、電源と電力増
幅器との間に接続された開閉手段と、電源の印加時に開
閉手段を開状態に制御する制御手段と、所定の時定数を
有する充電回路とを備え、制御手段は、負の直流電圧が
第一の電圧になったときに充電回路に充電を開始せし
め、充電回路の充電電圧が所定の電圧になったときに充
電電圧によって開閉手段を閉状態とするようにしたの
で、電源の印加時には、電力増幅器に電圧Ｅが印加され
ず、整流された負の直流電圧が第一の電圧−Ｖ１になる
までの時間と充電回路のコンデンサに充電される電圧が
開閉手段を開状態にするまでの時間を経た後に、電源電
圧Ｅが印加されるようにして電力増幅器に過大電流が流
れることを避け、電力増幅器の破壊を防止できる。
【００２７】また、本発明の電力増幅器の保護回路は、
エミッタが電源側に接続され、コレクタが電力増幅器に
接続されたＰＮＰトランジスタとＰＮＰトランジスタの
ベースにコレクタが接続され、エミッタが接地されたＮ
ＰＮトランジスタとで開閉手段を構成し、ドレインがＮ
ＰＮトランジスタのベースに接続され、ソースが接地さ
てたジャンクションＦＥＴで制御手段を構成し、ＰＮＰ
トランジスタのエミッタとＮＰＮトランジスタのベース
との間に接続された抵抗とＮＰＮトランジスタのベース
とグランドとの間に接続されたコンデンサとによって充
電回路を構成し、ジャンクションＦＥＴのゲートに負の
直流電圧を印加したので、ジャンクションＦＥＴは、電
源の印加時にＰＮＰトランジスタとＮＰＮトランジスタ
とをＯＦＦとさせ、その後に充電回路に充電を開始させ
ることができる。
エミッタが電源側に接続され、コレクタが電力増幅器に
接続されたＰＮＰトランジスタとＰＮＰトランジスタの
ベースにコレクタが接続され、エミッタが接地されたＮ
ＰＮトランジスタとで開閉手段を構成し、ドレインがＮ
ＰＮトランジスタのベースに接続され、ソースが接地さ
てたジャンクションＦＥＴで制御手段を構成し、ＰＮＰ
トランジスタのエミッタとＮＰＮトランジスタのベース
との間に接続された抵抗とＮＰＮトランジスタのベース
とグランドとの間に接続されたコンデンサとによって充
電回路を構成し、ジャンクションＦＥＴのゲートに負の
直流電圧を印加したので、ジャンクションＦＥＴは、電
源の印加時にＰＮＰトランジスタとＮＰＮトランジスタ
とをＯＦＦとさせ、その後に充電回路に充電を開始させ
ることができる。
【００２８】また、本発明の電力増幅器の保護回路は、
負の直流電圧が定常電圧になった後に開閉手段が閉状態
となるように充電回路の前記時定数を設定したので、電
力増幅器に流れる電流が所定の動作電流となる条件が整
ってから電力増幅器に電圧が印加されることになるの
で、電力増幅器には動作電流以上の電流は流れず、電力
増幅器の破壊防止が確実となる。
負の直流電圧が定常電圧になった後に開閉手段が閉状態
となるように充電回路の前記時定数を設定したので、電
力増幅器に流れる電流が所定の動作電流となる条件が整
ってから電力増幅器に電圧が印加されることになるの
で、電力増幅器には動作電流以上の電流は流れず、電力
増幅器の破壊防止が確実となる。
【図１】本発明の電力増幅器の保護回路の構成を示す回
路図である。
路図である。
【図２】本発明の電力増幅器の保護回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図３】従来の電力増幅器の保護回路の構成を示す回路
図である。
図である。
【図４】従来の電力増幅器の保護回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
１ 変調器 ２ ＰＬＬ回路 ２ａ 基準発振器 ２ｂ 電圧制御発振器 ２ｃ クリスタル発振素子 ３ 電力増幅器 ３ａ ドレイン端子 ３ｂ チョークインダクタ ３ｃ ソース端子 ３ｄ ゲート端子 ３ｅ 出力端子 ３ｆ、３ｇ バイアス抵抗 ４ インバータ ５ 整流回路 ５ａ コンデンサ ５ｂ、５ｃ 整流ダイオード ５ｄ 平滑コンデンサ ５ｅ 負荷抵抗 ６ レギュレータ ７ 電源 ８ 電源スイッチ ９ 開閉手段 ９ａ 第一のトランジスタ ９ｂ 第二のトランジスタ １０ ジャンクションＦＥＴ（制御手段） １１ 抵抗 １２ 充電回路 １２ａ 抵抗 １２ｂ コンデンサ
Claims (3)
- 【請求項１】 所定の負のバイアス電圧のもとで所定の
動作電流が流れる電力増幅器と、電源の電圧の印加によ
って整流動作を開始し、前記所定の負のバイアス電圧を
生成するための負の直流電圧を出力する整流回路と、前
記電源と前記電力増幅器との間に接続された開閉手段
と、前記電源の印加時に前記開閉手段を開状態に制御す
る制御手段と、所定の時定数を有する充電回路とを備
え、前記制御手段は、前記負の直流電圧が第一の電圧に
なったときに前記充電回路に充電を開始せしめ、前記充
電回路は、前記充電回路の充電電圧が所定の電圧になっ
たときに前記所定の充電電圧によって前記開閉手段を閉
状態とするようにしたことを特徴とする電力増幅器の保
護回路。 - 【請求項２】 エミッタが前記電源側に接続され、コレ
クタが前記電力増幅器に接続されたＰＮＰ型の第一のト
ランジスタと前記第一のトランジスタのベースにコレク
タが接続され、エミッタが接地されたＮＰＮ型の第二の
トランジスタとで前記開閉手段を構成し、ドレインが前
記第二のトランジスタのベースに接続され、ソースが接
地されたジャンクションＦＥＴで前記制御手段を構成
し、前記第一のトランジスタのエミッタと前記第二のト
ランジスタのベースとの間に接続された抵抗と前記第二
のトランジスタのベースとグランドとの間に接続された
コンデンサとによって前記充電回路を構成し、前記ジャ
ンクションＦＥＴのゲートに前記負の直流電圧を印加し
たことを特徴とする請求項１記載の電力増幅器の保護回
路。 - 【請求項３】 前記負の直流電圧が定常電圧になった後
に前記開閉手段が閉状態となるように前記充電回路の前
記時定数を設定したことを特徴とする請求項１または２
記載の電力増幅器の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10237264A JP2000068756A (ja) | 1998-08-24 | 1998-08-24 | 電力増幅器の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10237264A JP2000068756A (ja) | 1998-08-24 | 1998-08-24 | 電力増幅器の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068756A true JP2000068756A (ja) | 2000-03-03 |
Family
ID=17012833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10237264A Withdrawn JP2000068756A (ja) | 1998-08-24 | 1998-08-24 | 電力増幅器の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068756A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013088635A1 (ja) | 2011-12-15 | 2013-06-20 | パナソニック株式会社 | 高出力電力増幅器 |
| JP2014168225A (ja) * | 2013-01-29 | 2014-09-11 | Tdk Corp | 高周波増幅器 |
| CN109661775A (zh) * | 2016-08-29 | 2019-04-19 | 麦克姆技术解决方案控股有限公司 | 耗尽型晶体管的自偏置和自排序 |
-
1998
- 1998-08-24 JP JP10237264A patent/JP2000068756A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013088635A1 (ja) | 2011-12-15 | 2013-06-20 | パナソニック株式会社 | 高出力電力増幅器 |
| US9214905B2 (en) | 2011-12-15 | 2015-12-15 | Panasonic Intellectual Property Management Co., Ltd. | High output power amplifier |
| JP2014168225A (ja) * | 2013-01-29 | 2014-09-11 | Tdk Corp | 高周波増幅器 |
| CN109661775A (zh) * | 2016-08-29 | 2019-04-19 | 麦克姆技术解决方案控股有限公司 | 耗尽型晶体管的自偏置和自排序 |
| CN109661775B (zh) * | 2016-08-29 | 2023-08-04 | 麦克姆技术解决方案控股有限公司 | 耗尽型晶体管的自偏置和自排序 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |