JP2000067592A - モノリシックに集積化されたセレクタスイッチおよび電気的にプログラミング可能な不揮発性メモリセル装置 - Google Patents
モノリシックに集積化されたセレクタスイッチおよび電気的にプログラミング可能な不揮発性メモリセル装置Info
- Publication number
- JP2000067592A JP2000067592A JP14849699A JP14849699A JP2000067592A JP 2000067592 A JP2000067592 A JP 2000067592A JP 14849699 A JP14849699 A JP 14849699A JP 14849699 A JP14849699 A JP 14849699A JP 2000067592 A JP2000067592 A JP 2000067592A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- comparator
- selector switch
- voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 回路の単純化および動作能力に種々の用途を
結び付けることができる、電気的にプログラミング可能
なメモリセルを含む装置のためにモノリシックに集積化
されたセレクタスイッチを得る。 【解決手段】 それぞれ第１（ＨＶ）および第２（Ｌ
Ｖ）の電圧発生器に結合するために少なくとも第１およ
び第２の入力端子、および出力端子（ＯＵＴ）を有す
る、電気的にプログラミング可能なメモリセル装置のた
めのＣＭＯＳ技術の回路にモノリシックに集積化された
セレクタスイッチ。第１（Ｐ１）および第２（Ｐ２）の
電界効果選択トランジスタは、第１および第２の端子を
介して第１の入力端子と出力端子の間および第２の入力
端子と出力端子の間にそれぞれ接続されている。
結び付けることができる、電気的にプログラミング可能
なメモリセルを含む装置のためにモノリシックに集積化
されたセレクタスイッチを得る。 【解決手段】 それぞれ第１（ＨＶ）および第２（Ｌ
Ｖ）の電圧発生器に結合するために少なくとも第１およ
び第２の入力端子、および出力端子（ＯＵＴ）を有す
る、電気的にプログラミング可能なメモリセル装置のた
めのＣＭＯＳ技術の回路にモノリシックに集積化された
セレクタスイッチ。第１（Ｐ１）および第２（Ｐ２）の
電界効果選択トランジスタは、第１および第２の端子を
介して第１の入力端子と出力端子の間および第２の入力
端子と出力端子の間にそれぞれ接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
のためのハイおよびロー電圧選択回路に関し、特にＣＭ
ＯＳ技術の回路にモノリシックに集積化された高速セレ
クタスイッチに関する。
のためのハイおよびロー電圧選択回路に関し、特にＣＭ
ＯＳ技術の回路にモノリシックに集積化された高速セレ
クタスイッチに関する。
【０００２】
【従来の技術】異なる電圧を集積回路に供給して内部分
配し、これに応じてその動作段階を活性化すべきである
という要求が増大している。例えば、半導体不揮発性記
憶装置（フラッシュ、ＥＰＲＯＭ、Ｅ2ＰＲＯＭメモリ
等）は、装置オペレーションの様々な段階においてワー
ドラインバイアスを行うために異なる内部電圧を必要と
する。ＮＯＲメモリ(NORed memory)に対して、例えば読
取り動作は、供給電圧（Ｖdd＝３Ｖまたは５Ｖ）に等し
い電圧にアドレス制御されたセルのワードラインをバイ
アスすることを含むが、その同一ワードラインは、プロ
グラミング段階の間に適切なより高い電圧（例えばＶpp
＝１２Ｖ）を印加されるべきであり、Ｖddは、装置の外
側から供給される電圧であり、かつＶppは、外側から供
給され、またはＶddから内部で製造される電圧である。
さらにマルチレベルＥＰＲＯＭ記憶装置に対して、読取
り段階中のワードラインバイアス電圧は、供給電圧Ｖdd
（通常３Ｖまたは５Ｖ）より高い値である。実際、確実
に割当てられるべき２を上回る多数のレベルに対して、
セル電流の可能な範囲は、１００ないし１２０μＡの値
に広げなければならず、しかしながらこのような電流値
は、５Ｖないし６Ｖのゲート電圧を利用することによっ
てしか得ることができない。さらに、特定の動作段階
（テストのために活性化される段階等）の間に、選ばれ
たセルのワードラインは、当業者には明らかなように、
ＤＭＡ（ダイレクトメモリアクセス）読取りのために０
〜Ｖppまでの範囲でアナログ電圧にしなければならな
い。
配し、これに応じてその動作段階を活性化すべきである
という要求が増大している。例えば、半導体不揮発性記
憶装置（フラッシュ、ＥＰＲＯＭ、Ｅ2ＰＲＯＭメモリ
等）は、装置オペレーションの様々な段階においてワー
ドラインバイアスを行うために異なる内部電圧を必要と
する。ＮＯＲメモリ(NORed memory)に対して、例えば読
取り動作は、供給電圧（Ｖdd＝３Ｖまたは５Ｖ）に等し
い電圧にアドレス制御されたセルのワードラインをバイ
アスすることを含むが、その同一ワードラインは、プロ
グラミング段階の間に適切なより高い電圧（例えばＶpp
＝１２Ｖ）を印加されるべきであり、Ｖddは、装置の外
側から供給される電圧であり、かつＶppは、外側から供
給され、またはＶddから内部で製造される電圧である。
さらにマルチレベルＥＰＲＯＭ記憶装置に対して、読取
り段階中のワードラインバイアス電圧は、供給電圧Ｖdd
（通常３Ｖまたは５Ｖ）より高い値である。実際、確実
に割当てられるべき２を上回る多数のレベルに対して、
セル電流の可能な範囲は、１００ないし１２０μＡの値
に広げなければならず、しかしながらこのような電流値
は、５Ｖないし６Ｖのゲート電圧を利用することによっ
てしか得ることができない。さらに、特定の動作段階
（テストのために活性化される段階等）の間に、選ばれ
たセルのワードラインは、当業者には明らかなように、
ＤＭＡ（ダイレクトメモリアクセス）読取りのために０
〜Ｖppまでの範囲でアナログ電圧にしなければならな
い。
【０００３】したがって、このような方法で動作すべき
集積回路は、適切な制御信号による制御の下で、いつで
も作業ブロックに適当な電圧をピックアップしかつ分配
するために、内部にセレクタスイッチを設けなければな
らない。
集積回路は、適切な制御信号による制御の下で、いつで
も作業ブロックに適当な電圧をピックアップしかつ分配
するために、内部にセレクタスイッチを設けなければな
らない。
【０００４】特に不揮発性メモリでは、基本的に２つの
電圧が含まれ（以下、ＬＶおよびＨＶと称する）、かつ
セレクタスイッチは、主にワードラインのバイアスに関
連する。この場合、セレクタスイッチは、図面の図１に
示すように、それぞれアドレス制御されたセルが読み出
されるか、またはプログラミングされるかどうかにした
がって、ロー電圧ＬＶとハイ電圧ＨＶの間で最終デコー
ディング段へと電源を切換える。
電圧が含まれ（以下、ＬＶおよびＨＶと称する）、かつ
セレクタスイッチは、主にワードラインのバイアスに関
連する。この場合、セレクタスイッチは、図面の図１に
示すように、それぞれアドレス制御されたセルが読み出
されるか、またはプログラミングされるかどうかにした
がって、ロー電圧ＬＶとハイ電圧ＨＶの間で最終デコー
ディング段へと電源を切換える。
【０００５】電圧降下を含まずにセレクタスイッチに正
の電圧を出力しようとすると、ｐチャネルパストランジ
スタの利用が必須となることは認識できる。ｎウエルＣ
ＭＯＳ技術の場合、セレクタスイッチにおけるｐチャネ
ルトランジスタの利用は、トランジスタのソースおよび
ドレイン領域が、ｐチャネルトランジスタを形成したウ
エルに対して常に逆バイアスされる必要があるため、か
なり多くの問題を引起こす。したがってウエル領域は、
最大電圧値にあるその関連するトランジスタの端子に接
続しなければならない。
の電圧を出力しようとすると、ｐチャネルパストランジ
スタの利用が必須となることは認識できる。ｎウエルＣ
ＭＯＳ技術の場合、セレクタスイッチにおけるｐチャネ
ルトランジスタの利用は、トランジスタのソースおよび
ドレイン領域が、ｐチャネルトランジスタを形成したウ
エルに対して常に逆バイアスされる必要があるため、か
なり多くの問題を引起こす。したがってウエル領域は、
最大電圧値にあるその関連するトランジスタの端子に接
続しなければならない。
【０００６】しかしながら、後でさらに詳細に説明する
ように、活性化されている特定の動作段階に依存してい
るので、セレクタスイッチを構成するｐチャネルトラン
ジスタの最大電圧端子を識別することは、不可能である
ことが多い。この発明は、いつでも回路内に存在する最
大電圧を見付け出しかつそれに対してウエル領域をバイ
アスするために有効な構成によってこの問題を解決しよ
うとするものである。
ように、活性化されている特定の動作段階に依存してい
るので、セレクタスイッチを構成するｐチャネルトラン
ジスタの最大電圧端子を識別することは、不可能である
ことが多い。この発明は、いつでも回路内に存在する最
大電圧を見付け出しかつそれに対してウエル領域をバイ
アスするために有効な構成によってこの問題を解決しよ
うとするものである。
【０００７】セレクタスイッチの第１の簡単な回路図は
図２に示され、この回路は他のものを排除するようにい
ずれかのトランジスタをターンオンするための制御信号
ＰＨによって駆動されるｐチャネルトランジスタを２つ
のみ（Ｐ１およびＰ２）含む。
図２に示され、この回路は他のものを排除するようにい
ずれかのトランジスタをターンオンするための制御信号
ＰＨによって駆動されるｐチャネルトランジスタを２つ
のみ（Ｐ１およびＰ２）含む。
【０００８】しかしながら、Ｐ１のウエル領域とこのト
ランジスタのドレイン領域との間の順方向バイアスが生
じるので、この簡単な方法が、ＨＶ＜ＬＶの利用の可能
性を排除していることは、容易にわかる。
ランジスタのドレイン領域との間の順方向バイアスが生
じるので、この簡単な方法が、ＨＶ＜ＬＶの利用の可能
性を排除していることは、容易にわかる。
【０００９】セレクタスイッチの適当な動作は、ＤＭＡ
テストおよび読出のようなモードにおいて確実に行うこ
とはできないので、このことは、不揮発性記憶装置に課
された重要な制限である。実際に、動作仕様は、通常、
供給電圧Ｖddの値を越えないという単一信号条件で読取
り段階の間のＨＶの値をユーザが任意にセットアップで
きるようにしている。さらに、構造の単純化を考慮する
ことで、直接セレクタスイッチのノードＯＵＴにアクセ
スするためにＨＶ端子を介してＤＭＡモードを実施させ
ることができることを示している。このような動作の間
に、供給される電圧は、０Ｖないし１２Ｖの範囲内の値
をとることができる。
テストおよび読出のようなモードにおいて確実に行うこ
とはできないので、このことは、不揮発性記憶装置に課
された重要な制限である。実際に、動作仕様は、通常、
供給電圧Ｖddの値を越えないという単一信号条件で読取
り段階の間のＨＶの値をユーザが任意にセットアップで
きるようにしている。さらに、構造の単純化を考慮する
ことで、直接セレクタスイッチのノードＯＵＴにアクセ
スするためにＨＶ端子を介してＤＭＡモードを実施させ
ることができることを示している。このような動作の間
に、供給される電圧は、０Ｖないし１２Ｖの範囲内の値
をとることができる。
【００１０】したがって、ＨＶの値は、ＤＭＡテストお
よび読取りモード両方においてＬＶを下回る可能性があ
り、かつこの従来の方法は、あまり使用されなくなる傾
向がある。
よび読取りモード両方においてＬＶを下回る可能性があ
り、かつこの従来の方法は、あまり使用されなくなる傾
向がある。
【００１１】他方、この問題は、３つのトランジスタの
構造について図３に概略的に示すように、３つまたは４
つのトランジスタおよびウエルの固有の相互接続を含
む、より複雑な方式の利用によって解決することができ
る。
構造について図３に概略的に示すように、３つまたは４
つのトランジスタおよびウエルの固有の相互接続を含
む、より複雑な方式の利用によって解決することができ
る。
【００１２】しかし、これらの従来の方法は、ＥＰＲＯ
Ｍタイプの市販の装置に適用した場合、セレクタスイッ
チの（したがってノードＯＵＴにおける電圧の）スイッ
チング速度が主要な考えのパラメータである場合の用途
に利用するためには不適当である。実際、このような回
路構造の利用は、トランジスタＰ１およびＰ３の共通ノ
ードＮの過渡制御の問題を引起こす。このノードは、こ
れと出力端子ＯＵＴとの間の容量負荷が非常に異なるた
め（４０９６列のメモリにおいてほぼ８００ｐＦま
で）、ＬＶからＨＶへ出力ノードＯＵＴをスイッチング
する際（Ｐ１およびＰ３は両方ともターンオン）、出力
ノードよりはるかに高速で電圧ＨＶに向かって展開する
ので、Ｎ領域から形成されたｎ−ｐ接合部およびＰ３の
ウエルは、順方向バイアスになる。
Ｍタイプの市販の装置に適用した場合、セレクタスイッ
チの（したがってノードＯＵＴにおける電圧の）スイッ
チング速度が主要な考えのパラメータである場合の用途
に利用するためには不適当である。実際、このような回
路構造の利用は、トランジスタＰ１およびＰ３の共通ノ
ードＮの過渡制御の問題を引起こす。このノードは、こ
れと出力端子ＯＵＴとの間の容量負荷が非常に異なるた
め（４０９６列のメモリにおいてほぼ８００ｐＦま
で）、ＬＶからＨＶへ出力ノードＯＵＴをスイッチング
する際（Ｐ１およびＰ３は両方ともターンオン）、出力
ノードよりはるかに高速で電圧ＨＶに向かって展開する
ので、Ｎ領域から形成されたｎ−ｐ接合部およびＰ３の
ウエルは、順方向バイアスになる。
【００１３】残念ながら、このバイアス効果を制限する
ために現在研究されている回路構成は、変わることなく
出力ノードにおけるＬＶ／ＨＶスイッチング時間を増加
させる結果になる。この問題の重要度は、不揮発性メモ
リセルのためのプログラムアルゴリズム（プログラムお
よび検証アルゴリズムとも称する）が、プログラミング
されたセルの状態を検証しているとき、選ばれたワード
ラインに対する、等数のロー電圧パルスを規則正しく点
在させた多数のハイ電圧パルスの適用を含むことを考え
ることで理解されよう。
ために現在研究されている回路構成は、変わることなく
出力ノードにおけるＬＶ／ＨＶスイッチング時間を増加
させる結果になる。この問題の重要度は、不揮発性メモ
リセルのためのプログラムアルゴリズム（プログラムお
よび検証アルゴリズムとも称する）が、プログラミング
されたセルの状態を検証しているとき、選ばれたワード
ラインに対する、等数のロー電圧パルスを規則正しく点
在させた多数のハイ電圧パルスの適用を含むことを考え
ることで理解されよう。
【００１４】他方において、ノードＯＵＴのＨＶ対ＬＶ
スイッチングの間に（Ｐ１およびＰ３はターンオフ、Ｐ
２はターンオン）、２つのトランジスタＰ１、Ｐ３を同
時にターンオフすることができないという問題が生じ
る。実際に、ＨＶの値は、それから中間ノードＮにダイ
ナミックに「記憶された」ままであり、一方、出力ノー
ドは、急速にＬＶになり、ここで再びＮ領域とＰ３のウ
エルとの間のｎ−ｐ接合部は、順方向バイアスになる。
スイッチングの間に（Ｐ１およびＰ３はターンオフ、Ｐ
２はターンオン）、２つのトランジスタＰ１、Ｐ３を同
時にターンオフすることができないという問題が生じ
る。実際に、ＨＶの値は、それから中間ノードＮにダイ
ナミックに「記憶された」ままであり、一方、出力ノー
ドは、急速にＬＶになり、ここで再びＮ領域とＰ３のウ
エルとの間のｎ−ｐ接合部は、順方向バイアスになる。
【００１５】したがって、ノードＯＵＴのＨＶ対ＬＶス
イッチング過渡現象の間に、Ｐ１を、最初にターンオフ
し（ノードＮをＨＶから切離すために）、Ｐ３を、その
少し後に（すなわちノードＯＵＴにおける電圧がＬＶの
値に達したとき）ターンオフするようにする。このよう
にしてＮとＯＵＴは、トランジスタＰ３を介して、過渡
現象の間に「等化」され、このまま持続する。
イッチング過渡現象の間に、Ｐ１を、最初にターンオフ
し（ノードＮをＨＶから切離すために）、Ｐ３を、その
少し後に（すなわちノードＯＵＴにおける電圧がＬＶの
値に達したとき）ターンオフするようにする。このよう
にしてＮとＯＵＴは、トランジスタＰ３を介して、過渡
現象の間に「等化」され、このまま持続する。
【００１６】それ故に、制御信号ＰＨおよびＰＨ’の位
相エッジは、重ならない間隔（数μｓ程度）をもたせる
必要があり、それによりスイッチング時間全体に不可避
の遅延が生じる。
相エッジは、重ならない間隔（数μｓ程度）をもたせる
必要があり、それによりスイッチング時間全体に不可避
の遅延が生じる。
【００１７】
【発明が解決しようとする課題】従って、従来の解決策
は、電圧ＨＶとＬＶの間のノードＯＵＴの非常に高速の
（例えば１００〜２００ｎｓ程度）スイッチングを要求
する用途には適さない。
は、電圧ＨＶとＬＶの間のノードＯＵＴの非常に高速の
（例えば１００〜２００ｎｓ程度）スイッチングを要求
する用途には適さない。
【００１８】この発明の基礎となる技術的課題は、回路
の単純化および動作能力に種々の用途を結び付けること
ができる、電気的にプログラミング可能なメモリセルを
含む装置のためにモノリシックに集積化されたセレクタ
スイッチを提供することである。
の単純化および動作能力に種々の用途を結び付けること
ができる、電気的にプログラミング可能なメモリセルを
含む装置のためにモノリシックに集積化されたセレクタ
スイッチを提供することである。
【００１９】
【課題を解決するための手段】この課題は、上記に示
し、本明細書に添付した特許請求の範囲の特徴部分に定
義したようなモノリシックに集積化可能な電圧選択スイ
ッチ即ちセレクタスイッチによって解決される。
し、本明細書に添付した特許請求の範囲の特徴部分に定
義したようなモノリシックに集積化可能な電圧選択スイ
ッチ即ちセレクタスイッチによって解決される。
【００２０】
【発明の実施の形態】この発明による電圧選択スイッチ
の特徴および利点は、添付図面を引用して非制限的な例
によって示されるその実施の形態の以下の説明によって
さらに理解されよう。
の特徴および利点は、添付図面を引用して非制限的な例
によって示されるその実施の形態の以下の説明によって
さらに理解されよう。
【００２１】この発明による電圧選択スイッチは、マル
チトランジスタ構造によって与えられる融通性（versat
ility）と２つのトランジスタセレクタスイッチの構造
および動作の単純性を結び付けている。実際に、適当な
ウエルバイアスの問題を解決しているが、トランジスタ
を２つしか含まない構造により、中間ノード制御の問題
は、そのようなノードが存在しないため生じず、かつセ
レクタスイッチのスイッチング速度に関して大いに有利
である。
チトランジスタ構造によって与えられる融通性（versat
ility）と２つのトランジスタセレクタスイッチの構造
および動作の単純性を結び付けている。実際に、適当な
ウエルバイアスの問題を解決しているが、トランジスタ
を２つしか含まない構造により、中間ノード制御の問題
は、そのようなノードが存在しないため生じず、かつセ
レクタスイッチのスイッチング速度に関して大いに有利
である。
【００２２】図４に示すように、この発明によるセレク
タスイッチは、パストランジスタとして利用される（お
よび固有のＨＶ／ＬＶセレクタスイッチを形成する）２
つのトランジスタＰ１およびＰ２、および２つの瞬時電
圧ＨＶおよびＬＶの高い方にいつでもトランジスタウエ
ル（共にノードＢＯＤＹに接続された）をバイアスする
ことができるＷＢＣ（ウエルバイアス回路）を備える。
タスイッチは、パストランジスタとして利用される（お
よび固有のＨＶ／ＬＶセレクタスイッチを形成する）２
つのトランジスタＰ１およびＰ２、および２つの瞬時電
圧ＨＶおよびＬＶの高い方にいつでもトランジスタウエ
ル（共にノードＢＯＤＹに接続された）をバイアスする
ことができるＷＢＣ（ウエルバイアス回路）を備える。
【００２３】トランジスタＰ１およびＰ２は、制御信号
ＰＨおよび／ＰＨによって重ならない位相で導通するよ
うになっている。この発明の解決策は、同様に２レベル
またはマルチレベルＥＰＲＯＭ記憶装置に適用すること
ができる。以下の表は、異なる動作モードにおいて可能
な電圧値を示している。
ＰＨおよび／ＰＨによって重ならない位相で導通するよ
うになっている。この発明の解決策は、同様に２レベル
またはマルチレベルＥＰＲＯＭ記憶装置に適用すること
ができる。以下の表は、異なる動作モードにおいて可能
な電圧値を示している。
【００２４】
【表１】
【００２５】
【表２】
【００２６】マルチレベル用途に対して提案された解決
策は、プログラムモードにおいて、系統的に変化する電
圧にウエルをバイアスすることである。それぞれの動作
段階におけるトランジスタＰ１およびＰ２の適当なター
ンオンおよびターンオフを確実にするために、ＰＨおよ
び否定ＰＨ位相の発生器は、いつでも電圧ＨＶおよびＬ
Ｖの高い方を供給されることを必要とし、かつそれ故に
ノードＢＯＤＹを介して電源供給されなければならな
い。
策は、プログラムモードにおいて、系統的に変化する電
圧にウエルをバイアスすることである。それぞれの動作
段階におけるトランジスタＰ１およびＰ２の適当なター
ンオンおよびターンオフを確実にするために、ＰＨおよ
び否定ＰＨ位相の発生器は、いつでも電圧ＨＶおよびＬ
Ｖの高い方を供給されることを必要とし、かつそれ故に
ノードＢＯＤＹを介して電源供給されなければならな
い。
【００２７】実際、最適な解決策は、いつでもプログラ
ム電圧でありかつＨＶを供給する電圧ＨＶ”を検出する
ことである。電圧ＨＶ”の値は、動作のモードとともに
変化する。プログラムモードにおいて、Ｖpp＝１２Ｖと
してもよく、かつ読取りモード（これは装置のユーザが
利用できるようになる）において、０ＶとＶddの間のど
こかにあってもよい。
ム電圧でありかつＨＶを供給する電圧ＨＶ”を検出する
ことである。電圧ＨＶ”の値は、動作のモードとともに
変化する。プログラムモードにおいて、Ｖpp＝１２Ｖと
してもよく、かつ読取りモード（これは装置のユーザが
利用できるようになる）において、０ＶとＶddの間のど
こかにあってもよい。
【００２８】したがって、トランジスタＰ１は、電圧Ｈ
Ｖのラインに接続することができ、一方ウエルバイアス
回路ＷＢＣのブロックは、直接ハイ電圧端子ＨＶ”に接
続されている（ここには実際にＰ１も間接的に接続され
ている）。２レベル用途において、ＨＶおよびＨＶ”
は、明らかに同じである。
Ｖのラインに接続することができ、一方ウエルバイアス
回路ＷＢＣのブロックは、直接ハイ電圧端子ＨＶ”に接
続されている（ここには実際にＰ１も間接的に接続され
ている）。２レベル用途において、ＨＶおよびＨＶ”
は、明らかに同じである。
【００２９】図５に示したこの発明の実施の形態におい
て、バイアス回路ブロックは、非反転入力端子（＋）、
反転入力端子（−）および出力端子を有する比較器ＣＯ
ＭＰを含んでいる。
て、バイアス回路ブロックは、非反転入力端子（＋）、
反転入力端子（−）および出力端子を有する比較器ＣＯ
ＭＰを含んでいる。
【００３０】第３および第４の電界効果トランジスタＰ
３、Ｐ４は、比較器ＣＯＭＰの出力端子に接続されたそ
れぞれの制御端子を有し、第３のトランジスタＰ３の制
御端子は、インバータ回路ＩＮＶを介して比較器ＣＯＭ
Ｐの出力端子に接続されている。
３、Ｐ４は、比較器ＣＯＭＰの出力端子に接続されたそ
れぞれの制御端子を有し、第３のトランジスタＰ３の制
御端子は、インバータ回路ＩＮＶを介して比較器ＣＯＭ
Ｐの出力端子に接続されている。
【００３１】さらに、バイアス回路ブロックは、入力回
路ブロックＩＮ＿ＣＯＭＰを含み、それにより比較器Ｃ
ＯＭＰの非反転入力端子は、第１の電圧発生器ＨＶ”に
結合されている。
路ブロックＩＮ＿ＣＯＭＰを含み、それにより比較器Ｃ
ＯＭＰの非反転入力端子は、第１の電圧発生器ＨＶ”に
結合されている。
【００３２】第３および第４のトランジスタＰ３、Ｐ４
は、また比較器の電源端子もこれに接続された前記入力
回路ブロックＩＮ＿ＣＯＭＰと、比較器の反転（−）入
力端子がこれに接続された第２の電圧発生器ＬＶとの間
において、それぞれ第１および第２の端子を介して共に
直列接続されている。これらのトランジスタは、ボディ
回路ノードＢＯＤＹにおいて共に接続されている。
は、また比較器の電源端子もこれに接続された前記入力
回路ブロックＩＮ＿ＣＯＭＰと、比較器の反転（−）入
力端子がこれに接続された第２の電圧発生器ＬＶとの間
において、それぞれ第１および第２の端子を介して共に
直列接続されている。これらのトランジスタは、ボディ
回路ノードＢＯＤＹにおいて共に接続されている。
【００３３】図６に示すように、入力回路ブロックＩＮ
＿ＣＯＭＰは、相補型の第５および第６の電界効果トラ
ンジスタＰ５、Ｐ６を含み、これらのトランジスタは、
セレクタスイッチが集積化された回路の電源ラインＶdd
とグランドＧＮＤとの間において、それぞれ第１および
第２の端子を介して互いに直列に接続されている。これ
らは、第５のトランジスタＰ５と第６のトランジスタＰ
６との間において直列に、リンク回路ノードに接続され
たそれぞれの制御端子を有する。
＿ＣＯＭＰは、相補型の第５および第６の電界効果トラ
ンジスタＰ５、Ｐ６を含み、これらのトランジスタは、
セレクタスイッチが集積化された回路の電源ラインＶdd
とグランドＧＮＤとの間において、それぞれ第１および
第２の端子を介して互いに直列に接続されている。これ
らは、第５のトランジスタＰ５と第６のトランジスタＰ
６との間において直列に、リンク回路ノードに接続され
たそれぞれの制御端子を有する。
【００３４】相補型の第７および第８の電界効果トラン
ジスタＰ７、Ｐ８は、電圧発生器ＨＶ”とグランドＧＮ
Ｄとの間において、それぞれ第１および第２の端子を介
して互いに直列に接続されている。これらは、直列リン
ク回路ノードに接続されたそれぞれの制御端子を有し、
かつ入力回路ブロックの出力ノードを形成する回路ノー
ドにおいて、互いに直列に接続されている。
ジスタＰ７、Ｐ８は、電圧発生器ＨＶ”とグランドＧＮ
Ｄとの間において、それぞれ第１および第２の端子を介
して互いに直列に接続されている。これらは、直列リン
ク回路ノードに接続されたそれぞれの制御端子を有し、
かつ入力回路ブロックの出力ノードを形成する回路ノー
ドにおいて、互いに直列に接続されている。
【００３５】入力回路ブロックのこの出力ノードは、直
接比較器の非反転入力端子（＋）に、かつ電圧セットア
ップインタフェースＥＬＥＶＡＴＯＲを介して、比較器
の電源端子に接続されている。電圧セットアップ回路の
構造は、当業者の能力の範囲内にある。抵抗要素Ｒ１０
は、第１の電圧発生器ＨＶ”と第３のトランジスタＰ３
との間に接続されている。
接比較器の非反転入力端子（＋）に、かつ電圧セットア
ップインタフェースＥＬＥＶＡＴＯＲを介して、比較器
の電源端子に接続されている。電圧セットアップ回路の
構造は、当業者の能力の範囲内にある。抵抗要素Ｒ１０
は、第１の電圧発生器ＨＶ”と第３のトランジスタＰ３
との間に接続されている。
【００３６】比較器ＣＯＭＰは、その非反転入力端子に
接続された回路ブロックＩＮ＿ＣＯＭＰによって、電圧
ＨＶ”≦Ｖddが存在するときに論理ゼロ（読取りモード
におけるように）を出力することができるか、さもなけ
ればＨＶ”と同じ値（プログラムモードにおけるよう
に）を出力することができる。
接続された回路ブロックＩＮ＿ＣＯＭＰによって、電圧
ＨＶ”≦Ｖddが存在するときに論理ゼロ（読取りモード
におけるように）を出力することができるか、さもなけ
ればＨＶ”と同じ値（プログラムモードにおけるよう
に）を出力することができる。
【００３７】この解決策は、比較器が、ターンオフする
（電力消費に関する付随する利点を有する）ことを確実
にする。なぜならこれは、比較器への供給を、その動作
が不要であるあらゆる段階（読取りおよびテストモー
ド）においてキャンセルすることを強制するからであ
る。実際、ウエルバイアスのための電圧は、常にＬＶで
あり、かつこの電圧の選択は、ターンオフした比較器に
より出力端子に存在する論理ゼロ値によって確実にされ
る。
（電力消費に関する付随する利点を有する）ことを確実
にする。なぜならこれは、比較器への供給を、その動作
が不要であるあらゆる段階（読取りおよびテストモー
ド）においてキャンセルすることを強制するからであ
る。実際、ウエルバイアスのための電圧は、常にＬＶで
あり、かつこの電圧の選択は、ターンオフした比較器に
より出力端子に存在する論理ゼロ値によって確実にされ
る。
【００３８】ＨＶ”がＬＶの値に達しかつこれを越える
時間（この時、ウエルノードＢＯＤＹを電圧の上昇する
ものに接続するために、ウエルバイアス回路ＷＢＣが理
論的にトランジスタＰ５をターンオフし、Ｐ４をターン
オンする）は、プログラムモード動作に入るための比較
器の活性化に先行されるべきである。実際、この過渡現
象の検出におけるあらゆる遅延は、ＨＶ”に接続される
ソース拡散に対してウエルが順方向バイアスされる結果
となり、電圧ＨＶ”の変化速度が高いほどより一層この
ようになる。
時間（この時、ウエルノードＢＯＤＹを電圧の上昇する
ものに接続するために、ウエルバイアス回路ＷＢＣが理
論的にトランジスタＰ５をターンオフし、Ｐ４をターン
オンする）は、プログラムモード動作に入るための比較
器の活性化に先行されるべきである。実際、この過渡現
象の検出におけるあらゆる遅延は、ＨＶ”に接続される
ソース拡散に対してウエルが順方向バイアスされる結果
となり、電圧ＨＶ”の変化速度が高いほどより一層この
ようになる。
【００３９】ＷＢＣは、入力対出力伝達における遅延を
不可避的に導き、したがって比較器の活性化は、実質的
にＬＶに関するＨＶ”の交差時間に先行して行なわれる
ことになる。このことは、比較器への入力ブロックによ
って提供され、ＩＮ＿ＣＯＭＰは、ＨＶ”がＶddに追付
くとすぐに（すなわちＶdd＝３Ｖまたは５Ｖである場
合、依然としてＬＶの値より小さいままである間）、Ｈ
Ｖ”と同じ電圧を出力する。
不可避的に導き、したがって比較器の活性化は、実質的
にＬＶに関するＨＶ”の交差時間に先行して行なわれる
ことになる。このことは、比較器への入力ブロックによ
って提供され、ＩＮ＿ＣＯＭＰは、ＨＶ”がＶddに追付
くとすぐに（すなわちＶdd＝３Ｖまたは５Ｖである場
合、依然としてＬＶの値より小さいままである間）、Ｈ
Ｖ”と同じ電圧を出力する。
【００４０】論理的な立場から、比較器への電源（Ｖ
alcomp）、比較器の非反転入力（Ｖ+）への供給および
ウエルバイアスのためのハイ電圧（ＨＶloc）は、プロ
グラムモードへの過渡現象の間の１つの信号であるべき
であるが、物理的な立場からは、図６に示すように、明
確に分離した３つの電圧を有することが当を得ている。
alcomp）、比較器の非反転入力（Ｖ+）への供給および
ウエルバイアスのためのハイ電圧（ＨＶloc）は、プロ
グラムモードへの過渡現象の間の１つの信号であるべき
であるが、物理的な立場からは、図６に示すように、明
確に分離した３つの電圧を有することが当を得ている。
【００４１】ブロックＩＮ＿ＣＯＭＰは、３つの出力端
子を有し、これらは、専らそれぞれ異なる信号を発生
し、１つの出力端子は、比較器入力信号（Ｖ+）に関
し、別のものは、比較器の電源（Ｖalcomp）に、かつ第
３のものは、ウエルのバイアスに利用される局部ＨＶ信
号（ＨＶloc）に関する。
子を有し、これらは、専らそれぞれ異なる信号を発生
し、１つの出力端子は、比較器入力信号（Ｖ+）に関
し、別のものは、比較器の電源（Ｖalcomp）に、かつ第
３のものは、ウエルのバイアスに利用される局部ＨＶ信
号（ＨＶloc）に関する。
【００４２】このように読取りモードからプログラムモ
ードへの過渡現象の初期の段階の間に（すなわちＨＶ”
が上昇し始めるが、まだＬＶに達していないとき）、３
つの信号は、一致するが、ＨＶ”がＬＶに交差する際に
異なるようになる。特に比較器の非反転入力Ｖ+は、Ｌ
Ｖの範囲内においてどのような遅延も受けることなく
（比較器入力のアンバランスに関して、したがって比較
器のスイッチング速度に関して実質的に利点を有す
る）、１２Ｖの定常状態値に向かって変化する（ＨＶ”
に追従）。それに反して局部のＨＶlocは、トリガ電圧
ＬＶの実際の範囲内においてかなり減速し、可能なウエ
ル／拡散順方向バイアスに限定するという点で実質的な
利点を有する。加えてＨＶlocは、その定常状態におい
て、比較器の電流引き出しから電圧降下を受けない。な
ぜならこの電流は、独立した区間（区間Ｖalcomp）から
供給されるからである。
ードへの過渡現象の初期の段階の間に（すなわちＨＶ”
が上昇し始めるが、まだＬＶに達していないとき）、３
つの信号は、一致するが、ＨＶ”がＬＶに交差する際に
異なるようになる。特に比較器の非反転入力Ｖ+は、Ｌ
Ｖの範囲内においてどのような遅延も受けることなく
（比較器入力のアンバランスに関して、したがって比較
器のスイッチング速度に関して実質的に利点を有す
る）、１２Ｖの定常状態値に向かって変化する（ＨＶ”
に追従）。それに反して局部のＨＶlocは、トリガ電圧
ＬＶの実際の範囲内においてかなり減速し、可能なウエ
ル／拡散順方向バイアスに限定するという点で実質的な
利点を有する。加えてＨＶlocは、その定常状態におい
て、比較器の電流引き出しから電圧降下を受けない。な
ぜならこの電流は、独立した区間（区間Ｖalcomp）から
供給されるからである。
【００４３】要約すれば、この発明は、セレクタスイッ
チのスイッチング速度が高い（３つまたは４つのトラン
ジスタを有する従来の構成の数μｓに対して、１００ｎ
ｓ程度のノードＯＵＴにおけるスイッチング時間）とい
う点で重要な利点を有する。
チのスイッチング速度が高い（３つまたは４つのトラン
ジスタを有する従来の構成の数μｓに対して、１００ｎ
ｓ程度のノードＯＵＴにおけるスイッチング時間）とい
う点で重要な利点を有する。
【００４４】セレクタスイッチ自体の簡単な構造は、パ
ストランジスタを２つのみ利用することによって提供さ
れるため、中間ノードの必要性が無くなり、その過渡現
象制御によりセレクタスイッチのスイッチング速度を不
可避的にさらに遅くする。
ストランジスタを２つのみ利用することによって提供さ
れるため、中間ノードの必要性が無くなり、その過渡現
象制御によりセレクタスイッチのスイッチング速度を不
可避的にさらに遅くする。
【００４５】２レベルたはマルチレベル不揮発性記憶装
置に対して、高速スイッチング速度の結果、アドレスさ
れるワードラインの連続的ＨＶ／ＬＶおよびＬＶ／ＨＶ
スイッチングを含むプログラミングを考慮して（プログ
ラムおよび検証技術によって）、プログラミング時間が
大幅に減少することになる。
置に対して、高速スイッチング速度の結果、アドレスさ
れるワードラインの連続的ＨＶ／ＬＶおよびＬＶ／ＨＶ
スイッチングを含むプログラミングを考慮して（プログ
ラムおよび検証技術によって）、プログラミング時間が
大幅に減少することになる。
【００４６】特許請求の範囲内において、この発明に変
形および変更を行なうことができる。例えば、第２の高
速に導通する経路は、抵抗要素Ｒ１０に並列に加えるこ
とができ、これは、ＬＶが交差する時間から遅れて活性
化される。このように過渡的なＲＣ時定数（Ｒ１０によ
り設定されるような）は、定常状態においてＨＶlocに
よって示されるインピーダンス（第２の経路によって設
定されるような）と全く無関係である。
形および変更を行なうことができる。例えば、第２の高
速に導通する経路は、抵抗要素Ｒ１０に並列に加えるこ
とができ、これは、ＬＶが交差する時間から遅れて活性
化される。このように過渡的なＲＣ時定数（Ｒ１０によ
り設定されるような）は、定常状態においてＨＶlocに
よって示されるインピーダンス（第２の経路によって設
定されるような）と全く無関係である。
【図１】 最終デコーディング段のための電圧選択スイ
ッチを含む記憶装置のための回路構成を示す図である。
ッチを含む記憶装置のための回路構成を示す図である。
【図２】 ＣＭＯＳ技術による実施に適した従来の電圧
選択スイッチの回路図である。
選択スイッチの回路図である。
【図３】 ＣＭＯＳ技術による実施にした従来の電圧選
択スイッチの回路図である。
択スイッチの回路図である。
【図４】 この発明による電圧選択スイッチの回路図で
ある。
ある。
【図５】 マルチレベル記憶装置における実施に適した
この発明による電圧選択スイッチの主要素を一部ブロッ
ク形で示す回路図である。
この発明による電圧選択スイッチの主要素を一部ブロッ
ク形で示す回路図である。
【図６】 マルチレベル記憶装置における実施に適した
この発明による電圧選択スイッチの主要素を一部ブロッ
ク形で示す回路図である。
この発明による電圧選択スイッチの主要素を一部ブロッ
ク形で示す回路図である。
ＷＢＣ ウエルバイアス回路、 Ｐ１〜Ｐ８ 電界効果
トランジスタ、 ＣＯＭＰ 比較器、 ＩＮ＿ＣＯＭＰ
入力回路ブロック、 ＩＮＶ インバータ回路、 Ｅ
ＬＥＶＡＴＯＲ 電圧セットアップインタフェース回
路、 ＨＶ 第１の電圧発生器、 ＬＶ 第２の電圧発
生器、 Ｒ１０ 抵抗要素。
トランジスタ、 ＣＯＭＰ 比較器、 ＩＮ＿ＣＯＭＰ
入力回路ブロック、 ＩＮＶ インバータ回路、 Ｅ
ＬＥＶＡＴＯＲ 電圧セットアップインタフェース回
路、 ＨＶ 第１の電圧発生器、 ＬＶ 第２の電圧発
生器、 Ｒ１０ 抵抗要素。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 アンドレア・ピエリン イタリア国、20074 グラッフィニャーナ、 ヴィア・サンタンジェロ 31 (72)発明者 グイドー・トレッリ イタリア国、27016 サンタレッシオ・コ ン・ヴィアローネ、ヴィア・カドルナ ４
Claims (5)
- 【請求項１】 電気的にプログラミング可能なメモリセ
ル装置のためのＣＭＯＳ技術の回路にモノリシックに集
積化されたセレクタスイッチであって、 それぞれ第１（ＨＶ）および第２（ＬＶ）の電圧発生器
に結合するための少なくとも第１および第２の入力端
子、および出力端子（ＯＵＴ）と、 第１および第２の端子を介して前記第１の入力端子と前
記出力端子の間および前記第２の入力端子と前記出力端
子の間にそれぞれ接続された第１（Ｐ１）および第２
（Ｐ２）の電界効果選択トランジスタとを備え、前記ト
ランジスタは、制御端子を介して重ならない位相で駆動
され、かつバイアス回路ブロック（ＷＢＣ）を介して前
記第１および第２の電圧発生器に結合されたボディ回路
ノード（ＢＯＤＹ）に接続されたボディ端子を有し、前
記バイアス回路ブロックは前記第１および第２の発生器
によって発生される瞬時電圧の高い方に前記ノードをバ
イアスするように動作するモノリシックに集積化された
セレクタスイッチ。 - 【請求項２】 前記バイアス回路ブロックは、非反転入
力端子（＋）、反転入力端子（−）および出力端子を有
する比較器（ＣＯＭＰ）と、前記比較器の出力端子に接
続されたそれぞれの制御端子を有する第３（Ｐ３）およ
び第４（Ｐ４）の電界効果トランジスタと、入力回路ブ
ロック（ＩＮ＿ＣＯＭＰ）とを含み、前記第３のトラン
ジスタ（Ｐ３）の制御端子はインバータ回路（ＩＮＶ）
を介して前記比較器の出力端子に接続され、前記比較器
の非反転入力端子は前記入力回路ブロック（ＩＮ＿ＣＯ
ＭＰ）を介して前記第１の電圧発生器（ＨＶ，ＨＶ”）
に結合され、前記比較器の電源端子も接続された前記入
力回路ブロック（ＩＮ＿ＣＯＭＰ）と、前記比較器の反
転入力端子（−）が接続された前記第２の電圧発生器
（ＬＶ）との間に、それぞれ第１および第２の端子を介
して第３（Ｐ３）および第４（Ｐ４）のトランジスタが
互いに直列に接続されており、これらのトランジスタ
が、共に前記ボディ回路ノードに接続されていることを
特徴とする請求項１記載のセレクタスイッチ。 - 【請求項３】 前記入力回路ブロックは、電源ライン
（Ｖdd）とセレクタスイッチが集積化された回路のグラ
ンド（ＧＮＤ）との間にそれぞれ第１および第２の端子
を介して互いに直列み接続された相補型の第５（Ｐ５）
および第６（Ｐ６）の電界効果トランジスタを含み、こ
れらの電界効果トランジスタは該第５（Ｐ５）および第
６（Ｐ６）の電界効果トランジスタの間に直列にリンク
回路ノードに接続された制御端子をそれぞれ有し、更に
前記第１の電圧発生器（ＨＶ”）とグランド（ＧＮＤ）
との間にそれぞれ第１および第２の端子を介して互いに
直列に接続され、かつ前記リンク回路ノードに直列に接
続されたそれぞれの制御端子を有する相補型の第７（Ｐ
７）および第８（Ｐ８）の電界効果トランジスタを含
み、前記第７および第８の電界効果トランジスタは、前
記入力回路ブロックの出力ノードを形成する回路ノード
に互いに直列に接続されていることを特徴とする請求項
２記載のモノリシックに集積化されたセレクタスイッ
チ。 - 【請求項４】 前記入力回路ブロックの出力ノードは、
前記比較器の非反転端子（−）に直接、および電圧セッ
トアップインタフェース回路（ＥＬＥＶＡＴＯＲ）を介
して前記比較器の電源端子に接続されており、かつ前記
第１の電圧発生器（ＨＶ”）と前記第３のトランジスタ
（Ｐ３）との間に接続された抵抗要素（Ｒ１０）を含む
ことを特徴とする請求項３記載のモノリシックに集積化
されたセレクタスイッチ。 - 【請求項５】 先行する請求項のいずれかに記載の少な
くとも１つの電圧セレクタスイッチを含むことを特徴と
する電気的にプログラミング可能な不揮発性メモリセル
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830332.7 | 1998-05-29 | ||
| EP98830332A EP0961288B1 (en) | 1998-05-29 | 1998-05-29 | Monolithically integrated selector for electrically programmable memory cells devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000067592A true JP2000067592A (ja) | 2000-03-03 |
Family
ID=8236668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14849699A Pending JP2000067592A (ja) | 1998-05-29 | 1999-05-27 | モノリシックに集積化されたセレクタスイッチおよび電気的にプログラミング可能な不揮発性メモリセル装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6242971B1 (ja) |
| EP (1) | EP0961288B1 (ja) |
| JP (1) | JP2000067592A (ja) |
| DE (1) | DE69823982D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1143454B1 (en) * | 2000-03-29 | 2008-05-28 | STMicroelectronics S.r.l. | Voltage selector for nonvolatile memory |
| US6621745B1 (en) * | 2002-06-18 | 2003-09-16 | Atmel Corporation | Row decoder circuit for use in programming a memory device |
| JP2004235499A (ja) * | 2003-01-31 | 2004-08-19 | Toshiba Corp | 半導体装置 |
| US6847249B1 (en) * | 2003-10-09 | 2005-01-25 | Analog Devices, Inc. | Highest available voltage selector circuit |
| KR100564033B1 (ko) * | 2003-12-05 | 2006-03-23 | 삼성전자주식회사 | 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법 |
| JP4143054B2 (ja) * | 2004-08-19 | 2008-09-03 | 株式会社東芝 | 電圧生成回路 |
| JP4863844B2 (ja) * | 2006-11-08 | 2012-01-25 | セイコーインスツル株式会社 | 電圧切替回路 |
| US7536357B2 (en) * | 2007-02-13 | 2009-05-19 | International Business Machines Corporation | Methodologies and analytics tools for identifying potential licensee markets |
| US8129862B2 (en) * | 2009-10-23 | 2012-03-06 | Analog Devices, Inc. | Scalable highest available voltage selector circuit |
| TWI459188B (zh) * | 2012-03-09 | 2014-11-01 | Phison Electronics Corp | 具智慧卡功能的記憶卡及其電源控制方法與電源控制電路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617473A (en) * | 1984-01-03 | 1986-10-14 | Intersil, Inc. | CMOS backup power switching circuit |
| IT1232973B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| JP2733796B2 (ja) * | 1990-02-13 | 1998-03-30 | セイコーインスツルメンツ株式会社 | スイッチ回路 |
| US5157280A (en) * | 1991-02-13 | 1992-10-20 | Texas Instruments Incorporated | Switch for selectively coupling a power supply to a power bus |
| US5517153A (en) * | 1995-06-07 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Power supply isolation and switching circuit |
-
1998
- 1998-05-29 DE DE69823982T patent/DE69823982D1/de not_active Expired - Fee Related
- 1998-05-29 EP EP98830332A patent/EP0961288B1/en not_active Expired - Lifetime
-
1999
- 1999-05-27 JP JP14849699A patent/JP2000067592A/ja active Pending
- 1999-05-28 US US09/321,961 patent/US6242971B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6242971B1 (en) | 2001-06-05 |
| EP0961288B1 (en) | 2004-05-19 |
| DE69823982D1 (de) | 2004-06-24 |
| EP0961288A1 (en) | 1999-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373324B2 (en) | Voltage blocking method and apparatus for a charge pump with diode connected pull-up and pull-down on boot nodes | |
| US7800930B1 (en) | Precharge circuits and methods for content addressable memory (CAM) and related devices | |
| JPH11512864A (ja) | 可変ステージ・チャージ・ポンプ | |
| US6545917B2 (en) | Circuit for clamping word-line voltage | |
| JPH0810822B2 (ja) | 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路 | |
| CA2201853A1 (en) | High voltage level shifter for switching high voltage in non-volatile memory integrated circuits | |
| JP2000067592A (ja) | モノリシックに集積化されたセレクタスイッチおよび電気的にプログラミング可能な不揮発性メモリセル装置 | |
| US5723985A (en) | Clocked high voltage switch | |
| US7667519B2 (en) | Biasing circuit for pass transistor for voltage level translator circuit | |
| JPH03196208A (ja) | パワー・ブースト・システムを備えた電圧レギュレータ装置 | |
| US20180188763A1 (en) | Analog boost circuit for fast recovery of mirrored current | |
| US5003511A (en) | Voltage supply switching device for nonvolatile memories in MOS technology | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| US20030048670A1 (en) | Output buffer for a nonvolatile memory with output signal switching noise reduction, and nonvolatile memory comprising the same | |
| EP1041705A2 (en) | Charge pump circuit | |
| JPS5994925A (ja) | 電気制御装置用の集積化パワ−オン・リセツト回路 | |
| US20030059997A1 (en) | Output buffer for a nonvolatile memory with optimized slew-rate control | |
| US7463061B1 (en) | Apparatus and method for reducing leakage of unused buffers in an integrated circuit | |
| JPH03162011A (ja) | 電流制限出力ドライバ | |
| US8861303B2 (en) | Circuit and method for address transition detection | |
| US6268762B1 (en) | Output stage for a charge pump and a charge pump made thereby | |
| US7012456B1 (en) | Circuit and method for discharging high voltage signals | |
| US11563373B2 (en) | Circuit and method for controlled discharge of a high (positive or negative) voltage charge pump | |
| JPS63263693A (ja) | デコ−ダ回路 | |
| JPS62123827A (ja) | 半導体集積回路における出力回路 |