JP2000057105A - マルチホストシステムおよびホストコンピュータ間命令制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ホストコンヒ゜ュータを構成するCPUの負荷を減少させ、
ホストコンヒ゜ュータの処理能力を低下させずに同期が必要な命令
の処理状態が確認できるマルチホストシステムの提供。 【解決手段】 ホストコンヒ゜ュータ1は、ホスト間接続装置2、CPU4お
よびCPU5が共通バス3で相互に接続され構成されている。
ホスト間接続装置2は、ホストコンヒ゜ュータ1内では共通バス3を通しC
PU4とCPU5に接続され、ホストコンヒ゜ュータ6に対してホストコンヒ゜ュータ6
内のホスト間接続装置7と接続されている。ホスト間接続装置2
は、CPU4とCPU5からの命令を受け、ホストコンヒ゜ュータ6へ命令の
発行が必要か否かを判断し必要な場合のみホストコンヒ゜ュータ6
に命令を発行する。ホスト間接続装置2は、逆にホストコンヒ゜ュータ6
からの命令を受け付け、共通バス3を通してCPU4とCPU5と
に対し命令を発行する。ホストコンヒ゜ュータ6内のホスト間接続装置7
も、ホスト間接続装置2と同一な構成であり、説明を省略す
る。ホスト間接続装置7は、ホストコンヒ゜ュータ1の命令を受け、共通バ
ス8を通してCPU9とCPU10とに対してこの命令を発行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のホストコン
ピュータが相互に接続されたマルチホストシステムに係
わるものである。

【０００２】

【従来の技術】従来、ホストコンピュータが相互に接続
されたマルチホストシステムにおいて、データ更新命令
および通信関連の命令などの同期保証が必要な同期対象
命令に対して、この同期対象命令を発効するホストコン
ピュータは、マルチホストシステムを構成する全ホスト
の全ＣＰＵに対して同期保証命令を発行し、先行する同
期対象命令の有無のチェックを行っている。

【０００３】

【発明が解決しようとする課題】ここで、従来のマルチ
ホストシステム間において用いられるホスト間接続装置
を図９を用いて説明する。図９は従来のホスト間接続装
置１００のブロック図である。この図において、ホスト
内命令受信回路３１は、ホストコンピュータ内の図示し
ないＣＰＵの発行した命令を共通バス３を介して入力す
る。

【０００４】そして、ホスト内命令受信回路３１は、入
力される命令をホスト間命令送信回路３２へ出力する。
これにより、ホスト間命令送信回路３２は、ホスト間命
令送信判別回路３４からの命令の発行指示を受け取る
と、ホスト間バスＨＢを介して他ホストコンピュータに
対して指示された命令を発効する。

【０００５】また、ホスト内命令受信回路３１は、図示
しないＣＰＵから入力された信号が受け付けられないこ
とを検出すると制御信号をキャンセル出力回路３６へ出
力する。これにより、キャンセル出力回路３６は、ホス
ト内命令受信回路３１が図示しないＣＰＵからの命令を
受け付けられない状態であることを検出する。そして、
キャンセル出力回路３６は、命令を再送出させるキャン
セル信号を図示しないＣＰＵへ出力する。

【０００６】これにより、キャンセル入力回路３７は、
図示しないＣＰＵがキャンセル出力回路３６からのキャ
ンセル信号に対して出力する受付信号を共通バス３を介
して入力する。そして、キャンセル入力回路３７は、入
力される受付信号に基づきホスト内命令受信回路３１の
命令を消去する。

【０００７】ホスト間命令送信判別回路３４は、ホスト
内命令受信回路３１から図示しないＣＰＵからの命令が
入力される。そして、ホスト間命令送信判別回路３４
は、入力された命令がリード／ライト命令である場合、
データ情報ＴＡＧ（タグ）３５内に保持されている情報
を参照して他のホストコンピュータに対して命令を発効
する必要があるか否かの判定を行う。一方、ホスト間命
令送信判別回路３４は、入力された命令が同期保証命令
である場合、入力された命令を無条件にホスト間命令送
信回路３２へ出力する。

【０００８】データ情報ＴＡＧ３５は、自ホストコンピ
ュータ内のメモリに対する情報のみを保持する。すなわ
ち、データ情報ＴＡＧ３５は、メモリ内の各データに対
して他のホストコンピュータにおける各ＣＰＵ内のキャ
ッシュメモリにおいて前記メモリ内のデータがどのよう
な状態で保持されているかを記憶するタグである。ここ
で、 データ情報ＴＡＧ３５には、前記メモリにおける
アドレス値と状態値とが記憶されている。

【０００９】ホスト間命令受信回路３３は、図示しない
他のホストコンピュータが発行した命令をホスト間バス
ＨＢを介して受信する。そして、ホスト間命令受信回路
３３は、入力される命令によりホストコンピュータ内の
図示しないメモリに記憶されている情報が変更されるこ
とを検出した場合、データ情報ＴＡＧ３５内の情報を修
正する。

【００１０】ホスト内命令送信回路３８は、他のホスト
コンピュータから入力された命令を自ホストコンピュー
タ内の共通バス３へ出力する。また、キャンセル入力回
路３７は、ホスト内命令送信回路３８が共通バス３に対
して出力された命令のキャンセル要求を受け付けた場
合、キャンセルされた命令を再送出する必要がある。

【００１１】しかしながら、この図９に示されるホスト
コンピュータ間接続装置１００は、ホストコンピュータ
間において同期対象命令が発行されたか否かの確認を行
う機能がない。

【００１２】このため、従来のマルチホストシステム
は、同期対象命令が一度もホストコンピュータ間におい
て発行されていないにも関わらず、ホスト間命令送信判
別回路３４がホストコンピュータ間接続装置１００内の
ホスト内命令受信回路３１に受け付けられた同期保証命
令をそのままホスト間命令送信回路３２に渡して他のホ
ストコンピュータに発行する。このように、ホストコン
ピュータ間の命令の授受の制御が各々のホストコンピュ
ータ内のホストコンピュータ間接続装置１００により行
われている。

【００１３】これにより、従来のマルチホストシステム
においては、他のホストコンピュータ内の全ＣＰＵにお
ける先行する同期対象命令の実行状態に対するチェック
が実行されていた。この結果、従来のマルチホストシス
テムにおいては、同期対象命令が一度もホストコンピュ
ータ間において発行されていないにも関わらず、他のホ
ストコンピュータ内で無駄な命令が実行され、他のホス
トコンピュータ内における命令実行のためのＣＰＵの負
荷が高くなる問題があった。

【００１４】また、従来のマルチホストシステムは、ホ
ストコンピュータ内における全ＣＰＵに対して、先行す
る同期対象命令の実行状態のチェックを実行するため、
この全てのＣＰＵに対する実行状態のチェックが完了す
るまでの時間が長くなり、後続の命令実行が遅くなるた
め、ホストコンピュータの処理能力を低下させる欠点が
ある。

【００１５】本発明はこのような背景の下になされたも
ので、同期対象命令におけるホストコンピュータを構成
するＣＰＵの負荷を減少させ、かつ、ホストコンピュー
タの処理能力を低下させずに同期対象命令の状態の確認
が可能なマルチホストシステムを提供する事にある。

【００１６】

【課題を解決するための手段】請求項１記載の発明は、
複数のＣＰＵで構成されるホストコンピュータが複数接
続されて構成されるマルチホストシステムにおいて、一
のホストコンピュータの前記ＣＰＵで発行された命令が
実行時に同期の必要な同期対象命令である場合において
も、この同期対象命令が他のホストコンピュータに出力
されないとき、前記一のホストコンピュータが前記他の
ホストコンピュータへ前記同期対象命令が終了している
か否かを確認する同期保証命令を出力しないことを特徴
とする。

【００１７】請求項２記載の発明は、請求項１記載のマ
ルチホストシステムにおいて、前記ホストコンピュータ
が、複数のＣＰＵと、このＣＰＵがこのホストコンピュ
ータ以外の他のホストコンピュータへ前記同期対象命令
を出力する場合、この同期対象命令を出力したことを記
憶するフラグと、前記同期対象命令を前記他のホストコ
ンピュータへ出力する出力手段とを具備することを特徴
とする。

【００１８】請求項３記載の発明は、請求項１または請
求項２記載のマルチホストシステムにおいて、前記命令
が他のＣＰＵおよび前記他のホストコンピュータとの同
期が必要であるか否かを判定し、この命令が他のＣＰＵ
および前記他のホストコンピュータとの同期が必要であ
る同期対象命令であることを確認する同期対象命令確認
手段を具備することを特徴とする。

【００１９】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載のマルチホストシステムにおい
て、前記フラグの設定状態を検出し、この検出結果に基
づき前記他のホストコンピュータへ前記同期保証命令の
出力を制御する同期保証命令制御手段を具備することを
特徴とする。

【００２０】請求項５記載の発明は、請求項１ないし請
求項４のいずれかに記載のマルチホストシステムにおい
て、前記フラグが設定されていることを検出した場合、
先行する前記同期対象命令の終了が確認されるまで、前
記ＣＰＵの新たな命令の発行を抑制する命令制御手段を
有することを特徴とする。

【００２１】請求項６記載の発明は、請求項５に記載の
マルチホストシステムにおいて、前記命令抑制手段が前
記出力手段と前記ＣＰＵとに各々設けられていることを
特徴とする。

【００２２】請求項７記載の発明は、請求項１ないし請
求項６のいずれかに記載のマルチホストシステムにおい
て、前記ＣＰＵにおける前記命令抑制手段が他のＣＰＵ
からの前記同期保証命令に対して、この命令をキャンセ
ルするキャンセル信号を出力することを特徴とする。

【００２３】請求項８記載の発明は、請求項１ないし請
求項７のいずれかに記載のマルチホストシステムにおい
て、前記命令が他のホストコンピュータへ出力する必要
があるか否かの判定を行う命令判定手段を具備する事を
特徴とする。

【００２４】請求項９記載の発明は、複数のＣＰＵによ
り構成されるホストコンピュータ間の命令制御方法にお
いて、一のＣＰＵが命令を出力する第１の過程と、前記
一のＣＰＵが出力した前記命令が同一ホストコンピュー
タ内の他のＣＰＵおよび他のホストコンピュータとの同
期が必要な同期対象命令であるか否かを判定する第２の
過程と、前記命令が前記同期対象命令であることが確認
され、かつ他のホストコンピュータへ出力する場合にフ
ラグを設定する第３の過程と、一のＣＰＵが前記同期対
象命令の後に、この同期対象命令に関連する後続の命令
を出力する場合にこの同期対象命令が終了していること
を確認する同期保証命令を出力する第４の過程と、この
同期保証命令に対応し、前記同一ホストコンピュータの
他のＣＰＵおよび他のホストコンピュータが出力する前
記同期保証命令の出力をキャンセルするキャンセル信号
の有無を確認する第５の工程と、この同期保証命令に対
応した前記キャンセル信号が出力されていないことが検
知され、一のＣＰＵが出力する前記同期保証命令がキャ
ンセルされずに出力する第６の過程と、前記同期保証命
令がキャンセルされずに出力された後に、前記同期対象
命令に関連する後続の命令が出力される第７の過程とを
有することを特徴とする。

【００２５】図１において、ホストコンピュータ１内の
ＣＰＵ４からホストコンピュータ６内のＣＰＵ９または
ＣＰＵ１０へ対して同期対象命令であるデータ更新命令
や通信系命令が発行された場合、ホスト間接続装置２
は、ホストコンピュータ６側のＣＰＵ９とＣＰＵ１０と
に対して命令を発行する必要がある場合、ホストコンピ
ュータ６内のホスト間接続装置７に命令を発行すると共
に、同期対象命令をホストコンピュータ６に発行したこ
とを記憶する発行フラグ２０ａ（または発行フラグ２０
ｂ）をセットし、同期対象命令をホストコンピュータ６
に発行する必要が無い場合、この同期対象命令を消去す
る。

【００２６】そして、同期保証命令がＣＰＵ４から発行
された時に、同期保証命令送信判別回路２１は、マルチ
ホストシステムにおけるＣＰＵ５、ＣＰＵ９およびＣＰ
Ｕ１０の全てに対して同期対象命令である先行命令が実
行されずに残っているか否かの確認を行う。

【００２７】この時に、ホスト間接続装置２内の発行フ
ラグ２０ａを参照して、セットされていればホストコン
ピュータ６にも同期対象命令である先行命令が残ってい
る可能性がある。このため、ホスト間接続装置２は、ホ
ストコンピュータ６へ問い合わせに行く必要があるが、
セットされていない場合、ホストコンピュータ６へは何
もする必要が無い。これにより、本発明によるマルチホ
ストシステムは、ホストコンピュータ６内の負荷が低減
され、同期保証命令の実行時間が短縮されることにより
性能改善の効果がある。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よるマルチホストシステムの構成を示すブロック図であ
る。この図において、ホストコンピュータ１とホストコ
ンピュータ６とは、ホスト間バスＨＢで接続されてい
る。ホストコンピュータ１は、ホスト間接続装置２、Ｃ
ＰＵ４およびＣＰＵ５が共通バス３により相互に接続さ
れて構成されている。また、共通バス３には、ＣＰＵ４
およびＣＰＵ５がデータを記憶させるメモリ１１が接続
されている。さらに、ＣＰＵ４およびＣＰＵ５の内部に
は、各々キャッシュメモリＫ４、キャッシュメモリＫ５
が設けられている。また、メモリ１１には、メモリ１１
およびキャッシュメモリＫ４、キャッシュメモリＫ５に
おけるデータの書き換え状態を示す書換フラグも設けら
れている。

【００２９】ホスト間接続装置２は、ホストコンピュー
タ１内では共通バス３を通してＣＰＵ４とＣＰＵ５に接
続され、ホストコンピュータ６に対してホストコンピュ
ータ６内のホスト間接続装置７と接続されている。ま
た、ホスト間接続装置２は、ＣＰＵ４とＣＰＵ５からの
命令を受け付け、ホストコンピュータ６へ命令の発行が
必要か否かを判断して必要な場合のみホストコンピュー
タ６に命令を発行する。

【００３０】さらに、ホスト間接続装置２は、逆にホス
トコンピュータ６からの命令を受け付け、共通バス３を
通してＣＰＵ４とＣＰＵ５とに対してこの命令を発行す
る。また、ホストコンピュータ６内のホスト間接続装置
７は、ホスト間接続装置２と同一な構成であり、この説
明を省略する。さらに、ホスト間接続装置７は、ホスト
コンピュータ１からの命令を受け付け、共通バス８を通
してＣＰＵ９とＣＰＵ１０とに対してこの命令を発行す
る。

【００３１】ここで、ホストコンピュータ６の共通バス
８には、ＣＰＵ９およびＣＰＵ１０がデータを記憶させ
るメモリ１２が接続されている。さらに、ＣＰＵ９およ
びＣＰＵ１０の内部には、各々キャッシュメモリＫ９、
キャッシュメモリＫ１０が設けられている。また、メモ
リ１２には、メモリ１２およびキャッシュメモリＫ９、
キャッシュメモリＫ１０におけるデータの書き換え状態
を示す書換フラグも設けられている。

【００３２】次に、図１におけるホスト間接続装置２
（ホスト間接続装置７）を図２を用いて説明する。図２
は、ホスト間接続装置２（ホスト間接続装置７）の構成
を示すブロック図である。ホスト間接続装置２とホスト
間接続装置７は同一装置のため、以下はホスト間接続装
置２に対して説明する。この図において、ホスト間接続
装置２は、同期対象命令発行フラグ２０、同期保証命令
送信判別回路２１、ホスト間命令送信回路２２、同期対
象命令検出回路２３、ホスト内命令受信回路２４、ホス
ト間命令受信回路２５、ホスト間命令送信判別回路２
６、データ情報タグ２７、キャンセル出力回路２８、キ
ャンセル入力回路２９およびホスト内命令送信回路３０
から構成されている。

【００３３】また、図１におけるホスト間接続装置７
は、同期対象命令発行フラグ２０’、同期保証命令送信
判別回路２１’、ホスト間命令送信回路２２’、同期対
象命令検出回路２３’、ホスト内命令受信回路２４’、
ホスト間命令受信回路２５’、ホスト間命令送信判別回
路２６’、データ情報タグ２７’、キャンセル出力回路
２８’、キャンセル入力回路２９’およびホスト内命令
送信回路３０’から構成されている。ここで、同期対象
命令発行フラグ２０’は同期対象命令発行フラグ２０と
構成が等しく、同期保証命令送信判別回路２１’は同期
保証命令送信判別回路２１と構成が等しく、ホスト間命
令送信回路２２’はホスト間命令送信回路２２と構成が
等しく、同期対象命令検出回路２３’は同期対象命令検
出回路２３と構成が等しく、ホスト内命令受信回路２
４’はホスト内命令受信回路２４と構成が等しく、ホス
ト間命令受信回路２５’はホスト間命令受信回路２５と
構成が等しく、ホスト間命令送信判別回路２６’はホス
ト間命令送信判別回路２６と構成が等しく、データ情報
タグ２７’はデータ情報タグ２７と構成が等しく、キャ
ンセル出力回路２８’はキャンセル出力回路２８と構成
が等しく、キャンセル入力回路２９’はキャンセル入力
回路２９と構成が等しく、ホスト内命令送信回路３０’
はホスト内命令送信回路３０と構成が等しい。

【００３４】同期対象命令発行フラグ２０は、ＣＰＵ４
およびＣＰＵ５（図１参照）それぞれに対する同期対象
命令の発行フラグ２０ａと発行フラグ２０ｂとから構成
されている。ホスト内命令受信回路２５は、他のホスト
コンピュータ、例えばホストコンピュータ６から命令が
入力され、この入力された命令を共通バス３へ出力す
る。また、ホスト内命令受信回路２５は、入力された命
令がホストコンピュータ１内のメモリ１１の情報が書き
換えられる場合、データ情報ＴＡＧ２７に記憶されてい
る情報を修正する。

【００３５】データ情報ＴＡＧ２７は、ホストコンピュ
ータ１内のメモリ１１に対しての情報のみを記憶する。
すなわち、データ情報ＴＡＧ２７は、メモリ１１内のデ
ータに対してホストコンピュータ６におけるＣＰＵ９お
よびＣＰＵ１０内の各々のキャッシュメモリＫ９及びキ
ャッシュメモリＫ１０においてどのような状態で保持さ
れているかを記憶するタグである。ここで言う状態と
は、例えばキャッシュメモリＫ５の内容がデータ更新命
令（ライト命令）により変更されたか否かを示す状態値
である。このため、データ情報ＴＡＧ２７には、前メモ
リ１１におけるアドレス値とキャッシュメモリＫ５およ
びキャッシュメモリＫ６の状態値とが記憶されている。

【００３６】ホスト内命令受信回路２４は、共通バス３
を介してＣＰＵ４またはＣＰＵ５から入力される命令を
同期対象命令検出回路２３へ出力する。同期対象命令検
出回路２３は、入力される命令から同期対象命令を検出
する。また、同期対象命令検出回路２３は、この検出さ
れた同期対象命令が他のホストコンピュータに発行され
る場合に、この同期対象命令を発行した側のＣＰＵのフ
ラグがセットされる。

【００３７】すなわち、同期対象命令検出回路２３は、
他のホストコンピュータへの同期対象命令を発行したの
がＣＰＵ４であれば発行フラグ２０ａをセットし、ま
た。同期対象命令を発行したのがＣＰＵ５であれば発行
フラグ２０ｂをセットする。

【００３８】同期保証命令送信判別回路２１は、ホスト
内命令受信回路２４を介してＣＰＵ４またはＣＰＵ５か
ら発行される同期保証命令を受け取る。また、同期保証
命令送信判別回路２１は、同期対象命令発行フラグ２０
内の同期保証命令を発行した側のＣＰＵの発行フラグを
参照する。例えば、同期保証命令送信判別回路２１は、
ＣＰＵ４が同期保証命令を発行した場合、同期対象命令
発行フラグ２０内の発行フラグ２０ａを確認する。

【００３９】さらに、同期保証命令送信判別回路２１
は、この同期対象命令発行フラグ２０内の発行フラグ２
０ａがセットされている場合、ホスト間命令送信回路２
２に同期保証命令の発行を指示する。また、同期保証命
令送信判別回路２１は、同時に、同期対象命令発行フラ
グ２０内の発行フラグ２０ａをリセットする。

【００４０】一方、同期保証命令送信判別回路２１は、
同期対象命令発行フラグ２０内の発行フラグ２０ａが点
灯していない場合、ホスト間命令送信回路２２に同期保
証命令の発行を指示せずに、ＣＰＵ４からの同期保証命
令を消去する。ホスト間命令送信回路２２は、同期保証
命令送信判別回路２１またはホスト間命令送信判別回路
２６からの命令の発行指示が入力されると、この発行指
示に基づきホストコンピュータ６に対して命令を発行す
る。

【００４１】ホスト間命令送信判別回路２６は、ホスト
内命令受信回路２４から、例えばＣＰＵ４の出力した命
令を入力する。そして、ホスト間命令送信判別回路２６
は、入力された命令がリード／ライト命令の場合、デー
タ情報ＴＡＧ２７に記憶されている情報を参照して、例
えばホストコンピュータ６へこの命令を出力する必要が
あるか否かを判定する。一方、ホスト間命令送信判別回
路２６は、入力された命令が同期保証命令の場合、ホス
トコンピュータ６へこの命令を出力する必要があるか否
かの判定を行わない。

【００４２】キャンセル出力回路２８は、ホスト内命令
受信回路２４で入力された命令が受け付けられない状態
のため再送出してもらいたい場合や、同期保証命令に対
して発行フラグ２０ａおよび発行フラグ２０ｂのチェッ
クが完了するまでの間、または発行フラグ２０ａおよび
発行フラグ２０ｂのチェックの後ホストコンピュータ６
へ命令を送出してホストコンピュータ６におけるチェッ
クが完了するまでの間に共通バス３に対して命令のキャ
ンセル信号を出力する。

【００４３】キャンセル入力回路２９は、ホスト内命令
受信回路２４が入力した命令に対して共通バス３を介し
てキャンセル信号を受信した場合、この命令を消去して
新たな命令が再送出されるのを待つ。しかしながら、キ
ャンセル入力回路２９は、同様に同期保証命令に対して
キャンセル信号が入力された場合、このキャンセル信号
を無視してホスト内命令受信回路２４が入力した命令を
消去しない。さらに、キャンセル入力回路２９は、ホス
ト内命令送信回路３０が共通バス３へ発行した命令に対
してキャンセル信号を受け付けた場合、キャンセルされ
た命令を再送出する必要がある。

【００４４】ホスト内命令送信回路３０は、他ホストコ
ンピュータ、例えばホストコンピュータ６からの命令を
ホスト間バスＨＢを介して入力し、この入力された命令
を共通バス３へ出力する。

【００４５】次に、図１におけるＣＰＵ４、ＣＰＵ５、
ＣＰＵ９およびＣＰＵ１０の構成を図３を用いて説明す
る。図３は、ＣＰＵ４（またはＣＰＵ５、ＣＰＵ９、Ｃ
ＰＵ１０）の構成を示すブロック図である。

【００４６】この図において、キャンセル出力回路４０
は、命令受信回路４１に共通バス３を介して入力された
命令が受け付けられない状態であるため再送出を要求す
る場合、および同期保証命令に対してキャッシュメモリ
Ｋ４内の先行する同期対象命令のチェックが完了するま
でキャンセル信号を共通バス３へ出力する。

【００４７】命令受信回路４１は、ホストコンピュータ
１内のＣＰＵ５またはホスト間接続装置２が発行した命
令を共通バス３を介して入力する。

【００４８】キャンセル入力回路４２は、命令受信回路
４１に入力された命令に対して共通バス３からキャンセ
ル信号が入力された場合、この入力された命令を消去し
て再送出されるのを待つ。しかしながら、キャンセル入
力回路４２は、入力された命令が同期保証命令の場合、
この同期保証命令に対するキャンセル信号を無視する。
また、キャンセル入力回路４２は、命令送信回路４３が
共通バス３へ発行した命令に対してキャンセル信号を受
け付けた場合、このキャンセルされた命令を再送出する
必要がある。

【００４９】命令送信回路４３は、ＥＰＵ（Ｅｘｅｃｕ
ｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）４７または
キャッシュメモリＫ６からの命令をホストコンピュータ
１内の共通バス３へ発行する。

【００５０】同期対象命令チェック回路４４は、同期保
証命令検出回路４５により同期保証命令が検出された場
合、この同期保証命令を発行した例えばＣＰＵ４からの
先行する同期対象命令がキャッシュメモリＫ４の命令バ
ッファ内に記憶されているか否かのチェックを行う。こ
のとき、同期対象命令チェック回路４４は、キャッシュ
メモリＫ４の命令バッファ内をチェック中の場合、およ
び先行する同期対象命令がキャッシュメモリＫ４の命令
バッファ内に存在した場合、キャンセル出力回路４０に
対してキャンセル出力要求を行う。

【００５１】同期保証命令検出回路４５は、命令受信回
路４１が共通バス３から受信した命令が同期保証命令で
あることを検出して、同期対象命令チェック回路４４に
対してチェック要求を行う。

【００５２】キャッシュメモリＫ４は、ＥＰＵ４７に対
するＣＰＵ４に内蔵されたデータまたはプログラムの一
部が複写されて記憶される高速メモリであり、命令バッ
ファとその他のデータバッファとで構成されている。

【００５３】ＥＰＵ４７は、ＣＰＵ４内に設けられたプ
ロセッサユニットであり、各種処理を行う。

【００５４】次に、図１、図２、図３および図４、図
５、図６を参照し、一実施形態のホストコンピュータ１
からホストコンピュータ６へ同期保証命令が出力される
場合の動作例を説明する。図４、図５、図６は、同期保
証命令がホストコンピュータ１からホストコンピュータ
６へ出力される処理の流れを示すフローチャートであ
る。図４、図５、図６は、各装置で行われる動作が時系
列に示されている。

【００５５】例えば、アクセスされるデータおよび書き
換え状態を示す書換フラグは、ホストコンピュータ１の
メモリ１１のアドレスＢに設けられている。また、書き
換えられるデータは、メモリ１１のアドレスＡに記憶さ
れている。ここで、アドレスＢの書換フラグは、アドレ
スＡの内容の書き換えの状態を示している。従って、Ｃ
ＰＵ４、ＣＰＵ５、ＣＰＵ９およびＣＰＵ１０のうちの
複数のＣＰＵが使用するデータが記憶されているアドレ
スには、必ず対応するメモリ１１またはメモリ１２に書
換フラグが存在する。例えば、アドレスＢの書換フラグ
のデータが「０」でないと、ＣＰＵ４、ＣＰＵ５、ＣＰ
Ｕ９およびＣＰＵ１０は、メモリ１１のアドレスＡに対
してアクセスはできない。

【００５６】ステップＳ１において、ＣＰＵ９はメモリ
１１のアドレスＢの書換フラグを読み出す読出命令を共
通バス８へ出力する。そして、ホスト間接続装置７のホ
スト間命令送信回路２２’は、ホストバスＨＢを介して
ホストコンピュータ１に対して、メモリ１１の内容を読
み出す読出命令を出力する。

【００５７】そして、ＣＰＵ９から発行された命令が同
期対象命令及び同期保証命令以外の場合、ＣＰＵ９から
発行された読出命令は、共通バス８を通してＣＰＵ１０
とホスト間接続装置７とで受信される。ＣＰＵ１０は、
この命令が入力されると、関係ある命令か否かの判断を
行い、実行するか消去するかを決定して処理する。この
場合、ＣＰＵ１０は関係ない命令であることを認識し
て、何らこの命令に対して対応を行わない。

【００５８】一方、ホスト間接続装置７は、ＣＰＵ９か
ら入力される命令が同期対象命令及び同期保証命令以外
であれば、この読出命令を共通バス８から命令受信回路
２４’で受け取る。そして、ホスト間接続装置７のホス
ト内命令受信回路２４’は共通バス８を介して読出命令
が入力され、この入力された読出命令をホスト間命令送
信判別回路２６’へ出力する。

【００５９】これにより、ホスト間接続装置７におい
て、ホスト間命令送信判別回路２６’は、ＣＰＵ９から
入力される命令のアドレスやデータ情報ＴＡＧ２７’内
の情報を参照してホストコンピュータ１に命令を発行す
る必要があるか否かの確認を行う。この場合、アドレス
Ａがメモリ１１に存在するため、ホスト間命令送信回路
２２’に読出命令を出力し、この読出命令がホストコン
ピュータ１に対して発行される。

【００６０】次に、ステップＳ２において、ホスト間命
令受信回路２５は、共通バス３へ入力された読出命令を
出力する。これにより、アドレスＡに記憶されているデ
ータが読み出される。

【００６１】次に、ステップＳ３において、ホスト間接
続装置２のホスト間命令送信判別回路２６は、データ情
報ＴＡＧ２７にアドレスＡとキャッシュメモリＫ９およ
びキャッシュメモリＫ１０の状態値とを書き込む。この
状態値は、メモリ１１からデータを新たに読み込んだ状
態を示す。

【００６２】次に、ステップＳ４において、ＣＰＵ９は
ホストバスＨＢからホスト間接続装置７のホスト間命令
受信回路２５’を介して共通バス８へ出力される、アド
レスＡから読み出したデータを読み込み、この読み込ん
だデータをキャッシュメモリＫ９へ書き込む。

【００６３】次に、ステップＳ５において、ＣＰＵ４は
メモリ１１のアドレスＢ、すなわちメモリ１１の内容の
書換を示す書換フラグにデータ「１」を書き込む命令を
共通バス３へ出力する。

【００６４】次に、ステップＳ６において、メモリ１１
のアドレスＢの書換フラグには、共通バス３から入力さ
れるデータ「１」が書き込まれる。

【００６５】次に、ステップＳ７において、ＣＰＵ４は
メモリ１１のアドレスＡに記憶されている内容に対する
書換命令を共通バス３へ出力する。

【００６６】次に、ステップＳ８において、メモリ１１
のアドレスＡに記憶されている内容が共通バス３を通し
て、キャッシュメモリＫ４に書き込まれる。

【００６７】次に、ステップＳ９において、ホスト間接
続装置２は、共通バス３を介して同期対象命令を内部の
命令受信回路２４が受け取り、ホストコンピュータ６へ
発行する必要があるか否かを確認する。すなわち、ホス
ト内命令受信回路２４は、共通バス３から入力されるメ
モリ１１に対するデータの書換命令をホスト間命令送信
判別回路２６へ出力する。

【００６８】そして、ホスト間命令送信判別回路２６
は、データ情報ＴＡＧ２７をチェックし、ホストコンピ
ュータ６がアドレスＡのデータを持っていることを確認
する。この結果、ホスト間命令送信判別回路２６は、ホ
スト間命令送信回路２２へアドレスＡのデータが無効で
あり、キャッシュメモリＫ９およびキャッシュメモリＫ
１０内のアドレスＡのデータを棄却させることを示す無
効命令をホストバスＨＢへ出力させる。同時に、ホスト
間命令送信判別回路２６は、データ情報ＴＡＧ２７から
アドレスＡに対する情報を消去する。

【００６９】次に、ステップＳ１０において、ＣＰＵ４
は、メモリ１１から読み出したアドレスＡのデータに対
してデータを書き換える。

【００７０】次に、ステップＳ１１において、ホスト間
命令送信判別回路２６が入力される命令をホストコンピ
ュータ６へ発行されるものと確認すると、ホスト間命令
送信判別回路２６は、ホスト間命令送信回路２２に命令
を出力すると同時に同期対象命令検出回路２３にもこの
命令が渡される。これにより、同期対象命令検出回路２
３は、入力される命令を同期対象命令と認識し、同期対
象命令発行フラグ２０内のＣＰＵ４用の発行フラグ２０
ａをセットする。

【００７１】このとき、ホストコンピュータ６へ発行さ
れない同期対象命令の場合は、同期対象命令発行フラグ
２０はセットされない。

【００７２】次に、ステップＳ１２において、ホスト間
接続装置７には、ホスト間命令送信回路２２からホスト
バスＨＢを介して無効命令が入力される。これにより、
ＣＰＵ９内のキャッシュメモリＫ９の命令バッファに無
効命令が入力される。

【００７３】次に、ステップＳ１３において、発行フラ
グ２０ａがセットされた後に、ＣＰＵ４は続けてアドレ
スＢに対して「０」を書き込む書換命令を発行しようと
する。しかしながら、前記の連続して出される書換命令
の実行条件が先行する同期対象命令の完了の確認とされ
ている場合、ＣＰＵ４は後続の命令を発行する前に同期
保証命令を発行する必要がある。このため、ＣＰＵ４は
同期保証命令を連続的に共通バス３へ出力する。

【００７４】同時に、キャンセル出力回路２８は同期保
証判別回路２１からの制御信号により、キャンセル信号
を出力する。そして、ＣＰＵ４はキャンセル信号が共通
バス３上に無くなるまで、連続して同期保証命令を出力
する。

【００７５】次に、ステップＳ１４において、ＣＰＵ１
０は、メモリ１１のアドレスＢの書換フラグを読み出す
読出命令を共通バス８へ出力する。そして、ホスト間接
続装置７のホスト間命令送信回路２２’は、ホストバス
ＨＢを介してホストコンピュータ１に対して、メモリ１
１の内容を読み出す読出命令を出力する。この結果、メ
モリ１１から読み出された書換フラグのデータが「１」
であるため、ＣＰＵ１０は、メモリ１１のアドレスＡに
対するアクセスは行わない。

【００７６】次に、ステップＳ１５において、ＣＰＵ５
は、共通バス３を介して入力される同期保証命令に基づ
き、同期対象命令の有無のチェックを行う。すなわち、
命令受信回路４１は、入力された同期保証命令を同期保
証命令検出回路４５へ出力する。これにより、同期保証
命令検出回路４５は、入力された命令が同期保証命令で
あることを検知し、同期対象命令チェック回路４４へ同
期対象命令のチェックを要求する。

【００７７】これにより、同期対象命令チェック回路４
４は、キャンセル出力回路４０へ制御信号を出力し、共
通バス３へキャンセル信号を出力させる。同時に、同期
対象命令チェック回路４４は、キャッシュメモリＫ４の
命令バッファ内にＣＰＵ４からの同期対象命令があるか
否かをチェックする。

【００７８】次に、ステップＳ１６において、同期保証
命令送信判別回路２１は、共通バス３を介して入力され
る同期保証命令をホストコンピュータ６へ出力する必要
があるか否かの判定を行う。すなわち、同期保証命令送
信判別回路２１は、同期対象命令発効フラグ２０におけ
る発行フラグ２０ａおよび発行フラグ２０ｂのチェック
を行う。同時に、キャンセル出力回路２８は、同期保証
命令送信判別回路２１からの制御信号によりキャンセル
信号を共通バス３へ出力する。

【００７９】そして、同期保証命令送信判別回路２１
は、同期対象命令発行フラグ２０における発行フラグ２
０ａが「１」であることを検出する。これにより、同期
保証命令送信判別回路２１は、ホスト間命令送信回路２
２へ同期保証命令の出力を行わせる。このとき、同期保
証命令送信判別回路２１は、同期対象命令発行フラグ２
０における発行フラグ２０ａを「０」に書き換える

【００８０】次に、ステップＳ１７において、ＣＰＵ５
は、キャッシュメモリＫ５の命令バッファ内に同期対象
命令が無いことが確認されると、同期対象命令チェック
回路４４を介して、キャンセル回路４０へ共通バス３に
対するキャンセル信号の出力を停止させる。

【００８１】次に、ステップＳ１８において、ホスト間
命令受信回路２５’は、入力された同期保証命令をホス
ト内命令送信回路３０’へ出力する。そして、ホスト内
命令送信回路３０’は、入力された同期保証命令を共通
バス８へ出力する。

【００８２】次に、ステップＳ１９において、ＣＰＵ９
は、この同期保証命令を入力して、前述したＣＰＵ５と
同様な動作により、内部のキャッシュメモリＫ９内の命
令バッファにおける同期対象命令の有無の確認の実行を
開始する。

【００８３】次に、ステップＳ２０において、ステップ
Ｓ１９と同様に、ＣＰＵ１０はこの同期保証命令を入力
して、前述したＣＰＵ５と同様な動作により、内部のキ
ャッシュメモリＫ１０内の命令バッファにおける同期対
象命令の有無の確認の実行を開始する。

【００８４】次に、ステップＳ２１において、ＣＰＵ９
における同期対象命令チェック回路４４は、内部のキャ
ッシュメモリＫ９内の命令バッファに、実行されずに残
っている同期対象命令が存在することを検出する。これ
により、ＣＰＵ９における同期対象命令チェック回路４
４は、ＣＰＵ９におけるキャンセル回路４０に対してキ
ャンセル信号を共通バス８へ出力させる。そして、ホス
ト内命令送信回路３０’は、キャンセル入力回路２９’
を介して共通バス８上のキャンセル信号の有無をチェッ
クする。

【００８５】次に、ステップＳ２２において、ＣＰＵ１
０は内部のキャッシュメモリＫ１０の命令バッファに同
期対象命令が存在していないことが確認されると、同期
保証命令に対する処理をなにも行わない。

【００８６】次に、ステップＳ２３において、ＣＰＵ９
は内部のキャッシュメモリＫ９の命令バッファにある無
効命令を実行して、アドレスＡのデータを破棄する。

【００８７】次に、ステップＳ２４において、ＣＰＵ９
はホスト内命令送信回路３０から入力される同期保証命
令に基づき、内部のキャッシュメモリＫ９の命令バッフ
ァにおける同期対象命令の有無のチェックを再度行う。
この結果、無効命令が実行されたため、ＣＰＵ９は内部
のキャッシュメモリＫ９の命令バッファに同期対象命令
がすでに存在しないことを確認する。

【００８８】次に、ステップＳ２５において、同期対象
命令がキャッシュメモリＫ９内の命令バッファに無いこ
とを確認したため、ＣＰＵ９内の同期対象命令チェック
回路４４はキャンセル出力回路４０に対してキャンセル
信号の停止を指示する。これにより、ホスト内命令送信
回路３０’は、キャンセル入力回路２９’を介してキャ
ンセル信号が共通バス上に無くなったことを確認する。
そして、ホスト内命令送信回路３０’は、ホスト間接続
装置２のキャンセル出力回路２８へキャンセル信号の停
止を指示する。

【００８９】次に、ステップＳ２６において、ＣＰＵ４
は連続して出力している同期保証命令に対するキャンセ
ル信号の応答が無くなるため、同期保証命令の出力を停
止する。

【００９０】次に、ステップＳ２７において、ＣＰＵ４
はメモリ１１のアドレスＢにある書換フラグを「１」か
ら「０」へ書き換える。これにより、全てのＣＰＵがメ
モリ１１のアドレスＡをアクセスすることが可能とな
る。

【００９１】次に、ステップＳ２８において、ＣＰＵ１
０は再度メモリ１１のアドレスＢの書換フラグを確認す
るため、読出命令を共通バス８へ出力する。そして、ホ
スト内命令受信回路２４’は、この読出命令をホスト間
命令送信判別回路２６’へ出力する。この結果、ホスト
間命令送信判別回路２６’は、この読出命令がホストコ
ンピュータ１へ出力する命令と判断する。これにより、
ホスト間命令送信判別回路２６’は、ホスト間命令送信
回路２２’を介してホストバスＨＢへ読出命令を出力す
る。

【００９２】次に、ステップＳ２９において、ホスト間
命令受信回路２５には、ホストバスＨＢからＣＰＵ１０
からの読出命令が入力される。

【００９３】次に、ホスト間命令受信回路２５は、ホス
ト内命令送信回路３０を介して、ＣＰＵ１０からの読出
命令を共通バス３へ出力する。これにより、ＣＰＵ４
は、メモリ１１のアドレスＢにある書換フラグのデータ
を読み出し、ＣＰＵ１０へ出力する。

【００９４】次に、ステップＳ３０において、ＣＰＵ１
０にはＣＰＵ４からのアドレスＢにある書換フラグのデ
ータが入力される。この結果、メモリ１１から読み出さ
れた書換フラグのデータが「０」であるため、ＣＰＵ１
０は、メモリ１１のアドレスＡに対するアクセスを行う
ことか可能であることを検出する。

【００９５】次に、ステップＳ３１において、ＣＰＵ１
０はメモリ１１のアドレスＡに対するアクセス（読み出
しまたは書き込み）を実行する。

【００９６】次に、ステップＳ３２において、ＣＰＵ４
は、メモリ１１のアドレスＢにある書換フラグのデータ
を確認して書換フラグのデータが「０」であれば、メモ
リ１１のアドレスＡに対するアクセス（読み出しまたは
書き込み）を実行する。

【００９７】次に、図１、図２、図３および図７、図８
を参照し、一実施形態のホストコンピュータ１からホス
トコンピュータ６へ同期保証命令が出力されない場合の
動作例を説明する。図７、図８は、同期保証命令がホス
トコンピュータ１からホストコンピュータ６へ出力され
ない処理の流れを示すフローチャートである。図７、図
８は、各装置で行われる動作が時系列に示されている。

【００９８】例えば、アクセスされるデータおよび書き
換え状態を示す書換フラグは、ホストコンピュータ１の
メモリ１１のアドレスＢに設けられている。また、書き
換えられるデータは、メモリ１１のアドレスＡに記憶さ
れている。ここで、アドレスＢの書換フラグは、アドレ
スＡの内容の書き換えの状態を示している。従って、Ｃ
ＰＵ４、ＣＰＵ５、ＣＰＵ９およびＣＰＵ１０のうちの
複数のＣＰＵが使用するデータが記憶されているアドレ
スには、必ず対応するメモリ１１またはメモリ１２に書
換フラグが存在する。

【００９９】ステップＳ１０１において、ＣＰＵ４はメ
モリ１１のアドレスＢ、すなわちメモリ１１のアドレス
Ａの内容の書換を示す書換フラグにデータ「１」を書き
込む命令を共通バス３へ出力する。

【０１００】次に、ステップＳ１０２において、メモリ
１１のアドレスＢの書換フラグには、共通バス３から入
力されるデータ「１」が書き込まれる。

【０１０１】次に、ステップＳ１０３において、ＣＰＵ
４はメモリ１１のアドレスＡに記憶されている内容に対
する書換命令を共通バス３へ出力する。

【０１０２】次に、ステップＳ１０４において、メモリ
１１のアドレスＡに記憶されている内容を通してＣＰＵ
４内のキャッシュメモリＫ４に読み込む。同時に、ホス
ト間接続装置２は、共通バス３を介してこの書換命令を
内部の命令受信回路２４が受け取り、ホストコンピュー
タ６へ発行する必要があるか否かを確認する。すなわ
ち、ホスト内命令受信回路２４は、共通バス３から入力
されるメモリ１１に対するデータの書換命令をホスト間
命令送信判別回路２６へ出力する。

【０１０３】そして、ホスト間命令送信判別回路２６
は、データ情報ＴＡＧ２７をチェックし、ホストコンピ
ュータ６がアドレスＡのデータを使用していないことを
確認する。この結果、ホスト間命令送信判別回路２６
は、ホスト間命令送信回路２２へホストコンピュータ６
へ書換命令を出力する必要がないことを確認する。

【０１０４】次に、ステップＳ１０５において、ＣＰＵ
４は、メモリ１１から読み出したアドレスＡのデータに
対してデータを書き換える。

【０１０５】次に、ステップＳ１０６において、ＣＰＵ
４は続けてアドレスＢに対して「０」を書き込む書換命
令を発行しようとする。しかしながら、例えば前記の連
続して出される書換命令の実行条件が先行する同期対象
命令の完了の確認とされている場合、ＣＰＵ４は後続の
命令を発行する前に同期保証命令を発行する必要があ
る。このため、ＣＰＵ４は同期保証命令を共通バス３へ
出力する。

【０１０６】次に、ステップＳ１０７において、ＣＰＵ
１０は、メモリ１１のアドレスＢの書換フラグを読み出
す読出命令を共通バス８へ出力する。そして、ホスト間
接続装置７のホスト間命令送信回路２２’は、ホストバ
スＨＢを介してホストコンピュータ１に対して、メモリ
１１の内容を読み出す読出命令を出力する。この結果、
メモリ１１から読み出された書換フラグのデータが
「１」であるため、ＣＰＵ１０は、メモリ１１のアドレ
スＡに対するアクセスは行わない。

【０１０７】次に、ステップＳ１０８において、ＣＰＵ
５は、共通バス３を介して入力される同期保証命令に基
づき、同期対象命令の有無のチェックを行う。すなわ
ち、命令受信回路４１は、入力された同期保証命令を同
期保証命令検出回路４５へ出力する。これにより、同期
保証命令検出回路４５は、入力された命令が同期保証命
令であることを検知し、同期対象命令チェック回路４４
へ同期対象命令のチェックを要求する。

【０１０８】この結果、同期対象命令チェック回路４４
は、キャンセル出力回路４０へ制御信号を出力し、共通
バス３へキャンセル信号を出力させる。同時に、同期対
象命令チェック回路４４は、キャッシュメモリＫ４の命
令バッファ内にＣＰＵ４からの同期対象命令があるか否
かをチェックする。

【０１０９】次に、ステップＳ１０９において、同期保
証命令送信判別回路２１は、共通バス３を介して入力さ
れる同期保証命令をホストコンピュータ６へ出力する必
要があるか否かの判定を行う。すなわち、同期保証命令
送信判別回路２１は、同期対象命令発効フラグ２０にお
ける発行フラグ２０ａおよび発行フラグ２０ｂのチェッ
クを行う。同時に、キャンセル出力回路２８は、同期保
証命令送信判別回路２１からの制御信号によりキャンセ
ル信号を共通バス３へ出力する。

【０１１０】次に、ステップＳ１１０において、ＣＰＵ
５は、内部の同期対象命令チェック回路４４によりキャ
ッシュメモリＫ５の命令バッファ内に同期対象命令が無
いことを確認する。

【０１１１】次に、ステップＳ１１１において、同期保
証命令送信判別回路２１は、同期対象命令発行フラグ２
０における発行フラグ２０ａおよび発行フラグ２０ｂが
共に「０」であることを検出する。これにより、同期保
証命令送信判別回路２１は、ホスト間命令送信回路２２
へ同期保証命令の出力を行わせない。

【０１１２】次に、ステップＳ１１２において、ＣＰＵ
５のＥＰＵ４７は、同期対象命令チェック回路４４を介
して、キャンセル回路４０へ共通バス３に対するキャン
セル信号の出力を停止させる。

【０１１３】次に、ステップＳ１１３において、同期保
証命令送信判別回路２１は、発行フラグ２０が「０」で
あったため、キャンセル出力回路２８へキャンセル信号
の停止を指示する。これにより、キャンセル出力回路２
８は、キャンセル信号の出力を停止する。

【０１１４】次に、ステップＳ１１４において、ＣＰＵ
４は連続して出力している同期保証命令に対するキャン
セル信号の応答が共通バス３上に無くなるため、同期保
証命令の出力を停止する。

【０１１５】次に、ステップＳ１１５において、ＣＰＵ
４はメモリ１１のアドレスＢにある書換フラグを「１」
から「０」へ書き換える。これにより、全てのＣＰＵが
メモリ１１のアドレスＡをアクセスすることが可能とな
る。

【０１１６】次に、ステップＳ１１６において、ＣＰＵ
１０は再度メモリ１１のアドレスＢの書換フラグを確認
するため、読出命令を共通バス８へ出力する。そして、
ホスト内命令受信回路２４’は、この読出命令をホスト
間命令送信判別回路２６’へ出力する。この結果、ホス
ト間命令送信判別回路２６’は、この読出命令がホスト
コンピュータ１へ出力する命令と判断する。これによ
り、ホスト間命令送信判別回路２６’は、ホスト間命令
送信回路２２’を介してホストバスＨＢへ読出命令を出
力する。

【０１１７】次に、ステップＳ１１７において、ホスト
間命令受信回路２５には、ホストバスＨＢからＣＰＵ１
０からの読出命令が入力される。

【０１１８】次に、ホスト間命令受信回路２５は、ホス
ト内命令送信回路３０を介して、ＣＰＵ１０からの読出
命令を共通バス３へ出力する。これにより、ＣＰＵ４
は、アドレスＢのデータを読み出し、ＣＰＵ１０へ出力
する。

【０１１９】次に、ステップＳ１１８において、ＣＰＵ
１０にはＣＰＵ４からのアドレスＢにある書換フラグの
データが入力される。この結果、アドレスＢの書換フラ
グのデータが「０」であるため、ＣＰＵ１０は、メモリ
１１のアドレスＡに対するアクセスを行うことか可能で
あることを検出する。

【０１２０】次に、ステップＳ１１９において、ＣＰＵ
１０はメモリ１１のアドレスＡに対するアクセス（読み
出しまたは書き込み）を実行する。

【０１２１】次に、ステップＳ１２０において、ＣＰＵ
４は、メモリ１１のアドレスＢにある書換フラグのデー
タを確認して書換フラグのデータが「０」であれば、メ
モリ１１のアドレスＡに対するアクセス（読み出しまた
は書き込み）を実行する。

【０１２２】上述したように、本発明によるマルチホス
トシステムによるホスト間接続装置は、同期対象命令発
効フラグ２０を有するため、同期保証対象の先行命令が
他のホストコンピュータ（ホストコンピュータ１に対す
るホストコンピュータ６）へアクセスしたかを記憶する
ことが可能となる。

【０１２３】このため、本発明によるマルチホストシス
テムは、前記同期対象命令発効フラグ２０を同期保証命
令送信判別回路２１により、先行命令の有無の確認のた
めの同期保証命令を他のホストコンピュータへ出力する
必要があるか否かを判定して、必要がない場合に同期保
証命令を他のホストコンピュータへ出力しない処理が行
えるので、ホストバスＨＢの負荷を減少させ、かつ余計
な同期保証命令に対応する必要が無くなるため、ホスト
コンピュータ６におけるＣＰＵ９およびＣＰＵ１０の負
荷を低減し、また実行時間短縮による性能改善につなが
る。

【０１２４】

【発明の効果】請求項１記載の発明によれば、複数のＣ
ＰＵで構成されるホストコンピュータが複数接続されて
構成されるマルチホストシステムにおいて、一のホスト
コンピュータの前記ＣＰＵで発行された命令が実行時に
同期の必要な同期対象命令である場合においても、この
同期対象命令が他のホストコンピュータに出力されない
とき、前記一のホストコンピュータが前記他のホストコ
ンピュータへ前記同期対象命令が終了しているか否かを
確認する同期保証命令を出力しないため、同期対象命令
が他のホストコンピュータに送られていない場合におい
て同期保証命令をこの他のホストコンピュータへ送らな
いので、他のホストコンピュータ内のＣＰＵまでチェッ
クするのに比べて早く完了し、後続の命令が早く実行開
始とできるため、マルチホストシステム全体における命
令実行時間の性能改善の効果がある。

【０１２５】請求項２記載の発明は、請求項１記載のマ
ルチホストシステムにおいて、前記ホストコンピュータ
が、複数のＣＰＵと、このＣＰＵがこのホストコンピュ
ータ以外の他のホストコンピュータへ前記同期対象命令
を出力する場合、この同期対象命令を出力したことを記
憶するフラグと、前記同期対象命令を前記他のホストコ
ンピュータへ出力する出力手段とを具備するため、同期
保証命令が前記ホストコンピュータ内のＣＰＵのチェッ
クのみで終わる場合が検出でき、他のホストコンピュー
タ内のＣＰＵまでチェックするのに比べて早く完了し、
後続の命令が早く実行開始とできるので命令実行時間の
性能改善の効果がある。

【０１２６】請求項３記載の発明は、請求項１または請
求項２記載のマルチホストシステムにおいて、前記命令
が他のＣＰＵおよび前記他のホストコンピュータとの同
期が必要であるか否かを判定し、この命令が他のＣＰＵ
および前記他のホストコンピュータとの同期が必要であ
る同期対象命令であることを確認する同期対象命令確認
手段を具備するため、各ＣＰＵの出力する命令が同期対
象命令か否かを判定できるので、後続の命令を相手の処
理条件が整う前に発行する事を防止する効果がある。

【０１２７】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載のマルチホストシステムにおい
て、前記フラグの設定状態を検出し、この検出結果に基
づき前記他のホストコンピュータへ前記同期保証命令の
出力を制御する同期保証命令制御手段を具備するため、
同期保証命令が前記ホストコンピュータ内のＣＰＵのチ
ェックのみで終わる場合が検出でき、他のホストコンピ
ュータ内のＣＰＵまでチェックするのに比べて早く完了
し、後続の命令が早く実行開始とできるので命令実行時
間の性能改善の効果がある。

【０１２８】請求項５記載の発明は、請求項１ないし請
求項４のいずれかに記載のマルチホストシステムにおい
て、前記フラグが設定されていることを検出した場合、
先行する前記同期対象命令の終了が確認されるまで、前
記ＣＰＵの新たな命令の発行を抑制する命令制御手段を
有するため、前記ＣＰＵが発行した同期保証を行う命令
を他のホストコンピュータに出力しない場合を検出で
き、ホストコンピュータ内の共通バス、ＣＰＵ、ホスト
間接続パスといったホスト全体の命令の負荷が低減され
る効果がある。

【０１２９】請求項６記載の発明は、請求項５に記載の
マルチホストシステムにおいて、前記命令抑制手段が前
記出力手段と前記ＣＰＵとに各々設けられているため、
前記ＣＰＵが発行した同期保証を行う命令を他のホスト
コンピュータに出力しない場合を検出でき、ホストコン
ピュータ内の共通バス、ＣＰＵ、ホスト間接続パスとい
ったホスト全体の命令の負荷が低減される効果がある。

【０１３０】請求項７記載の発明は、請求項１ないし請
求項６のいずれかに記載のマルチホストシステムにおい
て、前記ＣＰＵにおける前記命令抑制手段が他のＣＰＵ
からの前記同期保証命令に対して、この命令をキャンセ
ルするキャンセル信号を出力するため、前記ＣＰＵが発
行した同期保証を行う命令を他のホストコンピュータに
出力しない場合を検出でき、ホストコンピュータ内の共
通バス、ＣＰＵ、ホスト間接続パスといったホスト全体
の命令の負荷が低減される効果がある。

【０１３１】請求項８記載の発明は、請求項１ないし請
求項７のいずれかに記載のマルチホストシステムにおい
て、前記命令が他のホストコンピュータへ出力する必要
があるか否かの判定を行う命令判定手段があるため、必
要のない命令を他のホストコンピュータへ出力すること
が無く、ホストコンピュータ間の命令の授受における負
荷を低減させる効果がある。

【０１３２】請求項９記載の発明は、複数のＣＰＵによ
り構成されるホストコンピュータ間の命令制御方法にお
いて、一のＣＰＵが命令を出力する第１の過程と、前記
一のＣＰＵが出力した前記命令が同一ホストコンピュー
タ内の他のＣＰＵおよび他のホストコンピュータとの同
期が必要な同期対象命令であるか否かを判定する第２の
過程と、前記命令が前記同期対象命令であることが確認
され、かつ他のホストコンピュータへ出力する場合にフ
ラグを設定する第３の過程と、一のＣＰＵが前記同期対
象命令の後に、この同期対象命令に関連する後続の命令
を出力する場合にこの同期対象命令が終了していること
を確認する同期保証命令を出力する第４の過程と、この
同期保証命令に対応し、前記同一ホストコンピュータの
他のＣＰＵおよび他のホストコンピュータが出力する前
記同期保証命令の出力をキャンセルするキャンセル信号
の有無を確認する第５の工程と、この同期保証命令に対
応した前記キャンセル信号が出力されていないことが検
知され、一のＣＰＵが出力する前記同期保証命令がキャ
ンセルされずに出力する第６の過程と、前記同期保証命
令がキャンセルされずに出力された後に、前記同期対象
命令に関連する後続の命令が出力される第７の過程とを
有するため、同期保証命令が前記ホストコンピュータ内
のＣＰＵのチェックのみで終わる場合が検出でき、他の
ホストコンピュータ内のＣＰＵまでチェックするのに比
べて早く完了し、後続の命令が早く実行開始とできるの
で命令実行時間の性能改善の効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるマルチホストシス
テムの構成を示すブロック図である。

【図２】 図１におけるホスト間接続装置２（ホスト間
接続装置７）の構成を示すブロック図である。

【図３】 図１におけるＣＰＵ４（ＣＰＵ５、ＣＰＵ
９、ＣＰＵ１０）の構成を示すブロック図である。

【図４】 ホストコンピュータ１からホストコンピュー
タ６へ同期保証命令が出力される場合の本発明のマルチ
ホストシステムの動作を示すフローチャートである。

【図５】 ホストコンピュータ１からホストコンピュー
タ６へ同期保証命令が出力される場合の本発明のマルチ
ホストシステムの動作を示すフローチャートである。

【図６】 ホストコンピュータ１からホストコンピュー
タ６へ同期保証命令が出力される場合の本発明のマルチ
ホストシステムの動作を示すフローチャートである。

【図７】 ホストコンピュータ１からホストコンピュー
タ６へ同期保証命令が出力されない場合の本発明のマル
チホストシステムの動作を示すフローチャートである。

【図８】 ホストコンピュータ１からホストコンピュー
タ６へ同期保証命令が出力されない場合の本発明のマル
チホストシステムの動作を示すフローチャートである。

【図９】 従来のホスト間接続装置の構成を示すブロッ
ク図である。

【符号の説明】

１、６ ホストコンピュータ ２、７ ホスト間接続装置 ３、８ 共通バス ４、５、９、１０ ＣＰＵ １１、１２ メモリ ２０ 同期対象命令発行フラグ ２０ａ、２０ｂ 発行フラグ ２１ 同期保証命令送信判別回路 ２２ ホスト間命令送信回路 ２３ 同期対象命令検出回路 ２４ ホスト内命令受信回路 ２５ ホスト間命令受信回路 ２６ ホスト間命令送信判別回路 ２７ データ情報ＴＡＧ ２８、４０ キャンセル出力回路 ２９、４２ キャンセル入力回路 ３０ ホスト内命令送信回路 ４１ 命令受信回路 ４３ 命令送信回路 ４４ 同期対象命令チェック回路 ４５ 同期保証命令検出回路 ４７ ＥＰＵ ＨＢ ホスト間バス Ｋ４、Ｋ５、Ｋ９、Ｋ１０ キャッシュメモリ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のＣＰＵで構成されるホストコンピ
   ュータが複数接続されて構成されるマルチホストシステ
   ムにおいて、 一のホストコンピュータの前記ＣＰＵで発行された命令
   が実行時に同期の必要な同期対象命令である場合におい
   ても、この同期対象命令が他のホストコンピュータに出
   力されないとき、 前記一のホストコンピュータが前記他のホストコンピュ
   ータへ前記同期対象命令が終了しているか否かを確認す
   る同期保証命令を出力しないことを特徴とするマルチホ
   ストシステム。
2. 【請求項２】前記ホストコンピュータが、 複数のＣＰＵと、 このＣＰＵがこのホストコンピュータ以外の他のホスト
   コンピュータへ前記同期対象命令を出力する場合、この
   同期対象命令を出力したことを記憶するフラグと、 前記同期対象命令を前記他のホストコンピュータへ出力
   する出力手段とを具備することを特徴とする請求項１記
   載のマルチホストシステム。
3. 【請求項３】 前記命令が他のＣＰＵおよび前記他のホ
   ストコンピュータとの同期が必要であるか否かを判定
   し、この命令が他のＣＰＵおよび前記他のホストコンピ
   ュータとの同期が必要である同期対象命令であることを
   確認する同期対象命令確認手段を具備することを特徴と
   する請求項１または請求項２記載のマルチホストシステ
   ム。
4. 【請求項４】 前記フラグの設定状態を検出し、この検
   出結果に基づき前記他のホストコンピュータへ前記同期
   保証命令の出力を制御する同期保証命令制御手段を具備
   することを特徴とする請求項１ないし請求項３のいずれ
   かに記載のマルチホストシステム。
5. 【請求項５】 前記フラグが設定されていることを検出
   した場合、先行する前記同期対象命令の終了が確認され
   るまで、前記ＣＰＵの新たな命令の発行を抑制する命令
   制御手段を有することを特徴とする請求項１ないし請求
   項４のいずれかに記載のマルチホストシステム。
6. 【請求項６】 前記命令抑制手段が前記出力手段と前記
   ＣＰＵとに各々設けられていることを特徴とする請求項
   ５に記載のマルチホストシステム。
7. 【請求項７】 前記ＣＰＵにおける前記命令抑制手段が
   他のＣＰＵからの前記同期保証命令に対して、この命令
   をキャンセルするキャンセル信号を出力することを特徴
   とする請求項１ないし請求項６のいずれかに記載のマル
   チホストシステム。
8. 【請求項８】 前記命令が他のホストコンピュータへ出
   力する必要があるか否かの判定を行う命令判定手段を具
   備する事を特徴とする請求項１ないし請求項７のいずれ
   かに記載のマルチホストシステム。
9. 【請求項９】 複数のＣＰＵにより構成されるホストコ
   ンピュータ間の命令制御方法において、 一のＣＰＵが命令を出力する第１の過程と、 前記一のＣＰＵが出力した前記命令が同一ホストコンピ
   ュータ内の他のＣＰＵおよび他のホストコンピュータと
   の同期が必要な同期対象命令であるか否かを判定する第
   ２の過程と、 前記命令が前記同期対象命令であることが確認され、か
   つ他のホストコンピュータへ出力する場合にフラグを設
   定する第３の過程と、 一のＣＰＵが前記同期対象命令の後に、この同期対象命
   令に関連する後続の命令を出力する場合にこの同期対象
   命令が終了していることを確認する同期保証命令を出力
   する第４の過程と、 この同期保証命令に対応し、前記同一ホストコンピュー
   タの他のＣＰＵおよび他のホストコンピュータが出力す
   る前記同期命令の出力をキャンセルするキャンセル信号
   の有無を確認する第５の過程と、 この同期保証命令に対応した前記キャンセル信号が出力
   されていないことが検知され、一のＣＰＵが出力する前
   記同期保証命令がキャンセルされずに出力される第６の
   過程と、 前記同期保証命令がキャンセルされずに出力された後
   に、前記同期対象命令に関連する後続の命令が出力され
   る第７の過程とを有することを特徴とするホストコンピ
   ュータ間命令制御方法。