JP2000036798A - 時分割多重化システムにおけるメモリバッファアクセス方法および装置 - Google Patents
時分割多重化システムにおけるメモリバッファアクセス方法および装置Info
- Publication number
- JP2000036798A JP2000036798A JP11145283A JP14528399A JP2000036798A JP 2000036798 A JP2000036798 A JP 2000036798A JP 11145283 A JP11145283 A JP 11145283A JP 14528399 A JP14528399 A JP 14528399A JP 2000036798 A JP2000036798 A JP 2000036798A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- serial
- shift registers
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1641—Hierarchical systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Dram (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 公知のシステムよりも少ない構成部品しか使
用しない、ＴＤＭシステム内のパラレルデータをシリア
ルデータでアクセスするためのシステムを提供すること 【解決手段】 時分割多重化（ＴＤＭ）システムにおけ
るシリアルデータ流をバッファリングするための装置に
おいて、複数のシリアルビットをシフトして、所定の長
さのマルチビットデータワードを生成する手段が設けら
れており、該マルチビットデータは、シリアルビット周
期の倍数である遅延インターバルに基づく所定の長さを
有し、さらに前記マルチビットデータワードよりも長さ
の短い、前記マルチビットデータワードの所定のビット
スライスを記憶する手段と設けられていること特徴とす
る時分割多重化（ＴＤＭ）システムにおけるシリアルデ
ータ流バッファリング装置を構成する。
用しない、ＴＤＭシステム内のパラレルデータをシリア
ルデータでアクセスするためのシステムを提供すること 【解決手段】 時分割多重化（ＴＤＭ）システムにおけ
るシリアルデータ流をバッファリングするための装置に
おいて、複数のシリアルビットをシフトして、所定の長
さのマルチビットデータワードを生成する手段が設けら
れており、該マルチビットデータは、シリアルビット周
期の倍数である遅延インターバルに基づく所定の長さを
有し、さらに前記マルチビットデータワードよりも長さ
の短い、前記マルチビットデータワードの所定のビット
スライスを記憶する手段と設けられていること特徴とす
る時分割多重化（ＴＤＭ）システムにおけるシリアルデ
ータ流バッファリング装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に時分割多重化
（ＴＤＭ）通信システムに関する。また特にパラレルメ
モリバッファにシリアルデータによってアクセスするた
めの方法および装置に関する。
（ＴＤＭ）通信システムに関する。また特にパラレルメ
モリバッファにシリアルデータによってアクセスするた
めの方法および装置に関する。
【０００２】
【従来の技術】時分割多重化（ＴＤＭ）システムでは、
データはシリアルデータ流で伝送される。典型的にはビ
ットであるデータの各要素は、このデータ流内で所定の
周期を占有する。図１は、典型的なＴＤＭシステムにお
いてシリアルデータをどのようにビットストリームに編
成することができるかを示した概念図である。この例
は、標準のＴ１／Ｅ１電気通信シリアルビットストリー
ムに使用されるデータ編成を説明している。シリアルビ
ット１０は、タイムスロット１２と称されるユニットに
グループ化されている。個々のタイムスロットは、８つ
のビットの並びを含んでいる。タイムスロットは、フレ
ーム１４と称されるユニットにグループ化されている。
図示のように、Ｔ１／Ｅ１フレームはタイムスロットデ
ータを３２個（２５６ビット）含んでいる。業界標準に
準拠し、Ｔ１／Ｅ１フレーム内のデータは一般にパルス
符号変調（ＰＣＭ）されている。
データはシリアルデータ流で伝送される。典型的にはビ
ットであるデータの各要素は、このデータ流内で所定の
周期を占有する。図１は、典型的なＴＤＭシステムにお
いてシリアルデータをどのようにビットストリームに編
成することができるかを示した概念図である。この例
は、標準のＴ１／Ｅ１電気通信シリアルビットストリー
ムに使用されるデータ編成を説明している。シリアルビ
ット１０は、タイムスロット１２と称されるユニットに
グループ化されている。個々のタイムスロットは、８つ
のビットの並びを含んでいる。タイムスロットは、フレ
ーム１４と称されるユニットにグループ化されている。
図示のように、Ｔ１／Ｅ１フレームはタイムスロットデ
ータを３２個（２５６ビット）含んでいる。業界標準に
準拠し、Ｔ１／Ｅ１フレーム内のデータは一般にパルス
符号変調（ＰＣＭ）されている。
【０００３】ＴＤＭシステムは、例えばシリアルデータ
転送用のシーメンスプライベートブランチエクスチェン
ジ（Siemens Private Branch Exchange（ＰＢＸ））の
ような種々の電気通信システムに使用されている。この
ようなシステムでは、バッファメモリをアクセスするた
めに、シリアルデータを使用することがある。バッファ
メモリをアクセスするために、このシリアルデータはパ
ラレル形式に変換される。メモリバッファからのパラレ
ルデータは、その後シリアル形式に変換され、そしてシ
ステムにシリアルに伝送される。
転送用のシーメンスプライベートブランチエクスチェン
ジ（Siemens Private Branch Exchange（ＰＢＸ））の
ような種々の電気通信システムに使用されている。この
ようなシステムでは、バッファメモリをアクセスするた
めに、シリアルデータを使用することがある。バッファ
メモリをアクセスするために、このシリアルデータはパ
ラレル形式に変換される。メモリバッファからのパラレ
ルデータは、その後シリアル形式に変換され、そしてシ
ステムにシリアルに伝送される。
【０００４】図２は、シリアルデータをバッファリング
するための従来技術の装置を示している。この装置は、
メモリ２０、入力シフトレジスタ２２、入力ラッチ２
４、出力シフトレジスタ２６および出力ラッチ２８を含
んでいる。シリアルデータは入力シフトレジスタ２２に
より受信され、このシフトレジスタはシリアルパラレル
変換を行う。このシフトレジスタ２２の８ビット出力
は、一時的にラッチ２４に記憶される。ラッチ２４が必
要なのは、メモリ２０内にパラレルデータを記憶するた
めには、単一のシリアル入力ビットの所要時間よりも時
間が必要であることが多いからである。上記の適用では
タイムスロットデータは、バッファメモリ内のデータを
参照するためのアドレスとして使用されている。バッフ
ァメモリ２０からのデータは、出力ラッチ２８によって
ラッチされ、パラレルシリアルシフトレジスタを経由し
てシリアルデータに変換され、引き続いてシステムに伝
送される。電気通信システムでは、シリアルビットスト
リームによるバッファアクセスが要求されるような別の
適用も存在する。しかしながら例えば図２に示した実現
形態では、３２個のフリップフロップ相当部品が必要で
あり、このシステムの複雑さとコストを上昇させてい
る。
するための従来技術の装置を示している。この装置は、
メモリ２０、入力シフトレジスタ２２、入力ラッチ２
４、出力シフトレジスタ２６および出力ラッチ２８を含
んでいる。シリアルデータは入力シフトレジスタ２２に
より受信され、このシフトレジスタはシリアルパラレル
変換を行う。このシフトレジスタ２２の８ビット出力
は、一時的にラッチ２４に記憶される。ラッチ２４が必
要なのは、メモリ２０内にパラレルデータを記憶するた
めには、単一のシリアル入力ビットの所要時間よりも時
間が必要であることが多いからである。上記の適用では
タイムスロットデータは、バッファメモリ内のデータを
参照するためのアドレスとして使用されている。バッフ
ァメモリ２０からのデータは、出力ラッチ２８によって
ラッチされ、パラレルシリアルシフトレジスタを経由し
てシリアルデータに変換され、引き続いてシステムに伝
送される。電気通信システムでは、シリアルビットスト
リームによるバッファアクセスが要求されるような別の
適用も存在する。しかしながら例えば図２に示した実現
形態では、３２個のフリップフロップ相当部品が必要で
あり、このシステムの複雑さとコストを上昇させてい
る。
【０００５】
【発明が解決しようとする課題】本発明の課題は、公知
のシステムよりも少ない構成部品しか使用しない、ＴＤ
Ｍシステム内のパラレルバッファをシリアルデータでア
クセスするためのシステムを提供することである。
のシステムよりも少ない構成部品しか使用しない、ＴＤ
Ｍシステム内のパラレルバッファをシリアルデータでア
クセスするためのシステムを提供することである。
【０００６】
【課題を解決するための手段】上記課題は本発明によ
り、時分割多重化（ＴＤＭ）システムにおけるシリアル
データ流をバッファリングするための装置であって、複
数のシリアルビットをシフトして、所定の長さのマルチ
ビットデータワードを生成する手段が設けられており、
該マルチビットデータの長さは、シリアルビット周期(b
it period)の倍数である遅延インターバルに基づき、さ
らに前記マルチビットデータワードの長さよりも短い、
前記マルチビットデータワードの所定のビットスライス
を記憶する手段とが設けられていること特徴とする時分
割多重化（ＴＤＭ）システムにおけるシリアルデータ流
バッファリング装置とこの装置によるバッファリング方
法によって解決される。
り、時分割多重化（ＴＤＭ）システムにおけるシリアル
データ流をバッファリングするための装置であって、複
数のシリアルビットをシフトして、所定の長さのマルチ
ビットデータワードを生成する手段が設けられており、
該マルチビットデータの長さは、シリアルビット周期(b
it period)の倍数である遅延インターバルに基づき、さ
らに前記マルチビットデータワードの長さよりも短い、
前記マルチビットデータワードの所定のビットスライス
を記憶する手段とが設けられていること特徴とする時分
割多重化（ＴＤＭ）システムにおけるシリアルデータ流
バッファリング装置とこの装置によるバッファリング方
法によって解決される。
【０００７】
【発明の実施の形態】構成部品の数を低減するために本
発明のシステムは、ビット長がＴＤＭ電気通信システム
データの個々のタイムスロットよりも長くなるように選
定された拡張型のシフトレジスタを含む。シフトレジス
タ長を適当に選択することにより、上記のようなＴＤＭ
システムにおいて従来公知のシステムよりも比較的少な
い構成部品を使用するバッファアクセスレジスタが可能
となる。
発明のシステムは、ビット長がＴＤＭ電気通信システム
データの個々のタイムスロットよりも長くなるように選
定された拡張型のシフトレジスタを含む。シフトレジス
タ長を適当に選択することにより、上記のようなＴＤＭ
システムにおいて従来公知のシステムよりも比較的少な
い構成部品を使用するバッファアクセスレジスタが可能
となる。
【０００８】本発明の他の特徴、目的および利点は、以
下の詳細な説明および図によって明らかになる。
下の詳細な説明および図によって明らかになる。
【０００９】
【実施例】図面を参照すると、図３には本発明の１実施
形態によるＴＤＭデータをバッファリングする装置２９
のブロック回路図が示されている。このメモリバッファ
装置２９はパラレルバッファメモリ３０をアクセスする
ために、拡張された入力シフトレジスタ３２と拡張され
た出力シフトレジスタ３４とを有している。シリアルデ
ータは、装置２９に対する入力であり、また特に拡張シ
フトレジスタ３２に対する入力である。このシリアルデ
ータは図１に示したような形式に構成されている。この
形式のデータを受信する場合には装置２９は殊に有利で
あり、後続のタイムスロット中の所定の時点に、データ
のタイムスロット（８ビット）をメモリ３０内に記憶す
る。
形態によるＴＤＭデータをバッファリングする装置２９
のブロック回路図が示されている。このメモリバッファ
装置２９はパラレルバッファメモリ３０をアクセスする
ために、拡張された入力シフトレジスタ３２と拡張され
た出力シフトレジスタ３４とを有している。シリアルデ
ータは、装置２９に対する入力であり、また特に拡張シ
フトレジスタ３２に対する入力である。このシリアルデ
ータは図１に示したような形式に構成されている。この
形式のデータを受信する場合には装置２９は殊に有利で
あり、後続のタイムスロット中の所定の時点に、データ
のタイムスロット（８ビット）をメモリ３０内に記憶す
る。
【００１０】拡張シフト入力レジスタ３２は、複数のシ
リアル入力ビットをシフトすることによってシリアルパ
ラレル変換を行い、マルチビットデータワードを生成す
る。このマルチビットデータワードの長さは、シリアル
ビット周期の倍数である遅延インターバルに基づく。こ
の遅延インターバルは、１タイムスロットの周期よりも
短くなくてはならない。ここに示した実施例では、拡張
シフトレジスタ３２は、１２個のレジスタを有し、１２
ビット長のマルチビットワードを生成することができ
る。到来するビットは、レジスタ３２の最下位ビット
（ビット０）から、個々のタイムスロットの最上位ビッ
ト（ビット７）に向かってシフトされる。ビットは、そ
れぞれのビット周期に１回シフトされる。
リアル入力ビットをシフトすることによってシリアルパ
ラレル変換を行い、マルチビットデータワードを生成す
る。このマルチビットデータワードの長さは、シリアル
ビット周期の倍数である遅延インターバルに基づく。こ
の遅延インターバルは、１タイムスロットの周期よりも
短くなくてはならない。ここに示した実施例では、拡張
シフトレジスタ３２は、１２個のレジスタを有し、１２
ビット長のマルチビットワードを生成することができ
る。到来するビットは、レジスタ３２の最下位ビット
（ビット０）から、個々のタイムスロットの最上位ビッ
ト（ビット７）に向かってシフトされる。ビットは、そ
れぞれのビット周期に１回シフトされる。
【００１１】先行のタイムスロット内のシフトされた８
つのビットは、シフトレジスタの下位の８タップにおい
て、後続のタイムスロットの第４ビット周期中に取り出
すことができる。この第４ビット周期中に、メモリ３０
に対する入力アクセスが行われる。
つのビットは、シフトレジスタの下位の８タップにおい
て、後続のタイムスロットの第４ビット周期中に取り出
すことができる。この第４ビット周期中に、メモリ３０
に対する入力アクセスが行われる。
【００１２】バッファアクセス動作中には、メモリ内容
は拡張出力シフトレジスタ３４の下位８ビットに供給さ
れる。次にこのシフトレジスタ３４の内容は個々のビッ
ト周期に１回、レジスタ３４の最上位ビット（ビット１
１）の方にシフトされる。メモリデータは、先行のタイ
ムスロットの第５ビット中にこのシフトレジスタの下位
８ビットにロードされる。これによってＴＤＭプロトコ
ルに準拠して、後続のタイムスロット中にデータをシリ
アルにレジスタ３９から出力することができる。
は拡張出力シフトレジスタ３４の下位８ビットに供給さ
れる。次にこのシフトレジスタ３４の内容は個々のビッ
ト周期に１回、レジスタ３４の最上位ビット（ビット１
１）の方にシフトされる。メモリデータは、先行のタイ
ムスロットの第５ビット中にこのシフトレジスタの下位
８ビットにロードされる。これによってＴＤＭプロトコ
ルに準拠して、後続のタイムスロット中にデータをシリ
アルにレジスタ３９から出力することができる。
【００１３】択一的な実施形態では、上記とはサイズの
異なる入力拡張シフトレジスタと出力拡張レジスタを使
用できることに注意されたい。したがって例えば９ビッ
トシフトレジスタを使用できる。この場合には、拡張シ
フトレジスタ３２は到来するビットを上記と同様に最下
位ビットから最上位ビットに向かってシフトしながら受
信する。先行するタイムスロットの８ビットは、次のタ
イムスロットの第１ビット周期に取り出すことができ、
メモリに対する入力アクセスが実行される。同様にメモ
リデータは、先行するタイムスロットの最終ビット周期
中に出力シフトレジスタ３４の下位８ビットにロードさ
れる。
異なる入力拡張シフトレジスタと出力拡張レジスタを使
用できることに注意されたい。したがって例えば９ビッ
トシフトレジスタを使用できる。この場合には、拡張シ
フトレジスタ３２は到来するビットを上記と同様に最下
位ビットから最上位ビットに向かってシフトしながら受
信する。先行するタイムスロットの８ビットは、次のタ
イムスロットの第１ビット周期に取り出すことができ、
メモリに対する入力アクセスが実行される。同様にメモ
リデータは、先行するタイムスロットの最終ビット周期
中に出力シフトレジスタ３４の下位８ビットにロードさ
れる。
【００１４】図４は、本発明の別の実施形態にしたが
い、ＴＤＭデータの複数チャネルをバッファリングする
装置のブロック回路図を示している。この装置４０は、
ＴＤＭシステムのシリアルデータのバッファインタフェ
ースと、コンピュータシステムからのＰＣＩ（Peripher
al component interface)を介するパラレルデータのバ
ッファインタフェースとを備えており、ＰＢＸシステム
の一部を構成するＢチャネルアクセス装置（ＢＣＡＤ）
として使用可能である。この装置４０には、複数の入力
シフトレジスタ４２〜４８と、マルチプレクサ（ＭＵ
Ｘ）５０と、複数の出力シフトレジスタ５２〜５８と、
制御器６０と、パラレル入力ポート６２と、パラレル出
力バッファ６４とが含まれている。それぞれのシリアル
データ流は、図１の形式にしたがってシリアルデータを
伝送するＰＣＭデータハイウェイである。個々のハイウ
ェイ上のシリアルデータは、入力シフトレジスタ４２〜
４８によって同時に受信される。個々の入力シフトレジ
スタ４２〜４８は、到来するＰＣＭデータをシリアルパ
ラレル変換し、引き続き制御器６０の制御によりメモリ
３０に供給する。この例ではメモリ３０は、個々のＰＣ
Ｍチャネルに相応する１６ビットデータワードを記憶す
るために複数のバッファに分割されている。装置４０
は、ＰＣＩチャネルとＰＣＭチャネルとの間の連続的な
データの流れを提供するために使用可能である。
い、ＴＤＭデータの複数チャネルをバッファリングする
装置のブロック回路図を示している。この装置４０は、
ＴＤＭシステムのシリアルデータのバッファインタフェ
ースと、コンピュータシステムからのＰＣＩ（Peripher
al component interface)を介するパラレルデータのバ
ッファインタフェースとを備えており、ＰＢＸシステム
の一部を構成するＢチャネルアクセス装置（ＢＣＡＤ）
として使用可能である。この装置４０には、複数の入力
シフトレジスタ４２〜４８と、マルチプレクサ（ＭＵ
Ｘ）５０と、複数の出力シフトレジスタ５２〜５８と、
制御器６０と、パラレル入力ポート６２と、パラレル出
力バッファ６４とが含まれている。それぞれのシリアル
データ流は、図１の形式にしたがってシリアルデータを
伝送するＰＣＭデータハイウェイである。個々のハイウ
ェイ上のシリアルデータは、入力シフトレジスタ４２〜
４８によって同時に受信される。個々の入力シフトレジ
スタ４２〜４８は、到来するＰＣＭデータをシリアルパ
ラレル変換し、引き続き制御器６０の制御によりメモリ
３０に供給する。この例ではメモリ３０は、個々のＰＣ
Ｍチャネルに相応する１６ビットデータワードを記憶す
るために複数のバッファに分割されている。装置４０
は、ＰＣＩチャネルとＰＣＭチャネルとの間の連続的な
データの流れを提供するために使用可能である。
【００１５】メモリからのパラレルデータは、出力シフ
トレジスタ５２〜５８と１６ビットバッファ６４に伝送
される。この出力シフトレジスタは、メモリからのパラ
レルデータをシリアルデータに変換する。この１６ビッ
トバッファ６４は、１６ビットのＰＣＩデータをバッフ
ァリングするために使用される。
トレジスタ５２〜５８と１６ビットバッファ６４に伝送
される。この出力シフトレジスタは、メモリからのパラ
レルデータをシリアルデータに変換する。この１６ビッ
トバッファ６４は、１６ビットのＰＣＩデータをバッフ
ァリングするために使用される。
【００１６】ＰＣＭインタフェースは、一定の速度で動
作しなければならないため、メモリ３０に対するアクセ
スはこのＰＣＭインタフェースに同期される。個々のデ
ータフレームに対して、１フレーム分のデータ（３２バ
イト）をＰＣＭインタフェースフェースとＰＣＩインタ
フェースとの間で双方向に移動しなければならない。こ
のために、パラレルデータはメモリ３０に１６ビットワ
ードとして伝送される。
作しなければならないため、メモリ３０に対するアクセ
スはこのＰＣＭインタフェースに同期される。個々のデ
ータフレームに対して、１フレーム分のデータ（３２バ
イト）をＰＣＭインタフェースフェースとＰＣＩインタ
フェースとの間で双方向に移動しなければならない。こ
のために、パラレルデータはメモリ３０に１６ビットワ
ードとして伝送される。
【００１７】個々の入力シフトレジスタ４２〜４８は、
相応のシリアルデータ流を受信する。これらのシリアル
データ流は、ＰＣＭデータハイウェイであり、それぞれ
は図１に示した形式にしたがって編成されたシリアルデ
ータを伝送する。個々のハイウェイのシリアルデータ
は、入力シフトレジスタ４２〜４８によって同時に受信
される。個々の入力シフトレジスタ４２〜４８は、到来
するＰＣＭデータのシリアルパラレル変換を実行し、こ
のＰＣＭデータをメモリ３０に記憶できるようにする。
相応のシリアルデータ流を受信する。これらのシリアル
データ流は、ＰＣＭデータハイウェイであり、それぞれ
は図１に示した形式にしたがって編成されたシリアルデ
ータを伝送する。個々のハイウェイのシリアルデータ
は、入力シフトレジスタ４２〜４８によって同時に受信
される。個々の入力シフトレジスタ４２〜４８は、到来
するＰＣＭデータのシリアルパラレル変換を実行し、こ
のＰＣＭデータをメモリ３０に記憶できるようにする。
【００１８】入力シフトレジスタ４２〜４８はすべて長
さが異なる。例に示したようにＰＣＭ０シフトレジスタ
４２の長さは１７ビットであり、ＰＣＭ１シフトレジス
タ４４の長さは１８ビットであり、ＰＣＭ２シフトレジ
スタ４６の長さは１９ビットであり、ＰＣＭ３シフトレ
ジスタ４８の長さは２０ビットである。１６ビット出力
ワードは個々のレジスタ４２〜４８から、ＰＣＭ０レジ
スタ４２から始めてＰＣＭ３レジスタ４８まで連続して
順次読み出される。レジスタ４２〜４８は、ＰＣＭデー
タビットレートでアクセスされ、それぞれ相応のビット
周期中にアクセスされる。シフトレジスタ４２〜４８の
長さがそれぞれ異なることによって、到来するシリアル
データを適切に配置し、メモリ３０に書き込むことがで
きる。これにより到来するデータの消失が回避され、そ
れぞれのレジスタの出力側に余分なラッチを必要としな
い。
さが異なる。例に示したようにＰＣＭ０シフトレジスタ
４２の長さは１７ビットであり、ＰＣＭ１シフトレジス
タ４４の長さは１８ビットであり、ＰＣＭ２シフトレジ
スタ４６の長さは１９ビットであり、ＰＣＭ３シフトレ
ジスタ４８の長さは２０ビットである。１６ビット出力
ワードは個々のレジスタ４２〜４８から、ＰＣＭ０レジ
スタ４２から始めてＰＣＭ３レジスタ４８まで連続して
順次読み出される。レジスタ４２〜４８は、ＰＣＭデー
タビットレートでアクセスされ、それぞれ相応のビット
周期中にアクセスされる。シフトレジスタ４２〜４８の
長さがそれぞれ異なることによって、到来するシリアル
データを適切に配置し、メモリ３０に書き込むことがで
きる。これにより到来するデータの消失が回避され、そ
れぞれのレジスタの出力側に余分なラッチを必要としな
い。
【００１９】連続的なデータの流れを提供するために、
８つのＰＣＭチャネル動作が、２タイムスロット周期に
１回実行されなければならない。個々のＰＣＭ入力に対
して４回のメモリ書き込み動作が実行され、出力される
個々のＰＣＭチャネルに相応して４回のメモリ読み出し
動作が実行される。この例では、メモリ３０は１６ビッ
トデータワードを記憶する。
８つのＰＣＭチャネル動作が、２タイムスロット周期に
１回実行されなければならない。個々のＰＣＭ入力に対
して４回のメモリ書き込み動作が実行され、出力される
個々のＰＣＭチャネルに相応して４回のメモリ読み出し
動作が実行される。この例では、メモリ３０は１６ビッ
トデータワードを記憶する。
【００２０】出力シフトレジスタは、メモリ３０から読
み出したデータのパラレルシリアル変換を実行する。こ
れら出力シフトレジスタは、入力シフトレジスタ４２〜
４８と同様に相互に異なる長さを有する。個々の出力レ
ジスタ５２〜５８のシリアル出力は、相応のＰＣＭデー
タハイウェイに供給される。バッファ６４は、ＰＣＩデ
ータのバッファリングのために使用される。相互に異な
る長さを有するシフトレジスタを含むことによって、個
々のＰＣＭチャネルのシフトレジスタ／ラッチの対を用
意する必要がなくなる。これにより装置４０の構成部品
数が格段に低減される。
み出したデータのパラレルシリアル変換を実行する。こ
れら出力シフトレジスタは、入力シフトレジスタ４２〜
４８と同様に相互に異なる長さを有する。個々の出力レ
ジスタ５２〜５８のシリアル出力は、相応のＰＣＭデー
タハイウェイに供給される。バッファ６４は、ＰＣＩデ
ータのバッファリングのために使用される。相互に異な
る長さを有するシフトレジスタを含むことによって、個
々のＰＣＭチャネルのシフトレジスタ／ラッチの対を用
意する必要がなくなる。これにより装置４０の構成部品
数が格段に低減される。
【００２１】制御器６０は、選択信号（ＳＥＬ）をマル
チプレクサ５０にストローブし、ロードイネーブル信号
（ＬＥ）を出力シフトレジスタ５２〜５８とパラレル出
力バッファ６４にストローブすることによってメモリア
クセスを制御する。ＴＤＭタイムスロットの個々のビッ
ト周期中に、制御器６０はつぎの３つの機能のうちの１
つを実行可能である。すなわち （１）制御器６０は、入力シフトレジスタ４２〜４８の
うちの１つから入力された、メモリ３０に書き込むべき
データを１つ選択する。
チプレクサ５０にストローブし、ロードイネーブル信号
（ＬＥ）を出力シフトレジスタ５２〜５８とパラレル出
力バッファ６４にストローブすることによってメモリア
クセスを制御する。ＴＤＭタイムスロットの個々のビッ
ト周期中に、制御器６０はつぎの３つの機能のうちの１
つを実行可能である。すなわち （１）制御器６０は、入力シフトレジスタ４２〜４８の
うちの１つから入力された、メモリ３０に書き込むべき
データを１つ選択する。
【００２２】（２）メモリ出力値を受信するために、出
力シフトレジスタ５２〜５８のうちの１つを選択する。
力シフトレジスタ５２〜５８のうちの１つを選択する。
【００２３】（３） ＰＣＭ動作間に、ＰＣＩに対する
読み込みアクセスまたは書き込みアクセスを許可する。
読み込みアクセスまたは書き込みアクセスを許可する。
【図面の簡単な説明】
【図１】Ｔ１キャリアシリアルデータの概念図である。
【図２】シリアルデータをバッファリングするための従
来公知の回路のブロック回路図である。
来公知の回路のブロック回路図である。
【図３】本発明の実施形態にしたがってＴＤＭデータを
バッファリングする装置のブロック回路図である。
バッファリングする装置のブロック回路図である。
【図４】本発明の別の実施形態にしたがってＴＤＭデー
タの複数チャネルをバッファリングする装置のブロック
回路図である。
タの複数チャネルをバッファリングする装置のブロック
回路図である。
１０ シリアルビット １２ タイムスロット １４ フレーム ２０ メモリ ２２ 入力シフトレジスタ ２４ 入力ラッチ ２６ 出力シフトレジスタ ２８ 出力ラッチ ２９ メモリバッファ装置 ３０ メモリ ３２ 拡張入力シフトレジスタ ３４ 拡張出力シフトレジスタ ４２〜４８ 入力シフトレジスタ ５０ マルチプレクサ ５２〜５８ 出力シフトレジスタ ６０ 制御器 ６４ １６ビットバッファ
Claims (13)
- 【請求項１】 時分割多重化（ＴＤＭ）システムにおけ
るシリアルデータ流をバッファリングするための装置に
おいて、 複数のシリアルビットをシフトして、所定の長さのマル
チビットデータワードを生成する手段が設けられてお
り、該マルチビットデータワードの前記長さは、シリア
ルビット周期の倍数である遅延インターバルに基づき、 さらに前記マルチビットデータワードよりも長さの短
い、前記マルチビットデータワードの所定のビットスラ
イスを記憶する手段とが設けられていることを特徴とす
るシリアルデータ流バッファリング装置。 - 【請求項２】 前記所定のビットスライスを前記記憶手
段から受信するための手段と、 前記所定のビットスライスをシフトし、出力シリアルデ
ータを生成するための手段とを有する請求項１に記載の
装置。 - 【請求項３】 前記所定のビットスライスをシフトする
手段は、前記遅延インターバルに基づく長さを有する請
求項２に記載の装置。 - 【請求項４】 前記所定のビットスライスをシフトする
手段は、シリアルビット周期の第２の倍数である第２の
遅延インターバルに基づく長さを有する請求項２に記載
の装置。 - 【請求項５】 時分割多重化（ＴＤＭ）システムにおけ
るシリアルデータ流をバッファリングするための装置に
おいて、 複数のシリアルデータ流に相応する複数のシフトレジス
タと、 複数のマルチビットデータワードを記憶するためのメモ
リと、 前記シフトレジスタの複数の所定のビットスライスをメ
モリに供給するためのマルチプレクサと、 該マルチプレクサに、前記の個々のシフトレジスタのう
ちの１つを所定の順序で選択させる制御器とを有し、 前記の個々のシフトレジスタは、相互に異なる長さを有
し、前記シリアルデータ流の相応する１つに対応するこ
とを特徴とするシリアルデータ流バッファリング装置。 - 【請求項６】 前記マルチプレクサと通信するパラレル
入力ポートを有する請求項５に記載の装置。 - 【請求項７】 前記メモリに相応する複数の出力シフト
レジスタを有する請求項５に記載の装置。 - 【請求項８】 前記出力シフトレジスタはそれぞれ異な
る長さを有する請求項７に記載の装置。 - 【請求項９】 前記制御器は、前記出力レジスタにロー
ドイネーブル信号を供給する請求項７に記載の装置。 - 【請求項１０】 前記制御器はロードイネーブル信号
を、前記出力シフトレジスタのそれぞれに所定の順序で
供給する請求項９に記載の装置。 - 【請求項１１】 前記メモリと通信するパラレル出力ポ
ートを有する請求項５に記載の装置。 - 【請求項１２】 前記制御器はロードイネーブル信号を
前記パラレル出力ポートに供給する請求項１１に記載の
装置。 - 【請求項１３】 時分割多重化（ＴＤＭ）システムにお
けるシリアルデータ流をバッファリングする方法におい
て、 所定の長さを有するシフトレジスタを設け、該シフトレ
ジスタの所定の長さはシリアルビット周期の倍数である
遅延インターバルに基づき、 前記シリアルデータ流を前記シフトレジスタ内でシフト
して、前記所定の長さに等しいマルチビットデータを生
成し、 前記マルチビットデータワードよりも長さの短い、前記
マルチビットデータのビットスライスを記憶することを
特徴とするシリアルデータ流バッファリング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8514698P | 1998-05-26 | 1998-05-26 | |
| US09/085146 | 1998-05-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036798A true JP2000036798A (ja) | 2000-02-02 |
Family
ID=22189749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11145283A Pending JP2000036798A (ja) | 1998-05-26 | 1999-05-25 | 時分割多重化システムにおけるメモリバッファアクセス方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0961435A3 (ja) |
| JP (1) | JP2000036798A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1984351B (zh) * | 2006-04-14 | 2010-08-25 | 华为技术有限公司 | 交换处理编码的位片到字节的转换装置及其方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2520585B2 (ja) * | 1983-06-06 | 1996-07-31 | 日通工株式会社 | 時分割通話路における時間スイツチ |
| CA2100729C (en) * | 1993-07-16 | 2001-01-16 | Simon Skierszkan | Serial bit rate converter embedded in a switching matrix |
-
1999
- 1999-04-30 EP EP99108473A patent/EP0961435A3/en not_active Withdrawn
- 1999-05-25 JP JP11145283A patent/JP2000036798A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0961435A2 (en) | 1999-12-01 |
| EP0961435A3 (en) | 2003-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5212686A (en) | Asynchronous time division switching arrangement and a method of operating same | |
| EP1192753B1 (en) | Method and apparatus for shared buffer packet switching | |
| KR100303574B1 (ko) | 다중-포트 공용 메모리 인터페이스 및 관련 방법 | |
| US6967951B2 (en) | System for reordering sequenced based packets in a switching network | |
| US4885744A (en) | Apparatus for reconstructing and multiplexing frames of various origins made up of a variable number of packets of fixed length | |
| JPH0439820B2 (ja) | ||
| KR920007096B1 (ko) | 회로 스위칭 시스템 | |
| US6064670A (en) | Matrix for switching between two multiplex groups | |
| US5014268A (en) | Parallel time slot interchanger matrix and switch block module for use therewith | |
| JPH0685842A (ja) | 通信装置 | |
| US5146455A (en) | Wide range mixed rate TDM bus using a multiple of time slot interchange circuit switches | |
| US4612636A (en) | Multiple channel depacketizer | |
| JPH11266272A (ja) | 共用バッファ制御装置 | |
| US6259703B1 (en) | Time slot assigner for communication system | |
| JP2628701B2 (ja) | 優先順位付き情報パケット用交換装置 | |
| KR100229305B1 (ko) | 일련의 통신 시스템에 사용하기 위한 타임 슬롯 지정기 및 타임 슬롯 방법 | |
| JP2000036798A (ja) | 時分割多重化システムにおけるメモリバッファアクセス方法および装置 | |
| JPH05191441A (ja) | 非同期時分割データパケットと同様に同期時分割信号を処理するためのシステム | |
| US6961343B1 (en) | Cross-connection switch | |
| US4101737A (en) | Control arrangement in a time-space-time (t-s-t) time division multiple (t.d.m.) telecommunication switching system | |
| EP1636951B1 (en) | System and method for reformatting data | |
| NO843557L (no) | Konferansebro-krets | |
| US6269097B1 (en) | Time switch with the control memory | |
| US5905734A (en) | Time slot interchanger and digital communications terminal for ISDN D-channel assembly | |
| CA2109007C (en) | Time slot assigner for communication system |