JP2000032770A - Inverter device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、直流電圧を高周波
電圧に変換するインバータ装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter for converting a DC voltage into a high-frequency voltage.
【0002】[0002]
【従来の技術】従来より提供されているインバータ装置
は、図8に示すように、一対のスイッチング素子Q1,
Q2の直列回路を含むものが多い。このインバータ装置
は、スイッチング素子Q1,Q2の直列回路を直流電源
Vdcの両端間に接続し、両スイッチング素子Q1,Q
2を交互にオンオフさせることによって、両スイッチン
グ素子Q1,Q2の接続点(出力端子OUT)の電位
を、直流電源Vdcの正極電位と負極電位とに交互に変
化させるものである。したがって、出力端子OUTに接
続される負荷回路の一端の電位が直流電源Vdcの正極
電位と負極電位とに交互に変化し、負荷回路の一端の電
位が正極電位のときに負荷回路の他端の電位を相対的に
低電位とし、負荷回路の一端の電位が負極電位のときに
負荷回路の他端の電位を相対的に高電位とすれば負荷回
路に交番電流を流すことができる。負荷回路の他端の電
位を上述の関係とする回路構成としては、一対のスイッ
チング素子の直列回路を用いてスイッチング素子Q1,
Q2とともにブリッジ回路を構成するもの(フルブリッ
ジ形)、一対のコンデンサの直列回路を用いてスイッチ
ング素子Q1,Q2とともにブリッジ回路を構成するも
の(ハーフブリッジ形)、負荷回路とコンデンサとの直
列回路を一方のスイッチング素子Q1,Q2に並列的に
接続するもの(ハーフブリッジ形)などが知られてい
る。2. Description of the Related Art As shown in FIG. 8, a conventionally provided inverter device includes a pair of switching elements Q1 and Q2.
Many include a series circuit of Q2. In this inverter device, a series circuit of switching elements Q1 and Q2 is connected between both ends of a DC power supply Vdc, and both switching elements Q1 and Q2 are connected.
2 are alternately turned on and off, so that the potential at the connection point (output terminal OUT) between the two switching elements Q1 and Q2 is alternately changed to the positive potential and the negative potential of the DC power supply Vdc. Therefore, the potential at one end of the load circuit connected to the output terminal OUT alternates between the positive potential and the negative potential of the DC power supply Vdc, and when the potential at one end of the load circuit is the positive potential, the potential at the other end of the load circuit changes. If the potential is set to a relatively low potential and the potential at the other end of the load circuit is set to a relatively high potential when the potential at one end of the load circuit is the negative potential, an alternating current can flow through the load circuit. As a circuit configuration in which the potential at the other end of the load circuit has the above-described relationship, the switching element Q1,
A circuit that forms a bridge circuit with Q2 (full bridge type), a circuit that forms a bridge circuit with switching elements Q1 and Q2 using a series circuit of a pair of capacitors (half bridge type), a series circuit of a load circuit and a capacitor A device connected in parallel to one of the switching elements Q1 and Q2 (half-bridge type) is known.
【0003】ところで、スイッチング素子Q1,Q2を
オンオフさせる駆動信号S9,S11は、図9(a)に
示すような矩形波の制御信号S1を制御信号発生回路1
から出力し、制御信号を駆動回路2,3に与えることに
より生成される。直流電源Vdcの低電位側のスイッチ
ング素子Q2のソース電位は直流電源Vdcの負極電位
であるから、駆動回路3の基準電位も直流電源Vdcの
負極電位であり、したがって制御信号発生回路1の基準
電位と同電位になる。つまり、スイッチング素子Q2の
駆動信号S11(図9 (k))は、制御信号S1をNO
T回路4に通して反転した後、バッファよりなる駆動回
路3に通すことによって生成される。By the way, drive signals S9 and S11 for turning on and off the switching elements Q1 and Q2 include a square wave control signal S1 as shown in FIG.
, And is generated by giving a control signal to the drive circuits 2 and 3. Since the source potential of the switching element Q2 on the low potential side of the DC power supply Vdc is the negative potential of the DC power supply Vdc, the reference potential of the drive circuit 3 is also the negative potential of the DC power supply Vdc. And the same potential as. In other words, the drive signal S11 (FIG. 9 (k)) of the switching element Q2 changes the control signal S1 to NO.
After being inverted through the T circuit 4, it is generated by passing through the drive circuit 3 composed of a buffer.
【0004】一方、直流電源Vdcの高電位側のスイッ
チング素子Q1のソース電位はスイッチング素子Q2の
オンオフによって変化するから、駆動回路2から出力さ
れる駆動信号S9(図9(i))の基準電位をスイッチ
ング素子Q1のソース電位に一致させる必要がある。そ
こで、駆動回路2にはレベルシフト回路5が設けられて
いる。つまり、制御信号発生回路1から出力される制御
信号S1の立上がりエッジと立下りエッジとをそれぞれ
エッジ検出回路6a,6bにより検出して、図9(d)
(e)のようなエッジ信号S4,S5を生成し、これら
のエッジ信号S4,S5をレベルシフト回路5に通すこ
とにより、図9(f)(g)のようなセット信号S6と
リセット信号s7とを生成する。レベルシフト回路5
は、MOSFETよりなる一対のスイッチング素子SH
1,SH2と、各スイッチング素子SH1,SH2のド
レインにそれぞれ接続された抵抗R1,R2とを備え
る。各スイッチング素子SH1,SH2と各抵抗R1,
R2との直列回路は、それぞれ直流電源Vdcとは別電
源である制御用電源HVccに接続される。On the other hand, since the source potential of the switching element Q1 on the high potential side of the DC power supply Vdc changes depending on the on / off state of the switching element Q2, the reference potential of the drive signal S9 (FIG. 9 (i)) output from the drive circuit 2 Must be matched to the source potential of the switching element Q1. Therefore, a level shift circuit 5 is provided in the drive circuit 2. That is, the rising edge and the falling edge of the control signal S1 output from the control signal generation circuit 1 are detected by the edge detection circuits 6a and 6b, respectively, and FIG.
The edge signals S4 and S5 as shown in FIG. 9E are generated, and the edge signals S4 and S5 are passed through the level shift circuit 5, whereby the set signal S6 and the reset signal s7 as shown in FIGS. And generate Level shift circuit 5
Is a pair of switching elements SH composed of MOSFETs.
1 and SH2, and resistors R1 and R2 connected to the drains of the switching elements SH1 and SH2, respectively. Each switching element SH1, SH2 and each resistor R1,
The series circuit with R2 is connected to a control power supply HVcc which is a separate power supply from the DC power supply Vdc.
【0005】レベルシフト回路5より出力されたセット
信号S6とリセット信号S7とは、RSフリップフロッ
プ7に入力される。つまり、制御信号の立上りエッジと
立下りエッジとに対応してそれぞれ発生するセット信号
S6とリセット信号S7とをRSフリップフロップ7に
入力することにより、RSフリップフロップ7からは図
9(h)のように制御信号S1とほぼ同じ形の矩形波信
号S8を発生させることができる。この矩形波信号S8
をバッファ8に通すことによって図9(i)のような駆
動信号S9を得ることができるのである。ただし、RS
フリップフロップ7およびバッファ8には制御用電源H
Vccにより電源が供給されており、またRSフリップ
フロップ7およびバッファ8の基準電位はスイッチング
素子Q1のソース電位に一致させてあるから、駆動信号
S9はスイッチング素子Q1のソース電位を基準電位と
した信号になる。The set signal S6 and the reset signal S7 output from the level shift circuit 5 are input to an RS flip-flop 7. That is, by inputting the set signal S6 and the reset signal S7, which are respectively generated in response to the rising edge and the falling edge of the control signal, to the RS flip-flop 7, the RS flip-flop 7 outputs the signal shown in FIG. As described above, the rectangular wave signal S8 having substantially the same shape as the control signal S1 can be generated. This square wave signal S8
Is passed through the buffer 8 to obtain a drive signal S9 as shown in FIG. 9 (i). However, RS
The flip-flop 7 and the buffer 8 have a control power supply H
Since the power is supplied by Vcc and the reference potential of the RS flip-flop 7 and the buffer 8 is matched with the source potential of the switching element Q1, the driving signal S9 is a signal using the source potential of the switching element Q1 as the reference potential. become.
【0006】ところで、インバータ装置や負荷回路に何
らかの異常が生じたときには、インバータ装置の動作を
停止させてインバータ装置の破壊を防止する必要があ
る。そこで、この種の異常を検出するために異常検出回
路9が付設されており、異常検出回路9は正常時には図
9(b)のように出力S2をHレベルとし、異常時に出
力S2をLレベルとするように構成されている。また、
異常時にインバータ装置の動作を停止させるために、異
常検出回路9の出力S2により開閉されるゲート回路と
してのAND回路11,12を各駆動回路2,3の入力
端に設けてある。つまり、制御信号発生回路1の出力は
AND回路11を通して駆動回路2に入力され、またN
OT回路4の出力はAND回路12を通して駆動回路3
に入力される。その結果、図9(b)のように時刻t1
において異常が発生すると、図9(c)(j)のように
以後は駆動回路2,3への入力S3,S10がLレベル
になり、両スイッチング素子Q1,Q2がともにオフに
なる。By the way, when any abnormality occurs in the inverter device or the load circuit, it is necessary to stop the operation of the inverter device to prevent the inverter device from being destroyed. Therefore, an abnormality detection circuit 9 is provided to detect this kind of abnormality. When the abnormality detection circuit 9 is normal, the output S2 is set to the H level as shown in FIG. 9B, and when the abnormality is abnormal, the output S2 is set to the L level. It is configured so that Also,
In order to stop the operation of the inverter device in the event of an abnormality, AND circuits 11 and 12 as gate circuits that are opened and closed by the output S2 of the abnormality detection circuit 9 are provided at the input terminals of the driving circuits 2 and 3. That is, the output of the control signal generation circuit 1 is input to the drive circuit 2 through the AND circuit 11, and
The output of the OT circuit 4 is supplied to the drive circuit 3 through the AND circuit 12.
Is input to As a result, as shown in FIG.
In the case where an abnormality occurs, the inputs S3 and S10 to the drive circuits 2 and 3 thereafter become L level as shown in FIGS. 9C and 9J, and both the switching elements Q1 and Q2 are turned off.
【0007】ところで、図8に示す回路におけるエッジ
検出回路6a,6bは、入力信号の立上りないし立下り
を検出してパルス幅の短いセット信号ないしリセット信
号を発生させるものであるから、図10に示すように、
パルス幅を規定するための遅延回路を含む構成になって
いる。図10は立下りエッジを検出するエッジ検出回路
6bを示しており、遅延回路は抵抗R3とコンデンサC
3とNOT回路13とにより構成され、入力信号を遅延
回路に通した信号と入力信号とをNOR回路14に入力
して論理和の否定を出力するように構成されている。し
たがって、図11(a)に示すような矩形波信号S3が
入力されると、抵抗R3とコンデンサC3との接続点の
電位S12は図11(b)のように、入力された矩形波
信号S3の立上りと立下りとを傾斜させた形になる。こ
の信号をNOT回路13に入力することにより図11
(c)のように入力信号を遅延させて反転した形の矩形
波信号S13が得られるから、NOR回路14の出力S
5は図11(d)のように入力信号の立下り時点で発生
し、かつ遅延回路での遅延時間分のパルス幅を有したパ
ルス信号になる。The edge detection circuits 6a and 6b in the circuit shown in FIG. 8 detect the rising or falling of the input signal and generate a set signal or a reset signal having a short pulse width. As shown,
The configuration includes a delay circuit for defining the pulse width. FIG. 10 shows an edge detection circuit 6b for detecting a falling edge. The delay circuit includes a resistor R3 and a capacitor C3.
3 and a NOT circuit 13. The NOR circuit 14 is configured to input a signal obtained by passing an input signal through a delay circuit and an input signal to a NOR circuit 14 and to output a NOT of a logical sum. Therefore, when the rectangular wave signal S3 as shown in FIG. 11A is input, the potential S12 at the connection point between the resistor R3 and the capacitor C3 is changed to the input rectangular wave signal S3 as shown in FIG. The rise and fall are inclined. By inputting this signal to the NOT circuit 13, FIG.
As shown in (c), a rectangular wave signal S13 obtained by delaying and inverting the input signal is obtained.
Numeral 5 is a pulse signal which is generated at the falling point of the input signal as shown in FIG. 11D and has a pulse width corresponding to the delay time of the delay circuit.
【0008】このようなパルス信号を発生させるには、
入力信号のレベルの変化時点の前に入力信号のレベルが
ある程度の時間(遅延回路の時定数よりも十分に長い時
間)は変化せずに維持されている必要がある。To generate such a pulse signal,
It is necessary that the level of the input signal be kept unchanged for a certain period of time (a time sufficiently longer than the time constant of the delay circuit) before the point in time when the level of the input signal changes.
【0009】たとえば、図12(a)に示すような入力
信号S3であると、コンデンサC3が十分に充電されな
いから、抵抗R3とコンデンサC3との接続点の電位S
12が、図12(b)のように変化し、NOT回路13
の入力電圧の閾値に到達できないことになる。その結
果、図12(c)に示すように、NOT回路13の出力
S13はHレベルに保たれ、エッジ検出回路6bは立下
りエッジに対応したパルス信号を出力することができな
いことになる。For example, when the input signal S3 is as shown in FIG. 12A, the capacitor C3 is not sufficiently charged, and therefore the potential S at the connection point between the resistor R3 and the capacitor C3 is obtained.
12 changes as shown in FIG.
Cannot be reached. As a result, as shown in FIG. 12C, the output S13 of the NOT circuit 13 is kept at the H level, and the edge detection circuit 6b cannot output a pulse signal corresponding to the falling edge.
【0010】図12に示すような状態が生じるのは、エ
ッジ検出回路6bへの入力信号のHレベルの期間が短い
場合であって、具体的には制御信号発生回路1から出力
される制御信号が立ち上がった直後に異常検出回路9の
出力が立下った場合に相当する。つまり、エッジ検出回
路6aは制御信号の立上りエッジを検出するから、スイ
チング素子Q1はオンになり、その後、立下りエッジが
検出されずに制御が停止するから、スイッチング素子Q
1はオン状態に保たれることになる。The state as shown in FIG. 12 occurs when the period of the H level of the input signal to the edge detection circuit 6b is short, and more specifically, the control signal output from the control signal generation circuit 1 Corresponds to the case where the output of the abnormality detection circuit 9 falls immediately after the rise of the signal. That is, since the edge detection circuit 6a detects the rising edge of the control signal, the switching element Q1 is turned on, and thereafter, the control is stopped without detecting the falling edge.
1 will be kept on.
【0011】このように異常が検出された後にスイッチ
ング素子Q1がオン状態に保たれていると、異常が解除
されて異常検出回路9の出力がHレベルに復帰したとき
に、スイッチング素子Q2がオンになって両スイッチン
グ素子Q1,Q2が同時にオンになる場合が生じる。つ
まり、両スイッチング素子Q1,Q2が同時にオンにな
ることによって、直流電源Vdcの両端間が短絡状態に
なり両スイッチング素子Q1,Q2に過大な電流が流れ
ることがある。If the switching element Q1 is kept on after the abnormality is detected, the switching element Q2 is turned on when the abnormality is released and the output of the abnormality detecting circuit 9 returns to the H level. And both switching elements Q1 and Q2 are turned on at the same time. That is, when both switching elements Q1 and Q2 are turned on at the same time, both ends of DC power supply Vdc are short-circuited, and an excessive current may flow through both switching elements Q1 and Q2.
【0012】上述のようにスイッチング素子Q1のオン
の直後に異常検出回路9で異常が検出されたときにスイ
ッチング素子Q1をオフにできなくなるのは、エッジ検
出回路6bで生じる時間遅延のほかに、レベルシフト回
路5で生じる時間遅延が原因になる場合もある。As described above, when the abnormality is detected by the abnormality detection circuit 9 immediately after the switching element Q1 is turned on, the switching element Q1 cannot be turned off in addition to the time delay generated in the edge detection circuit 6b. There may be a case where a time delay generated in the level shift circuit 5 is a cause.
【0013】上述のような問題を解決するために、図1
3に示すように、駆動回路2の電源をコンデンサCbに
より供給する構成が考えられている。すなわち、比較的
低電圧の電源LVccを平滑コンデンサCaにより平滑
し、この平滑コンデンサCaの正極端と両スイッチング
素子Q1,Q2の接続点との間にダイオードDbとコン
デンサCbとの直列回路を挿入することによって、スイ
ッチング素子Q2のオンオフに応じてコンデンサCbを
充電する構成が考えられている。To solve the above problem, FIG.
As shown in FIG. 3, a configuration in which the power of the drive circuit 2 is supplied by a capacitor Cb has been considered. That is, the power supply LVcc having a relatively low voltage is smoothed by the smoothing capacitor Ca, and a series circuit of the diode Db and the capacitor Cb is inserted between the positive terminal of the smoothing capacitor Ca and the connection point between the two switching elements Q1 and Q2. Thus, a configuration is considered in which the capacitor Cb is charged according to the on / off state of the switching element Q2.
【0014】この構成では、インバータ装置が停止して
スイッチング素子Q2がオフになれば、コンデンサCb
への充電も停止するから、駆動回路2を通してコンデン
サCbが放電され、制御用電源HVccの電圧も低下す
ることになる。そこで、制御用電源HVccの電圧低下
を監視し、所定電圧以下になると駆動回路2からスイチ
ング素子Q1への駆動信号を強制的にLレベルに変化さ
せてスイッチング素子Q1をオフにする回路を付加すれ
ば、インバータ装置の停止後にスイッチング素子Q1が
オン状態に保たれるのを防止することができる。In this configuration, if the inverter device stops and the switching element Q2 turns off, the capacitor Cb
Is stopped, the capacitor Cb is discharged through the drive circuit 2, and the voltage of the control power supply HVcc also decreases. Therefore, it is necessary to add a circuit for monitoring the voltage drop of the control power supply HVcc and for forcibly changing the drive signal from the drive circuit 2 to the switching element Q1 to L level to turn off the switching element Q1 when the voltage drops below a predetermined voltage. Thus, it is possible to prevent the switching element Q1 from being kept on after the inverter device is stopped.
【0015】[0015]
【発明が解決しようとする課題】しかしながら、上述の
構成を採用したとしても、コンデンサCbの両端電圧の
低下には時間がかかるから、インバータ装置が停止した
ときにスイッチング素子Q1がオンに保たれ、その後、
コンデンサCbの両端電圧の低下によってスイッチング
素子Q1がオフになるまでに異常が解除されてインバー
タ装置が再動作すると、両スイッチング素子Q1,Q2
が同時にオンになるおそれがある。However, even if the above configuration is adopted, it takes time for the voltage across the capacitor Cb to decrease, so that the switching element Q1 is kept on when the inverter device stops operating. afterwards,
When the abnormality is removed by the time the switching element Q1 is turned off due to a decrease in the voltage across the capacitor Cb and the inverter device is restarted, the switching elements Q1, Q2
May be turned on at the same time.
【0016】本発明は上記事由に鑑みて為されたもので
あり、その目的は、動作停止後に再動作する際に直列接
続されているスイッチング素子が同時にオンになるのを
確実に防止したインバータ装置を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an inverter device that reliably prevents switching elements connected in series from being simultaneously turned on when restarting after an operation is stopped. Is to provide.
【0017】[0017]
【課題を解決するための手段】請求項1の発明は、直流
電源の両端間に接続された一対のスイッチング素子の直
列回路を含み、両スイッチング素子を交互にオンオフさ
せることにより両スイッチング素子の接続点の電位を直
流電源の正極電位と負極電位とに交互に切り換えるよう
にしたインバータ装置であって、両スイッチング素子の
オンオフの基準となる矩形波信号である制御信号を発生
させる制御信号発生回路と、前記制御信号から高電位側
のスイッチング素子の駆動信号を生成する第1の駆動回
路と、前記制御信号から低電位側のスイッチング素子の
駆動信号を生成する第2の駆動回路と、異常発生時に両
スイッチング素子をともにオフにするように第1および
第2の駆動回路に指示する異常検出回路と、前記異常検
出回路による異常の検出時に高電位側のスイッチング素
子にオフの指示が与えられた後に両スイッチング素子が
オフになるようにタイミングを制御する停止制御回路と
を備えるものである。The invention according to claim 1 includes a series circuit of a pair of switching elements connected between both ends of a DC power supply, and the two switching elements are connected alternately by turning on and off. An inverter device that alternately switches a potential of a point between a positive potential and a negative potential of a DC power supply, and a control signal generation circuit that generates a control signal that is a rectangular wave signal that is a reference for turning on and off both switching elements. A first drive circuit for generating a drive signal for the switching element on the high potential side from the control signal, a second drive circuit for generating a drive signal for the switching element on the low potential side from the control signal, An abnormality detection circuit that instructs the first and second drive circuits to turn off both switching elements, and an abnormality detected by the abnormality detection circuit. Both switching elements after the instruction of OFF is applied to the switching element having a high potential side is intended and a stop control circuit for controlling the timing to turn off during detection.
【0018】請求項2の発明は、請求項1の発明におい
て、第1の駆動回路が、制御信号の立上りエッジと立下
りエッジとをそれぞれ検出する一対のエッジ検出回路
と、各エッジ検出回路の出力をそれぞれ高電位側のスイ
ッチング素子への信号電位に変換するレベルシフト回路
と、レベルシフト回路の各出力をセット信号およびリセ
ット信号とするRSフリップフロップとを備えるもので
ある。According to a second aspect of the present invention, in the first aspect of the present invention, the first drive circuit includes a pair of edge detection circuits for detecting a rising edge and a falling edge of the control signal, respectively, It comprises a level shift circuit for converting the output into a signal potential for the switching element on the high potential side, and an RS flip-flop using each output of the level shift circuit as a set signal and a reset signal.
【0019】請求項3の発明は、請求項1または請求項
2の発明において、前記停止制御回路が、高電位側のス
イッチング素子がオンであると前記制御信号が次に反転
するまで待って高電位側のスイッチング素子をオフにす
るものである。According to a third aspect of the present invention, in the first or second aspect of the present invention, the stop control circuit waits until the control signal is inverted next when the high-potential side switching element is turned on. The switching element on the potential side is turned off.
【0020】[0020]
【発明の実施の形態】以下で説明する実施の形態の基本
構成は図8に示した従来の技術として説明した回路と同
様であるから、同機能を持つ構成については同符号を付
して説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The basic configuration of the embodiment described below is the same as that of the circuit described as the prior art shown in FIG. 8, and the components having the same functions are denoted by the same reference numerals. Is omitted.
【0021】(実施形態1)図1に示すように、図8に
示した従来構成との相違点は、異常検出回路9からの出
力をAND回路11に直接入力するのではなく、OR回
路15およびフィルタ回路16よりなる停止制御回路1
0に通してAND回路11に入力している点である。O
R回路15の他方の入力は制御信号発生回路1から出力
された制御信号になる。フィルタ回路16は、抵抗R4
とコンデンサC4との直列回路および抵抗R4に並列接
続されたダイオードD4とからなり、OR回路15の出
力がHレベルであるときに抵抗R4を介してコンデンサ
C4を充電し、OR回路15の出力がLレベルになると
ダイオードD4を通してコンデンサC4の電荷を放電す
るように構成されている。また、このフィルタ回路16
の出力端は抵抗R4とコンデンサC4との接続点であっ
てAND回路11に接続される。(Embodiment 1) As shown in FIG. 1, the point different from the conventional configuration shown in FIG. 8 is that the output from the abnormality detection circuit 9 is not directly input to the AND circuit 11 but the OR circuit 15 is used. Stop control circuit 1 including a filter circuit 16
0 is input to the AND circuit 11. O
The other input of the R circuit 15 is the control signal output from the control signal generation circuit 1. The filter circuit 16 includes a resistor R4
And a diode D4 connected in parallel with the resistor R4. When the output of the OR circuit 15 is at the H level, the capacitor C4 is charged via the resistor R4. When the level becomes L level, the charge of the capacitor C4 is discharged through the diode D4. Also, this filter circuit 16
Is the connection point between the resistor R4 and the capacitor C4 and is connected to the AND circuit 11.
【0022】しかして、図1に示した回路におけるOR
回路15およびフィルタ回路16は、図2(c)(d)
のように異常検出回路9からの出力(図2(b))の立
下りを制御信号S1の立下りまで遅延させる機能を有す
ることになる。つまり、OR回路15には異常検出回路
9の出力のほかに制御信号S1も入力されているから、
図2(a)のように制御信号S1がHレベルに立ち上が
った直後に図2(b)のように異常検出回路9の出力S
2が立下ったとしても、図2(c)のようにOR回路1
5の出力S14は制御信号S1の立下りまではHレベル
に維持される。その後、OR回路15の出力がLレベル
に立下ると、ダイオードD4を介してコンデンサC4の
電荷がただちに放出されて、図2(d)のように抵抗R
4とコンデンサC4との接続点の電位がLレベルになる
のである。ここに、制御信号S1がHレベルになれば抵
抗R4とコンデンサC4と接続点の電位S15はやや上
昇するが、フィルタ回路16は制御信号S1がHレベル
である期間に抵抗R4とコンデンサC4との接続点の電
位S15がAND回路11のしきい値を越えることがな
い程度に設定されている。The OR shown in the circuit shown in FIG.
The circuit 15 and the filter circuit 16 are shown in FIGS.
The function of delaying the fall of the output (FIG. 2B) from the abnormality detection circuit 9 until the fall of the control signal S1 is provided. That is, since the control signal S1 is input to the OR circuit 15 in addition to the output of the abnormality detection circuit 9,
Immediately after the control signal S1 rises to the H level as shown in FIG. 2A, the output S of the abnormality detecting circuit 9 is outputted as shown in FIG.
2 falls, as shown in FIG.
5 is maintained at H level until the fall of the control signal S1. Thereafter, when the output of the OR circuit 15 falls to the L level, the electric charge of the capacitor C4 is immediately released via the diode D4, and the resistance R as shown in FIG.
That is, the potential at the connection point between the capacitor 4 and the capacitor C4 becomes L level. Here, when the control signal S1 goes high, the potential S15 at the connection point between the resistor R4 and the capacitor C4 slightly increases, but the filter circuit 16 connects the resistor R4 and the capacitor C4 during the period when the control signal S1 is at the high level. The potential S15 at the connection point is set so as not to exceed the threshold value of the AND circuit 11.
【0023】結局、時刻t1において異常検出回路9に
より異常が検出されても、図2(e)のようにAND回
路11の出力S3は制御信号S1が立ち下がるまではL
レベルにならないように停止制御回路10によってタイ
ミングが制御されているから、エッジ検出回路6bやレ
ベルシフト回路5での遅延が生じても、スイッチング素
子Q1を確実にオフにすることができる。なお、図2に
おいて、(f)〜(k)はそれぞれエッジ回路6aの出
力S4、エッジ回路6bの出力S5、セット信号S6、
リセット信号S7、スイッチング素子Q1の駆動信号S
9、スイチッング素子Q2の駆動信号S11である。他
の構成および動作は実施形態10と同様である。As a result, even if the abnormality is detected by the abnormality detection circuit 9 at the time t1, the output S3 of the AND circuit 11 remains low until the control signal S1 falls as shown in FIG.
Since the timing is controlled by the stop control circuit 10 so as not to reach the level, even if a delay occurs in the edge detection circuit 6b or the level shift circuit 5, the switching element Q1 can be reliably turned off. In FIG. 2, (f) to (k) indicate the output S4 of the edge circuit 6a, the output S5 of the edge circuit 6b, and the set signal S6, respectively.
Reset signal S7, drive signal S for switching element Q1
9, a drive signal S11 for the switching element Q2. Other configurations and operations are the same as those of the tenth embodiment.
【0024】(実施形態2)本実施形態は、図3に示す
ように、実施形態1の構成に対して制御信号発生回路1
とAND回路11との間に2個のNOT回路17a,1
7bを挿入し、さらにOR回路15およびフィルタ回路
16に代えてDフリップフロップ18を用いたものであ
る。つまり、NOT回路17a,17bおよびDフリッ
プフロップ18により停止制御回路10が構成される。
Dフリップフロップ18は、異常検出回路9の出力がデ
ータ端子Dに入力され、制御信号がクロック端子Cに入
力されるものである。また、NOT回路17bの出力と
Dフリップフロップ18の出力とがAND回路11に入
力される。(Embodiment 2) In this embodiment, as shown in FIG. 3, a control signal generation circuit 1
Between the NOT circuit 17a, 1 and the AND circuit 11
7B is inserted, and a D flip-flop 18 is used instead of the OR circuit 15 and the filter circuit 16. That is, the stop control circuit 10 includes the NOT circuits 17a and 17b and the D flip-flop 18.
The D flip-flop 18 is such that the output of the abnormality detection circuit 9 is input to the data terminal D, and the control signal is input to the clock terminal C. The output of the NOT circuit 17b and the output of the D flip-flop 18 are input to the AND circuit 11.
【0025】AND回路11への一方の入力は2個のN
OT回路17a,17bを通るから遅延されることにな
り、図4(a)に示す制御信号S1を遅延した図4
(b)のような信号S16がAND回路11に入力され
る。また、図4(c)のように異常検出回路9の出力が
時刻t1においてLレベルになると、Dフリップフロッ
プ18のデータ端子Dへの入力はLレベルになるが、デ
ータ端子Dの出力がDフリップフロップ18の出力に反
映されるのは、制御信号S1の立上り時であるから、異
常検出回路9の出力S2の立下り後の制御信号S1の次
の立上り時点までは、図4(d)のようにDフリップフ
ロップ18の出力S17はHレベルに保たれる。その結
果、異常検出回路9の出力変化に伴ってAND回路11
の一方の入力端がLレベルになるタイミングは、AND
回路11の他方の入力端への入力(NOT回路17bの
出力)がLレベルになっている期間になる。つまり、ス
イッチング素子Q1のオフ期間中に異常検出回路9の出
力変化をAND回路11の出力に反映させるから、イン
バータ装置の停止時にスイッチング素子Q1がオンに保
たれるのを防止することができる。なお、図4(e)〜
(h)は、それぞれAND回路11の出力S3、エッジ
検出回路6aの出力S4、エッジ検出回路6bの出力S
5、スイッチング素子Q1への駆動信号S9である。他
の構成および動作は実施形態1と同様である。One input to the AND circuit 11 is two N
Since the signal passes through the OT circuits 17a and 17b, it is delayed, and the control signal S1 shown in FIG.
A signal S16 as shown in (b) is input to the AND circuit 11. 4C, when the output of the abnormality detection circuit 9 becomes L level at the time t1, the input to the data terminal D of the D flip-flop 18 becomes L level, but the output of the data terminal D becomes D level. Since the output of the flip-flop 18 is reflected at the time of the rise of the control signal S1, the output signal of the abnormality detection circuit 9 until the next rise of the control signal S1 after the fall of the output S2 of FIG. , The output S17 of the D flip-flop 18 is kept at the H level. As a result, the output of the abnormality detection circuit 9 changes with the AND circuit 11.
The timing at which one of the input terminals becomes L level is determined by AND
This is a period during which the input to the other input terminal of the circuit 11 (the output of the NOT circuit 17b) is at the L level. That is, since the output change of the abnormality detection circuit 9 is reflected on the output of the AND circuit 11 during the off period of the switching element Q1, it is possible to prevent the switching element Q1 from being kept on when the inverter device is stopped. In addition, FIG.
(H) shows the output S3 of the AND circuit 11, the output S4 of the edge detection circuit 6a, and the output S4 of the edge detection circuit 6b, respectively.
5, a drive signal S9 to the switching element Q1. Other configurations and operations are the same as those of the first embodiment.
【0026】(実施形態3)本実施形態は、図5に示す
ように、実施形態2の構成においてDフリップフロップ
18の非反転出力だけではなく反転出力も用いるように
したものである。つまり、実施形態2におけるAND回
路12に代えてNOR回路19を用い、NOR回路19
にはDフリップフロップ18の反転出力と、NOT回路
17bの出力とを入力している。したがって、NOT回
路4は不要になっている。この構成による動作は実施形
態2とほぼ同様であり、制御信号発生回路1から図6
(a)のような制御信号S1が出力され、2個のNOT
回路17a,17bにより制御信号が遅延されて図6
(b)のような信号S16になる。一方、図6(c)の
ように時刻t1において異常検出回路9の出力S2が立
下ると、次に制御信号S1が立ち上がる時点で図6
(d)のようにDフリップフロップ18の非反転出力S
18が立下り、同時に図6(e)のようにDフリップフ
ロップ18の反転出力S19が立上がる。NOR回路1
9はDフリップフロップ18の反転出力がLレベルであ
る期間には、NOT回路17bの出力を反転して出力す
るから、図6(i)のような矩形波信号S10を出力
し、この矩形波信号S10が駆動回路3を通して駆動信
号S11としてスイッチング素子Q2の駆動に用いられ
る。なお、図6(f)〜(h)はそれぞれAND回路1
1の出力S3、エッジ検出回路6bの出力S5、スイッ
チング素子Q1の駆動信号S9を示す。本実施形態は、
異常検出回路9での異常検出後に、スイッチング素子Q
2が一旦オンになった後にオフになってから停止する点
で他の実施形態と相違する。(Embodiment 3) In the present embodiment, as shown in FIG. 5, not only the non-inverted output but also the inverted output of the D flip-flop 18 is used in the configuration of the second embodiment. That is, the NOR circuit 19 is used instead of the AND circuit 12 in the second embodiment,
, The inverted output of the D flip-flop 18 and the output of the NOT circuit 17b are input. Therefore, the NOT circuit 4 becomes unnecessary. The operation according to this configuration is almost the same as that of the second embodiment.
A control signal S1 as shown in FIG.
The control signal is delayed by the circuits 17a and 17b, as shown in FIG.
A signal S16 as shown in FIG. On the other hand, when the output S2 of the abnormality detection circuit 9 falls at the time t1 as shown in FIG. 6C, when the control signal S1 rises next, FIG.
The non-inverted output S of the D flip-flop 18 as shown in FIG.
18 falls, and at the same time, the inverted output S19 of the D flip-flop 18 rises as shown in FIG. NOR circuit 1
9 outputs a rectangular wave signal S10 as shown in FIG. 6 (i) because the output of the NOT circuit 17b is inverted during the period when the inverted output of the D flip-flop 18 is at the L level. The signal S10 is used as a drive signal S11 through the drive circuit 3 to drive the switching element Q2. FIGS. 6F to 6H respectively show the AND circuit 1
1 shows an output S3, an output S5 of the edge detection circuit 6b, and a drive signal S9 of the switching element Q1. In this embodiment,
After the abnormality detection circuit 9 detects an abnormality, the switching element Q
2 is different from the other embodiments in that it is turned on once, then turned off, and then stopped.
【0027】なお、上述した各実施形態では、両スイッ
チング素子Q1,Q2のオンオフの間に休止期間を設け
ていないが、図7に示すように、両スイッチング素子Q
1,Q2のオンオフの切換時に両スイッチング素子Q
1,Q2が同時にオフになる期間(デッドタイムDT)
を設けてもよい。このようにデッドタイムDTを設ける
場合には、上述した各実施形態の構成にデッドタイムD
Tを発生させる構成を追加するだけでよい。In each of the embodiments described above, no pause period is provided between the on and off of the switching elements Q1 and Q2, but as shown in FIG.
1, Q2 when switching on and off
Period during which 1 and Q2 are simultaneously turned off (dead time DT)
May be provided. When the dead time DT is provided as described above, the dead time D is added to the configuration of each embodiment described above.
It is only necessary to add a configuration for generating T.
【0028】[0028]
【発明の効果】請求項1の発明は、直流電源の両端間に
接続された一対のスイッチング素子の直列回路を含み、
両スイッチング素子を交互にオンオフさせることにより
両スイッチング素子の接続点の電位を直流電源の正極電
位と負極電位とに交互に切り換えるようにしたインバー
タ装置であって、両スイッチング素子のオンオフの基準
となる矩形波信号である制御信号を発生させる制御信号
発生回路と、制御信号から高電位側のスイッチング素子
の駆動信号を生成する第1の駆動回路と、制御信号から
低電位側のスイッチング素子の駆動信号を生成する第2
の駆動回路と、異常発生時に両スイッチング素子をとも
にオフにするように第1および第2の駆動回路に指示す
る異常検出回路と、異常検出回路による異常の検出時に
高電位側のスイッチング素子にオフの指示が与えられた
後に両スイッチング素子がオフになるようにタイミング
を制御する停止制御回路とを備えるものであり、異常検
出時に高電位側のスイッチング素子にオフの指示が与え
られた後に両スイッチング素子がオフになるから、従来
構成のように高電電位側のスイッチング素子がオンのま
まで両スイッチング素子の動作が停止することがなく、
異常からの復旧時に両スイッチング素子が同時に導通す
ることによる直流電源の短絡を確実に防止することがで
きるという利点がある。The invention of claim 1 includes a series circuit of a pair of switching elements connected between both ends of a DC power supply,
An inverter device in which both switching elements are alternately turned on and off to alternately switch a potential at a connection point between the two switching elements to a positive potential and a negative potential of a DC power supply, and serve as a reference for turning on and off the two switching elements. A control signal generation circuit for generating a control signal that is a rectangular wave signal, a first drive circuit for generating a drive signal for a high-potential side switching element from the control signal, and a drive signal for a low-potential side switching element from the control signal Second to generate
Drive circuit, an abnormality detection circuit that instructs the first and second drive circuits to turn off both switching elements when an abnormality occurs, and a high potential side switching element when the abnormality detection circuit detects an abnormality. And a stop control circuit that controls the timing so that both switching elements are turned off after the instruction is given. Since the element is turned off, the operation of both switching elements does not stop while the switching element on the high potential side remains on as in the conventional configuration,
There is an advantage that a short circuit of the DC power supply due to simultaneous conduction of both switching elements at the time of recovery from the abnormality can be reliably prevented.
【0029】請求項3の発明は、請求項1または請求項
2の発明において、停止制御回路が、高電位側のスイッ
チング素子がオンであると制御信号が次に反転するまで
待って高電位側のスイッチング素子をオフにするもので
あり、高電位側のスイッチング素子がオンになった直後
に異常検出回路が異常を検出したとしても高電位側のス
イッチング素子をオフにするための駆動信号を確実に発
生させることができ、しかも異常の発生から制御信号の
半周期以内の比較的短い時間で高電位側のスイッチング
素子をオフにすることができる。According to a third aspect of the present invention, in the first or second aspect of the present invention, the stop control circuit waits until the control signal is inverted next when the high-potential side switching element is turned on. This ensures that the drive signal for turning off the high-potential side switching element is ensured even if the abnormality detection circuit detects an abnormality immediately after the high-potential side switching element is turned on. The switching element on the high potential side can be turned off in a relatively short time within a half cycle of the control signal from the occurrence of the abnormality.
【図1】本発明の実施形態1を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図2】同上の動作説明図である。FIG. 2 is an operation explanatory view of the above.
【図3】本発明の実施形態2を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図4】同上の動作説明図である。FIG. 4 is an operation explanatory view of the above.
【図5】本発明の実施形態3を示す回路図である。FIG. 5 is a circuit diagram showing a third embodiment of the present invention.
【図6】同上の動作説明図である。FIG. 6 is an operation explanatory view of the above.
【図7】本発明の他の動作例を示す説明図である。FIG. 7 is an explanatory diagram showing another operation example of the present invention.
【図8】従来例を示す回路図である。FIG. 8 is a circuit diagram showing a conventional example.
【図9】同上の動作説明図である。FIG. 9 is an operation explanatory view of the above.
【図10】同上の要部回路図である。FIG. 10 is a main part circuit diagram of the same.
【図11】同上の動作説明図である。FIG. 11 is an operation explanatory diagram of the above.
【図12】同上の動作説明図である。FIG. 12 is an operation explanatory view of the above.
【図13】他の従来例を示す要部回路図である。FIG. 13 is a main part circuit diagram showing another conventional example.
1 制御信号発生回路 2 駆動回路 3 駆動回路 5 レベルシフト回路 6a,6b エッジ検出回路 7 RSフリップフロップ 9 異常検出回路 10 停止制御回路 Q1,Q2 スイッチング素子 Vdc 直流電源 DESCRIPTION OF SYMBOLS 1 Control signal generation circuit 2 Drive circuit 3 Drive circuit 5 Level shift circuit 6a, 6b Edge detection circuit 7 RS flip-flop 9 Abnormality detection circuit 10 Stop control circuit Q1, Q2 Switching element Vdc DC power supply
Claims (3)
イッチング素子の直列回路を含み、両スイッチング素子
を交互にオンオフさせることにより両スイッチング素子
の接続点の電位を直流電源の正極電位と負極電位とに交
互に切り換えるようにしたインバータ装置であって、両
スイッチング素子のオンオフの基準となる矩形波信号で
ある制御信号を発生させる制御信号発生回路と、前記制
御信号から高電位側のスイッチング素子の駆動信号を生
成する第1の駆動回路と、前記制御信号から低電位側の
スイッチング素子の駆動信号を生成する第2の駆動回路
と、異常発生時に両スイッチング素子をともにオフにす
るように第1および第2の駆動回路に指示する異常検出
回路と、前記異常検出回路による異常の検出時に高電位
側のスイッチング素子にオフの指示が与えられた後に両
スイッチング素子がオフになるようにタイミングを制御
する停止制御回路とを備えることを特徴とするインバー
タ装置。A DC power supply includes a series circuit of a pair of switching elements connected between both ends of the DC power supply, and by alternately turning on and off the switching elements, a potential at a connection point of the switching elements is set to a positive potential and a negative potential of the DC power supply. An inverter device that alternately switches between a potential and a potential, a control signal generation circuit that generates a control signal that is a rectangular wave signal that is a reference for turning on and off both switching elements, and a switching element on a high potential side from the control signal. And a second drive circuit for generating a drive signal for a low-potential side switching element from the control signal, and a second drive circuit for turning off both switching elements when an abnormality occurs. An abnormality detection circuit for instructing the first and second drive circuits, and a high-potential side switching element when an abnormality is detected by the abnormality detection circuit. A stop control circuit that controls timing so that both switching elements are turned off after an instruction to turn off is given to the child.
ッジと立下りエッジとをそれぞれ検出する一対のエッジ
検出回路と、各エッジ検出回路の出力をそれぞれ高電位
側のスイッチング素子への信号電位に変換するレベルシ
フト回路と、レベルシフト回路の各出力をセット信号お
よびリセット信号とするRSフリップフロップとを備え
ることを特徴とする請求項1記載のインバータ装置。2. A first drive circuit comprising: a pair of edge detection circuits for detecting a rising edge and a falling edge of a control signal, respectively; and a signal to a high-potential side switching element for outputting an output of each edge detection circuit. 2. The inverter device according to claim 1, further comprising: a level shift circuit that converts the potential into a potential; and an RS flip-flop that uses each output of the level shift circuit as a set signal and a reset signal.
チング素子がオンであると前記制御信号が次に反転する
まで待って高電位側のスイッチング素子をオフにするこ
とを特徴とする請求項1または請求項2記載のインバー
タ装置。3. The stop control circuit according to claim 1, wherein when the high-potential side switching element is on, the stop control circuit turns off the high-potential side switching element until the control signal is inverted next time. The inverter device according to claim 1 or 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10194718A JP2000032770A (en) | 1998-07-09 | 1998-07-09 | Inverter device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10194718A JP2000032770A (en) | 1998-07-09 | 1998-07-09 | Inverter device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000032770A true JP2000032770A (en) | 2000-01-28 |
Family
ID=16329100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10194718A Withdrawn JP2000032770A (en) | 1998-07-09 | 1998-07-09 | Inverter device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000032770A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009093829A (en) * | 2007-10-04 | 2009-04-30 | Mitsubishi Electric Corp | Discharge lamp lighting device |
US7763974B2 (en) | 2003-02-14 | 2010-07-27 | Hitachi, Ltd. | Integrated circuit for driving semiconductor device and power converter |
JP2012019595A (en) * | 2010-07-07 | 2012-01-26 | Shindengen Electric Mfg Co Ltd | Drive signal generation circuit, controller, switching power supply device, and control method |
CN105703658A (en) * | 2016-04-14 | 2016-06-22 | 哈尔滨理工大学 | Digital and analog combined grid-connected inverter device |
-
1998
- 1998-07-09 JP JP10194718A patent/JP2000032770A/en not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7973405B2 (en) | 2003-02-14 | 2011-07-05 | Hitachi, Ltd. | Integrated circuit for driving semiconductor device and power converter |
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---|---|---|---|
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