JP3678006B2

JP3678006B2 - Inverter device

Info

Publication number: JP3678006B2
Application number: JP19471598A
Authority: JP
Inventors: 勝己佐藤; 啓光安
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1998-07-09
Filing date: 1998-07-09
Publication date: 2005-08-03
Anticipated expiration: 2018-07-09
Also published as: JP2000032769A

Description

【０００１】
【発明の属する技術分野】
本発明は、直流電力を高周波電力に変換して負荷に供給するインバータ装置に関するものである。
【０００２】
【従来の技術】
図５は従来のインバータ装置の要部を示す回路図である。図示しない直流電源にＮ型のＭＯＳＦＥＴから成る第１及び第２のスイッチング素子Ｑ１，Ｑ２が直列的に接続されている。すなわち、第１のスイッチング素子Ｑ１のドレイン端子が直流電源の高電位側に接続され、第１のスイッチング素子Ｑ１のソース端子と第２のスイッチング素子Ｑ２のドレイン端子が出力端子Ｔｏに共通接続されるとともに第２のスイッチング素子Ｑ２のソース端子がグランドに接続されてインバータ部１が構成される。そして、直流電源の直流電圧Ｖdcがインバータ部１に印加され、インバータ制御部２’によって第１及び第２のスイッチング素子Ｑ１，Ｑ２を交互に繰り返しオンオフすることにより、出力端子Ｔｏ−グランド間に接続される負荷（図示せず）に高周波電力が供給される。
【０００３】
インバータ制御部２’は、第１のスイッチング素子Ｑ１をオンオフ駆動する第１の駆動回路３と、第２のスイッチング素子Ｑ２をオンオフ駆動する第２の駆動回路４と、第１及び第２の駆動回路４に対して各々第１及び第２のスイッチング素子Ｑ１，Ｑ２をオンオフ駆動させるための制御信号を送出する制御信号送出回路１０と、異常状態を検出して第１及び第２の駆動回路４を介して第１及び第２のスイッチング素子Ｑ１，Ｑ２をオフ状態にする異常検出回路１１とを具備する。
【０００４】
制御信号送出回路１０は、図６（ａ）に示すような一定周期の矩形波パルスから成る信号Ｓ１を出力するものであり、その出力端子がＡＮＤゲートＧ１の一方の入力端に接続されるとともに、インバータＩＮＶ１を介してもう一つのＡＮＤゲートＧ２の一方の入力端に接続されている。各ＡＮＤゲートＧ１，Ｇ２の他方の入力端には異常検出回路１１の出力端がそれぞれ接続されている。この異常検出回路１１は図６（ｂ）に示すように正常時にはＨレベルとなり、無負荷等の異常発生時にＬレベルとなる異常検知信号Ｓ２を出力するものである。そして、ＡＮＤゲートＧ２の出力端がバッファ回路から成る第２の駆動回路４の入力端に接続され、第２の駆動回路４の出力端が抵抗Ｒ４を介して第２のスイッチング素子Ｑ２のゲート端子に接続されている。また、図６（ｃ）に示すようにＡＮＤゲートＧ１の出力端から第１の駆動回路３に対して制御信号Ｓ３が出力される。
【０００５】
第１の駆動回路３は、制御信号送出回路１０からの制御信号Ｓ３に応じてオンパルス信号Ｓ４を生成し送出するオンパルス送出回路１２と、制御信号Ｓ３に応じてオフパルス信号Ｓ５を生成し送出するオフパルス送出回路１３と、オンパルス信号Ｓ４及びオフパルス信号Ｓ５の電位を第１のスイッチング素子Ｑ１への信号電位に変換するレベルシフト回路１４と、このレベルシフト回路１４により電位変換されたオンパルス信号Ｓ６及びオフパルス信号Ｓ７により第１のスイッチング素子Ｑ１をオンオフ駆動するための駆動信号Ｓ８を生成するフリップフロップ回路ＦＦと、このフリップフロップ回路ＦＦの出力端と第１のスイッチング素子Ｑ１のゲート端子の間に挿入されるバッファ回路Ｂとを具備する。
【０００６】
オンパルス送出回路１２は、図６（ｄ）に示すように制御信号Ｓ３の立ち上がりに同期し且つ制御信号Ｓ３よりもパルス幅の短い矩形波信号（オンパルス信号）Ｓ４を生成して出力する。またオフパルス送出回路１３は、図６（ｅ）に示すように制御信号Ｓ３の立ち下がりに同期し且つ制御信号Ｓ３よりもパルス幅の短い矩形波信号（オフパルス信号）Ｓ５を生成して出力する。
【０００７】
レベルシフト回路１４は、フリップフロップ回路ＦＦやバッファ回路Ｂの動作用の制御電圧ＨＶccとグランドの間に抵抗Ｒ１とＮ型のＭＯＳＦＥＴＱ３の直列回路及び抵抗Ｒ２とＮ型のＭＯＳＦＥＴＱ４の直列回路が互いに並列に接続され、ＭＯＳＦＥＴＱ３のドレイン端子と抵抗Ｒ１の接続点がフリップフロップ回路ＦＦのセット端子ＮＳ（「Ｎ」は否定を表す。以下同じ）に接続されるとともにＭＯＳＦＥＴＱ４のドレイン端子と抵抗Ｒ２の接続点がフリップフロップ回路ＦＦのリセット端子ＮＲに接続されて成り、ＭＯＳＦＥＴＱ３のゲート端子にオンパルス信号Ｓ４が入力されるとともにＭＯＳＦＥＴＱ４のゲート端子にオフパルス信号Ｓ５が入力される。而して、オンパルス信号Ｓ４がＬレベルのときにＭＯＳＦＥＴＱ３がオフ、Ｈレベルのときにオンとなるので、フリップフロップ回路ＦＦのセット端子ＮＳには図６（ｆ）に示すようなオンパルス信号Ｓ４を反転させたパルス信号Ｓ６が入力される。同様にオフパルス信号Ｓ５がＬレベルのときにＭＯＳＦＥＴＱ４がオフ、Ｈレベルのときにオンとなるので、フリップフロップ回路ＦＦのリセット端子ＮＲには図６（ｇ）に示すようなオフパルス信号Ｓ５を反転させたパルス信号Ｓ７が入力される。
【０００８】
したがって、フリップフロップ回路ＦＦの出力端子Ｑからは、図６（ｈ）に示すようにパルス信号Ｓ６の立下りに同期してＨレベルとなり、パルス信号Ｓ７の立下りに同期してＬレベルとなるパルス信号（駆動信号）Ｓ８が出力される。フリップフロップ回路ＦＦの出力端子Ｑにはバッファ回路Ｂが接続されており、駆動信号Ｓ８がバッファ回路Ｂにて増幅されて（電流供給能力が増大されて）第１のスイッチング素子Ｑ１のゲート端子に供給され、図６（ｉ）に示すような駆動信号Ｓ８’がＨレベルのときに第１のスイッチング素子Ｑ１がオン、Ｌレベルのときにオフとなる。
【０００９】
一方、ＡＮＤゲートＧ２から図６（ｊ）に示すように制御信号Ｓ１を反転させた信号Ｓ９が出力される。この信号Ｓ９がバッファ回路から成る第２の駆動回路４に入力され、抵抗Ｒ４を介して第２のスイッチング素子Ｑ２のゲート端子に上記信号Ｓ９を増幅した（電流供給能力を増大した）信号（駆動信号）Ｓ１０が供給され、駆動信号Ｓ１０がＨレベルのときに第２のスイッチング素子Ｑ２がオン、Ｌレベルのときにオフとなる。
【００１０】
ところで異常検出回路１１はインバータ装置に何らかの異常が生じたときにそれを検出してインバータ装置の動作を停止させる機能を有するものであり、上述のように正常時にＨレベルである検出信号Ｓ２が異常検出時にＬレベルとなる。したがって、何らかの異常が生じて異常検出回路１１の検出信号Ｓ２がＬレベルになると、ＡＮＤゲートＧ１，Ｇ２から出力される制御信号Ｓ３，Ｓ９がともにＬレベルとなり、第１の駆動回路３においてはフリップフロップ回路ＦＦがリセットされて駆動信号Ｓ８’がＬレベルとなるために第１のスイッチング素子Ｑ１がオフし、第２の駆動回路４においても駆動信号Ｓ１０がＬレベルとなるために第２のスイッチング素子Ｑ２がオフしてインバータ装置の動作が停止する。これにより、異常発生時にインバータ装置の動作が継続することによる種種の不具合が生じるのを防ぐことができる。また、上述した第１及び第２の駆動回路３，４は容易に集積化（ＩＣ化）が可能であって、それゆえに小型且つ回路構成の簡単なインバータ装置が実現できるものである。
【００１１】
【発明が解決しようとする課題】
ところが上記従来例においては、以下に述べるような問題点がある。
【００１２】
すなわち、検出信号Ｓ２の送出タイミングが、フリップフロップ回路ＦＦのセット端子ＮＳに入力されるオンパルス信号Ｓ６がＬレベルに立下って第１のスイッチング素子Ｑ１がオンになった瞬間と重なった場合、オフパルス送出回路１３からオフパルス信号Ｓ５が送出されず、結果的にフリップフロップ回路ＦＦのリセット端子ＮＲに入力されるオフパルス信号Ｓ７がＬレベルに下がらずに第１のスイッチング素子Ｑ１がオン状態のままでインバータ装置が停止してしまう場合がある。
【００１３】
ここで、オンパルス送出回路１２並びにオフパルス送出回路１３はそれぞれ制御信号Ｓ３の立ち上がり及び立下りのエッジを検出して所定のパルス信号を発生させるために遅延回路を備えている。この遅延回路が正常に動作するためには、制御信号Ｓ３の立ち上がり及び立下りのエッジを検出する前の状態がある程度の時間は維持されている必要がある。
【００１４】
つまり、オフパルス送出回路１３について説明すると、図７に示すように制御信号Ｓ３が一方の入力端子に入力されたＮＯＲゲートＧ３と、抵抗ＲｃとコンデンサＣ１から成る遅延回路と、遅延回路により遅延された制御信号Ｓ３’を反転してＮＯＲゲートＧ３の他方の入力端に出力するインバータＩＮＶ２とでオフパルス送出回路１３が構成されている。図８（ａ）に示すように制御信号Ｓ３のＨレベルの期間（パルス幅）ｔが上記遅延回路の遅延時間（抵抗ＲｃとコンデンサＣ１の値から決まる時定数）よりも十分に長い場合には、同図（ｂ）に示すように制御信号Ｓ３を遅延した信号Ｓ３’がＨレベルにまで上昇するため、この信号Ｓ３’をインバータＩＮＶ２で反転した信号Ｓ３”の立ち上がりを制御信号Ｓ３の立下りよりも遅らせることができ（同図（ｃ）参照）、ＮＯＲゲートＧ３の出力端からは同図（ｄ）に示すように上記遅延時間に応じたパルス幅を有するオフパルス信号Ｓ５が得られるのである。
【００１５】
ところが、制御信号Ｓ３のパルス幅ｔが遅延回路の遅延時間に対して短くなると、図９（ａ）（ｂ）に示すように遅延した信号Ｓ３’がＨレベルに達する前に制御信号Ｓ３がＨレベルからＬレベルに変化してしまうため、同図（ｃ）に示すようにインバータＩＮＶ２の出力（信号Ｓ３”）がＬレベルに変化せずにＨレベルのままに維持されてしまい、オフパルス信号Ｓ５、すなわちフリップフロップ回路ＦＦに対するリセット信号ＮＲが送出されないことになる。したがって、異常検出回路１１の検出信号Ｓ２がＬレベルに変化してもフリップフロップ回路ＦＦの出力（駆動信号Ｓ８）がＨレベルのままとなり、第１のスイッチング素子Ｑ１のオン状態を保持したままでインバータ装置が停止してしまう。なお、第１のスイッチング素子Ｑ１のオン状態が保持される原因として上記理由以外にも、例えばレベルシフト回路１４における信号伝達遅延時間によってオフパルス信号Ｓ７がフリップフロップ回路ＦＦのリセット端子ＮＲに入力されないことなどが考えられる。いずれにしても、異常検出回路１１の検出信号Ｓ２の変化するタイミングによっては第１のスイッチング素子Ｑ１のオン状態が保持されたままインバータ装置が停止してしまう。
【００１６】
このような状態でインバータ装置が停止した後に異常状態が解消されて異常検出回路１１の検出信号Ｓ２が解除された場合（ＬレベルからＨレベルに変化した場合）、インバータ装置が復帰して第２のスイッチング素子Ｑ２のゲート端子にＨレベルの駆動信号Ｓ１０が入力された瞬間に第１及び第２のスイッチング素子Ｑ１，Ｑ２が両方ともに同時にオン状態になることがあり、インバータ部１が短絡して第１及び第２のスイッチング素子Ｑ１，Ｑ２に直流電源電圧Ｖdcによる過大な電流が流れるという問題が生じる。
【００１７】
一方、このような問題を解決するものとして図１０に示すような回路構成が提案されている。図１０に示すように第１の駆動回路３の制御電圧ＨＶccは通常、第２のスイッチング素子Ｑ２のオンオフ動作により低電圧である制御電圧ＬＶccからダイオードＤ１を介してコンデンサＣｂに充電電流を流すことで得ている。ゆえに、インバータ装置の停止時には第２のスイッチング素子Ｑ２がオフしており、コンデンサＣｂが充電されないために第１の駆動回路３のインピーダンス等を介してコンデンサＣｂの充電電荷が放電され、制御電圧ＨＶccが徐々に低下する。而して、この現象を利用して制御電圧ＨＶccが所定電圧以下に低下したら第１の駆動回路３から第１のスイッチング素子Ｑ１のゲート端子に出力される駆動信号Ｓ８を強制的にＬレベルとする低電圧検出回路（図示せず）を設けることにより、第１のスイッチング素子Ｑ１がオン状態のままでインバータ装置が再始動されるのを防ぐようにしている。
【００１８】
ところが上述のような低電圧検出回路を設けても、制御電圧ＨＶccの低下に時間を要するため、低電圧検出回路が動作する前にインバータ装置が再始動すると上述のような問題が発生してしまう。
【００１９】
本発明は上記問題に鑑みて為されたものであり、その目的とするところは、インバータ装置の動作停止時に第１及び第２のスイッチング素子を必ずオフ状態にすることで再始動時にインバータ部に過大な短絡電流が流れるのを防止したインバータ装置を提供することにある。
【００２０】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、直流電源に直列的に接続された第１及び第２のスイッチング素子を具備し、第１及び第２のスイッチング素子を交互に繰り返しオンオフさせることで負荷に高周波電力を供給するインバータ部と、直流電源の高電位側に一端が接続された第１のスイッチング素子をオンオフ駆動する第１の駆動回路、直流電源の低電位側に一端が接続された第２のスイッチング素子をオンオフ駆動する第２の駆動回路、第１及び第２の駆動回路に対して各々第１及び第２のスイッチング素子をオンオフ駆動させるための制御信号を送出する制御信号送出回路、異常状態を検出して第１及び第２の駆動回路を介して第１及び第２のスイッチング素子をオフ状態にする異常検出回路を具備するインバータ制御部と、異常検出回路が異常状態を検出して動作した際に第１の駆動回路によって第１のスイッチング素子のオン状態が所定時間以上継続した場合に第１のスイッチング素子を強制的にオフさせる制御手段とを備えたことを特徴とし、インバータ装置の動作停止時に第１のスイッチング素子のオン状態が継続しても制御手段によって強制的にオフさせ、再始動時に第１及び第２のスイッチング素子が両方ともにオフ状態となってインバータ部が短絡することがなく、インバータ部に過大な短絡電流が流れるのを防いで信頼性の高いインバータ装置が得られる。
【００２１】
請求項２の発明は、請求項１の発明において、前記制御手段が、第１の駆動回路への電源供給を遮断することにより第１のスイッチング素子を強制的にオフさせて成ることを特徴とし、請求項１の発明の望ましい実施形態である。
【００２２】
請求項３の発明は、請求項１の発明において、前記制御手段が、第１の駆動回路へ給電される電圧を、第１のスイッチング素子をオフするレベルに低下させることにより第１のスイッチング素子を強制的にオフさせて成ることを特徴とし、請求項１の発明の望ましい実施形態である。
【００２３】
請求項４の発明は、請求項１の発明において、前記制御手段が、第１のスイッチング素子の駆動端子電圧をオフ状態となるレベルまで低下させて成ることを特徴とし、請求項１の発明の望ましい実施形態である。
【００２４】
請求項５の発明は、請求項１〜４の何れかの発明において、前記第１の駆動回路が、制御信号送出回路からの制御信号に応じてオンパルスを生成し送出するオンパルス送出回路と、前記制御信号に応じてオフパルスを生成し送出するオフパルス送出回路と、オンパルス信号及びオフパルス信号の電位を第１のスイッチング素子への信号電位に変換するレベルシフト回路と、このレベルシフト回路により電位変換されたオンパルス信号及びオフパルス信号により第１のスイッチング素子をオンオフ駆動するための駆動信号を生成するフリップフロップ回路と、このフリップフロップ回路の出力端と第１のスイッチング素子の制御端子の間に挿入されるバッファ回路とを具備することを特徴とし、請求項１の発明の望ましい実施形態である。
【００２５】
請求項６の発明は、請求項５の発明において、前記制御手段が、第１の駆動回路が具備するフリップフロップ回路をリセットすることにより第１のスイッチング素子を強制的にオフさせて成ることを特徴とし、請求項５の発明の望ましい実施形態である。
【００２６】
【発明の実施の形態】
（実施形態１）
本発明の実施形態１を図１に示す。本実施形態のインバータ装置もインバータ回路１とインバータ制御部２とを備えており、図５に示した従来例と共通する構成には同一の符号を付して説明を省略する。
【００２７】
図１に示した駆動信号送出回路部５は図５の従来例における制御信号送出回路１０、異常検出回路１１、ＡＮＤゲートＧ１，Ｇ２並びにインバータＩＮＶ１を具備するものであり、第１及び第２の駆動回路３，４に対して各々制御信号Ｓ３，Ｓ９を出力するものである。また、図１０に示した従来例と同様に第１の駆動回路３の制御電圧ＨＶccは、第２のスイッチング素子Ｑ２のオンオフ動作により、駆動信号送出回路部５及び第２の駆動回路４用の低電圧の制御電圧ＬＶccからダイオードＤ１を介してコンデンサＣｂを充電する充電電流により得ている。
【００２８】
ところで本実施形態の特徴は、異常検出回路１１が異常状態を検出して動作した際に第１の駆動回路３によって第１のスイッチング素子Ｑ１のオン状態が所定時間以上継続した場合に第１のスイッチング素子Ｑ１を強制的にオフさせる制御手段を備えた点にある。この制御手段は、制御電源ＨＶcc用のコンデンサＣｂに並列接続されたＮ型のＭＯＳＦＥＴＱａと、第１の駆動回路３の出力端とＭＯＳＦＥＴＱａのゲート端子との間に互いに並列接続されたダイオードＤ２及び抵抗Ｒ５と、ＭＯＳＦＥＴＱａのゲート−ソース間に互いに並列接続されたコンデンサＣ２及び抵抗Ｒ６とを具備する強制オフ駆動回路６から構成される。
【００２９】
この強制オフ駆動回路６を設けた本実施形態の動作について説明する。まず、インバータ装置が正常に動作しているときには、第１の駆動回路３から数１０ｋＨｚの周波数の駆動信号Ｓ８が送出されて第１のスイッチング素子Ｑ１がオンオフ駆動されている。ここで、ＭＯＳＦＥＴＱａのゲート端子に接続されている抵抗Ｒ５，Ｒ６、コンデンサＣ２並びにダイオードＤ２から成る回路の時定数が、駆動信号Ｓ８の周期に対して十分に大きい値に設定されているので、正常動作時にはコンデンサＣ２の両端電圧がＭＯＳＦＥＴＱａをターンオンさせるに足るだけの電圧まで上昇することがなく、よってＭＯＳＦＥＴＱａはオフ状態に維持される。
【００３０】
一方、インバータ装置に何らかの異常が生じ、異常検出回路１１のはたらきによってインバータ装置が停止状態になると、本来ならば第１及び第２の駆動回路３，４から出力される駆動信号Ｓ８，Ｓ１０がＬレベルとなり、第１及び第２のスイッチング素子Ｑ１，Ｑ２が両方ともにオフ状態となる。ところが従来例で述べたように異常検出回路１１の検出信号Ｓ２がＨレベルからＬレベルに変化するタイミングによっては第１の駆動回路３から出力される駆動信号Ｓ８がＨレベルのままでインバータ装置が停止状態になってしまう場合がある。このとき、強制オフ駆動回路６においては抵抗Ｒ５を介してコンデンサＣ２に徐々に充電電流が流れてコンデンサＣ２の両端電圧がＭＯＳＦＥＴＱａをターンオンさせるに必要な電圧まで上昇することになる。
【００３１】
コンデンサＣ２の両端電圧が上昇してＭＯＳＦＥＴＱａがターンオンすると、制御電圧ＨＶccを得ているコンデンサＣｂの充電電荷がＭＯＳＦＥＴＱａを介して放電されてしまうため、制御電圧ＨＶccがほぼ０Ｖになる。これによって第１の駆動回路３から出力される駆動信号Ｓ８もほぼ０Ｖとなり、第１のスイッチング素子Ｑ１のゲート電圧もほぼ０Ｖとなって、強制オフ駆動回路６によって第１のスイッチング素子Ｑ１が強制的にオフされることになる。このときには第２のスイッチング素子Ｑ２が既にオフとなっているので、インバータ装置は第１及び第２のスイッチング素子Ｑ１，Ｑ２が両方ともにオフ状態で停止することになる。
【００３２】
したがって、異常検出状態が解除されてインバータ装置が再度動作を開始し、第２のスイッチング素子Ｑ２のゲート端子にＨレベルの駆動信号Ｓ１０が入力されたときにも第１のスイッチング素子Ｑ１がオフ状態であるため、第１及び第２のスイッチング素子Ｑ１，Ｑ２の両方ともが同時にオンとなる、いわゆる同時オン状態の発生を回避することができる。その結果、同時オンによって第１及び第２のスイッチング素子Ｑ１，Ｑ２に過大な電流が流れることがなく、過大な電流による第１及び第２のスイッチング素子Ｑ１，Ｑ２の性能劣化や破損などの不具合の発生を防いで信頼性の高いインバータ装置の提供が可能となる。なお、強制オフ駆動回路６に抵抗Ｒ６を設けなくてもよく、またＭＯＳＦＥＴＱａの代わりにバイポーラトランジスタを用いても同様の効果を奏することができる。
【００３３】
また第１の駆動回路３に対して従来例で説明した低電圧検出回路を付加した場合にも、強制オフ駆動回路６の抵抗Ｒ５，Ｒ６及びコンデンサＣ２の定数によって決まる時定数を適当に設定することにより、第１のスイッチング素子Ｑ１のオン状態が正常時の時間を超えて継続した際に、より早く第１のスイッチング素子Ｑ１をオフ状態に移行させることができ、これによって第１及び第２のスイッチング素子Ｑ１，Ｑ２の同時オンの発生をさらに確実に防ぐことができる。
【００３４】
（実施形態２）
本実施形態における強制オフ駆動回路６とその周辺部分の回路図を図２に示す。なお、図示していない部分の回路構成は実施形態１と共通であるから説明は省略する。
【００３５】
本実施形態の強制オフ駆動回路６では、ＭＯＳＦＥＴＱａのドレイン端子を第１の駆動回路３の出力端に接続するとともにソース端子を第１のスイッチング素子Ｑ１のソース端子（出力端子Ｔｏ）に接続し、ＭＯＳＦＥＴＱａのドレイン−ゲート間に抵抗Ｒ５、ゲート−ソース間に抵抗Ｒ６とコンデンサＣ２の並列回路をそれぞれ接続してある。なお、抵抗Ｒ５，Ｒ６とコンデンサＣ２の時定数を第１の駆動回路３の駆動信号Ｓ８の周期よりも十分に長く設定してある。
【００３６】
而して、インバータ装置が何らかの異常で停止した場合には、実施形態１の強制オフ駆動回路６と同様にコンデンサＣ２の両端電圧が上昇してＭＯＳＦＥＴＱａがターンオンすることにより、第１のスイッチング素子Ｑ１のゲート−ソース間がＭＯＳＦＥＴＱａを介して短絡される。これによって第１のスイッチング素子Ｑ１を強制的にオフすることができ、インバータ装置の再動作時における第１及び第２のスイッチング素子Ｑ１，Ｑ２の同時オンを防止することができる。
【００３７】
なお、ＭＯＳＦＥＴＱａがオンするとコンデンサＣ２の充電電荷が抵抗Ｒ５，Ｒ６を介してＭＯＳＦＥＴＱａ自身で放電されるため、抵抗Ｒ５，Ｒ６並びにコンデンサＣ２の時定数を可能な限り大きく設定しておくことが望ましい。
【００３８】
（実施形態３）
本実施形態における強制オフ駆動回路６とその周辺部分の回路図を図３に示す。なお、図示していない部分の回路構成は実施形態１と共通であるから説明は省略する。
【００３９】
本実施形態の強制オフ駆動回路６は、ＭＯＳＦＥＴＱａによって第１の駆動回路３が具備するフリップフロップ回路ＦＦのリセット端子ＮＲを短絡して強制的にＬレベルに落とすようにしたものであり、リセット端子ＮＲをＬレベルにすることでフリップフロップ回路ＦＦがリセットされて出力（駆動信号）Ｓ８がＬレベルとなって第１のスイッチング素子Ｑ１が強制的にオフとなる。なお、実施形態１及び２と同様に、抵抗Ｒ５，Ｒ６とコンデンサＣ２の時定数を第１の駆動回路３の駆動信号Ｓ８の周期よりも十分に長く設定してある。
【００４０】
上述のように本実施形態においても、インバータ装置が何らかの異常で停止した場合には強制オフ駆動回路６によって第１のスイッチング素子Ｑ１を強制的にオフすることができ、インバータ装置の再動作時における第１及び第２のスイッチング素子Ｑ１，Ｑ２の同時オンを防止することができる。
【００４１】
（実施形態４）
本実施形態における強制オフ駆動回路６とその周辺部分の回路図を図４に示す。なお、図示していない部分の回路構成は実施形態１と共通であるから説明は省略する。
【００４２】
本実施形態の強制オフ駆動回路６は、コンデンサＣｂに抵抗Ｒ７を介して並列接続されたＭＯＳＦＥＴＱａと、第１の駆動回路３の出力端とＭＯＳＦＥＴＱａのゲート端子との間に接続された抵抗Ｒ５，Ｒ６の直列回路と、ＭＯＳＦＥＴＱａのゲート−ソース間に接続されたコンデンサＣ２と、一方の入力端がＭＯＳＦＥＴＱａのドレイン端子に接続されるとともに他方の入力端がフリップフロップ回路ＦＦの出力端に接続され且つ出力端がバッファ回路Ｂの入力端に接続されたＡＮＤゲートＧ４とを具備する。なお、抵抗Ｒ５，Ｒ６とコンデンサＣ２の時定数はバッファ回路Ｂから出力される駆動信号Ｓ８’の周期よりも十分に長く設定してある。
【００４３】
而して、インバータ装置が正常に動作しているときには、ＭＯＳＦＥＴＱａのゲート端子に接続されている抵抗Ｒ５，Ｒ６、コンデンサＣ２から成る回路の時定数が駆動信号Ｓ８’の周期に対して十分に大きい値に設定されているので、コンデンサＣ２の両端電圧がＭＯＳＦＥＴＱａをターンオンさせるに足るだけの電圧まで上昇することがなく、よってＭＯＳＦＥＴＱａはオフ状態に維持される。よって、ＡＮＤゲートＧ４の一方の入力端には常時Ｈレベルの信号が入力されるため、ＡＮＤゲートＧ４の出力はもう一方の入力端に入力される駆動信号Ｓ８（フリップフロップ回路ＦＦの出力）と同一の信号となる。
【００４４】
それに対して、従来例で述べたように異常検出回路１１の検出信号Ｓ２がＨレベルからＬレベルに変化するタイミングによって第１の駆動回路３から出力される駆動信号Ｓ８がＨレベルのままでインバータ装置が停止状態になってしまった場合、コンデンサＣ２の両端電圧がＭＯＳＦＥＴＱａをターンオンさせるに必要な電圧まで上昇する。そしてＭＯＳＦＥＴＱａがターンオンすると、ＡＮＤゲートＧ４の一方の入力端がＬレベルに落とされるので、フリップフロップ回路ＦＦの出力信号Ｓ８にかかわらず、ＡＮＤゲートＧ４の出力が常時Ｌレベルとなる。これによってバッファ回路Ｂから出力される駆動信号Ｓ８’も強制的にＬレベルとなるので、強制オフ駆動回路６によって第１のスイッチング素子Ｑ１が強制的にオフされることになる。このときには第２のスイッチング素子Ｑ２が既にオフとなっているので、インバータ装置は第１及び第２のスイッチング素子Ｑ１，Ｑ２が両方ともにオフ状態で停止する。
【００４５】
而して、インバータ装置が何らかの異常で停止した場合にＭＯＳＦＥＴＱａをターンオンすることでバッファ回路Ｂに入力される駆動信号Ｓ８を強制的にＬレベルとし、これによって第１のスイッチング素子Ｑ１を強制的にオフすることができ、インバータ装置の再動作時における第１及び第２のスイッチング素子Ｑ１，Ｑ２の同時オンを防止することができる。
【００４６】
なお、ＭＯＳＦＥＴＱａがオンするとコンデンサＣ２の充電電荷が抵抗Ｒ５，Ｒ６を介して放電されるため、抵抗Ｒ５，Ｒ６並びにコンデンサＣ２の時定数を可能な限り大きく設定しておくことが望ましい。
【００４７】
【発明の効果】
本発明は上述のように、直流電源に直列的に接続された第１及び第２のスイッチング素子を具備し、第１及び第２のスイッチング素子を交互に繰り返しオンオフさせることで負荷に高周波電力を供給するインバータ部と、直流電源の高電位側に一端が接続された第１のスイッチング素子をオンオフ駆動する第１の駆動回路、直流電源の低電位側に一端が接続された第２のスイッチング素子をオンオフ駆動する第２の駆動回路、第１及び第２の駆動回路に対して各々第１及び第２のスイッチング素子をオンオフ駆動させるための制御信号を送出する制御信号送出回路、異常状態を検出して第１及び第２の駆動回路を介して第１及び第２のスイッチング素子をオフ状態にする異常検出回路を具備するインバータ制御部と、異常検出回路が異常状態を検出して動作した際に第１の駆動回路によって第１のスイッチング素子のオン状態が所定時間以上継続した場合に第１のスイッチング素子を強制的にオフさせる制御手段とを備えたので、インバータ装置の動作停止時に第１のスイッチング素子のオン状態が継続しても制御手段によって強制的にオフさせ、再始動時に第１及び第２のスイッチング素子が両方ともにオフ状態となってインバータ部が短絡することがなく、インバータ部に過大な短絡電流が流れるのを防いで信頼性の高いインバータ装置が得られるという効果がある。
【図面の簡単な説明】
【図１】実施形態１を示す回路図である。
【図２】実施形態２を示す要部回路図である。
【図３】実施形態３を示す要部回路図である。
【図４】実施形態４を示す要部回路図である。
【図５】従来例を示す回路図である。
【図６】同上における各部の信号波形図である。
【図７】同上におけるオフパルス送出回路を示す回路図である。
【図８】同上の動作を説明するための信号波形図である。
【図９】同上の動作を説明するための信号波形図である。
【図１０】他の従来例を示す要部回路図である。
【符号の説明】
１インバータ部
２インバータ制御部
３第１の駆動回路
４第２の駆動回路
５駆動信号送出回路部
６強制オフ駆動回路
Ｑ１第１のスイッチング素子
Ｑ２第２のスイッチング素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an inverter device that converts DC power into high-frequency power and supplies it to a load.
[0002]
[Prior art]
FIG. 5 is a circuit diagram showing a main part of a conventional inverter device. First and second switching elements Q1, Q2 made of N-type MOSFETs are connected in series to a DC power source (not shown). That is, the drain terminal of the first switching element Q1 is connected to the high potential side of the DC power supply, and the source terminal of the first switching element Q1 and the drain terminal of the second switching element Q2 are commonly connected to the output terminal To. At the same time, the source terminal of the second switching element Q2 is connected to the ground to constitute the inverter unit 1. Then, the DC voltage Vdc of the DC power source is applied to the inverter unit 1, and the inverter control unit 2 ′ alternately turns on and off the first and second switching elements Q1 and Q2 to connect between the output terminal To and the ground. A high frequency power is supplied to a load (not shown).
[0003]
The inverter control unit 2 ′ includes a first drive circuit 3 that drives the first switching element Q1 on and off, a second drive circuit 4 that drives the second switching element Q2 on and off, and first and second drives. A control signal sending circuit 10 for sending a control signal for driving the first and second switching elements Q1 and Q2 on and off to the circuit 4, respectively, and first and second driving circuits 4 for detecting an abnormal state. And an abnormality detection circuit 11 for turning off the first and second switching elements Q1, Q2.
[0004]
The control signal transmission circuit 10 outputs a signal S1 composed of rectangular wave pulses having a fixed period as shown in FIG. 6A, and its output terminal is connected to one input terminal of the AND gate G1. Are connected to one input terminal of another AND gate G2 via an inverter INV1. The output terminal of the abnormality detection circuit 11 is connected to the other input terminal of each AND gate G1, G2. As shown in FIG. 6B, the abnormality detection circuit 11 outputs an abnormality detection signal S2 that is H level when it is normal and L level when an abnormality such as no load occurs. The output terminal of the AND gate G2 is connected to the input terminal of the second drive circuit 4 comprising a buffer circuit, and the output terminal of the second drive circuit 4 is connected to the gate terminal of the second switching element Q2 via the resistor R4. It is connected to the. Further, as shown in FIG. 6C, the control signal S3 is output from the output terminal of the AND gate G1 to the first drive circuit 3.
[0005]
The first drive circuit 3 generates an on-pulse signal S4 in response to the control signal S3 from the control signal transmission circuit 10, and generates an off-pulse signal S5 in response to the control signal S3. The transmission circuit 13, the level shift circuit 14 that converts the potentials of the on-pulse signal S4 and the off-pulse signal S5 into signal potentials for the first switching element Q1, and the on-pulse signal S6 and the off-pulse signal that have been subjected to potential conversion by the level shift circuit 14. A flip-flop circuit FF that generates a drive signal S8 for driving the first switching element Q1 on and off by S7 and an output terminal of the flip-flop circuit FF and a gate terminal of the first switching element Q1 are inserted. And a buffer circuit B.
[0006]
As shown in FIG. 6D, the on-pulse transmission circuit 12 generates and outputs a rectangular wave signal (on-pulse signal) S4 that is synchronized with the rising edge of the control signal S3 and has a shorter pulse width than the control signal S3. Further, as shown in FIG. 6E, the off-pulse transmission circuit 13 generates and outputs a rectangular wave signal (off-pulse signal) S5 having a pulse width shorter than that of the control signal S3 in synchronization with the falling edge of the control signal S3.
[0007]
In the level shift circuit 14, the series circuit of the resistor R1 and the N-type MOSFET Q3 and the series circuit of the resistor R2 and the N-type MOSFET Q4 are parallel to each other between the control voltage HVcc for operating the flip-flop circuit FF and the buffer circuit B and the ground. , The connection point of the drain terminal of the MOSFET Q3 and the resistor R1 is connected to the set terminal NS of the flip-flop circuit FF ("N" represents negative, the same applies hereinafter) and the connection point of the drain terminal of the MOSFET Q4 and the resistor R2 Is connected to the reset terminal NR of the flip-flop circuit FF, and the on-pulse signal S4 is input to the gate terminal of the MOSFET Q3 and the off-pulse signal S5 is input to the gate terminal of the MOSFET Q4. Thus, the MOSFET Q3 is turned off when the on-pulse signal S4 is at the L level, and is turned on when the on-pulse signal S4 is at the H level. Therefore, the on-pulse signal S4 as shown in FIG. 6F is applied to the set terminal NS of the flip-flop circuit FF. The inverted pulse signal S6 is input. Similarly, since the MOSFET Q4 is turned off when the off pulse signal S5 is at L level and turned on when it is at H level, the off pulse signal S5 as shown in FIG. 6G is inverted at the reset terminal NR of the flip-flop circuit FF. The pulse signal S7 is input.
[0008]
Therefore, from the output terminal Q of the flip-flop circuit FF, as shown in FIG. 6 (h), it becomes H level in synchronization with the falling edge of the pulse signal S6 and becomes L level in synchronization with the falling edge of the pulse signal S7. A pulse signal (drive signal) S8 is output. The buffer circuit B is connected to the output terminal Q of the flip-flop circuit FF, and the drive signal S8 is amplified by the buffer circuit B (the current supply capability is increased) to the gate terminal of the first switching element Q1. The first switching element Q1 is supplied when the drive signal S8 ′ as shown in FIG. 6 (i) is at the H level and turned off when the drive signal S8 ′ is at the L level.
[0009]
On the other hand, a signal S9 obtained by inverting the control signal S1 is output from the AND gate G2 as shown in FIG. This signal S9 is input to the second drive circuit 4 composed of a buffer circuit, and the signal S9 is amplified (increasing the current supply capability) to the gate terminal of the second switching element Q2 via the resistor R4 (drive) Signal) S10 is supplied, and the second switching element Q2 is turned on when the drive signal S10 is at the H level and turned off when the drive signal S10 is at the L level.
[0010]
By the way, the abnormality detection circuit 11 has a function of detecting when an abnormality occurs in the inverter device and stopping the operation of the inverter device. As described above, the detection signal S2 that is at the H level in the normal state is abnormal. L level when detected. Therefore, when some abnormality occurs and the detection signal S2 of the abnormality detection circuit 11 becomes L level, the control signals S3 and S9 output from the AND gates G1 and G2 both become L level, and the first drive circuit 3 has a flip-flop. The first switching element Q1 is turned off because the driving circuit FF is reset and the driving signal S8 ′ becomes L level. In the second driving circuit 4, since the driving signal S10 becomes L level, the second switching is performed. The element Q2 is turned off and the operation of the inverter device is stopped. Thereby, it is possible to prevent various problems caused by the operation of the inverter device being continued when an abnormality occurs. Further, the first and second drive circuits 3 and 4 described above can be easily integrated (integrated with an IC), and therefore, a small and simple inverter device can be realized.
[0011]
[Problems to be solved by the invention]
However, the conventional example has the following problems.
[0012]
That is, when the transmission timing of the detection signal S2 overlaps with the moment when the on-pulse signal S6 input to the set terminal NS of the flip-flop circuit FF falls to the L level and the first switching element Q1 is turned on, the off-pulse The off-pulse signal S5 is not sent from the sending circuit 13, and as a result, the off-pulse signal S7 inputted to the reset terminal NR of the flip-flop circuit FF does not fall to the L level, and the first switching element Q1 remains on and the inverter The device may stop.
[0013]
Here, the on-pulse transmission circuit 12 and the off-pulse transmission circuit 13 are each provided with a delay circuit for detecting the rising and falling edges of the control signal S3 and generating a predetermined pulse signal. In order for this delay circuit to operate normally, the state before the detection of the rising and falling edges of the control signal S3 needs to be maintained for a certain period of time.
[0014]
That is, the off-pulse sending circuit 13 will be described. As shown in FIG. 7, the control signal S3 is delayed by the NOR gate G3 having one input terminal, a delay circuit composed of the resistor Rc and the capacitor C1, and the delay circuit. The inverter INV2 that inverts the control signal S3 ′ and outputs the inverted signal to the other input terminal of the NOR gate G3 constitutes an off-pulse transmission circuit 13. As shown in FIG. 8A, when the H level period (pulse width) t of the control signal S3 is sufficiently longer than the delay time of the delay circuit (the time constant determined by the values of the resistor Rc and the capacitor C1). Since the signal S3 ′ obtained by delaying the control signal S3 rises to the H level as shown in FIG. 5B, the rising of the signal S3 ″ obtained by inverting the signal S3 ′ by the inverter INV2 is caused to fall by the control signal S3. (See (c) in the figure), and an off-pulse signal S5 having a pulse width corresponding to the delay time is obtained from the output terminal of the NOR gate G3 as shown in (d) in the figure. .
[0015]
However, when the pulse width t of the control signal S3 becomes shorter than the delay time of the delay circuit, the control signal S3 becomes H before the delayed signal S3 ′ reaches the H level as shown in FIGS. Since the level changes from the L level to the L level, the output of the inverter INV2 (signal S3 ″) is maintained at the H level without changing to the L level as shown in FIG. That is, the reset signal NR is not sent to the flip-flop circuit FF, so that the output (drive signal S8) of the flip-flop circuit FF is at H level even when the detection signal S2 of the abnormality detection circuit 11 changes to L level. As a result, the inverter device stops while maintaining the ON state of the first switching element Q1. In addition to the above-mentioned reason, the off-pulse signal S7 is not input to the reset terminal NR of the flip-flop circuit FF due to the signal transmission delay time in the level shift circuit 14, for example. Depending on the timing at which the detection signal S2 of the abnormality detection circuit 11 changes, the inverter device stops while the ON state of the first switching element Q1 is maintained.
[0016]
In this state, after the inverter device stops, when the abnormal state is resolved and the detection signal S2 of the abnormality detection circuit 11 is released (when the signal is changed from L level to H level), the inverter device returns to the second state. Both the first and second switching elements Q1 and Q2 may be simultaneously turned on at the moment when the H level drive signal S10 is input to the gate terminal of the switching element Q2, and the inverter unit 1 is short-circuited. There arises a problem that an excessive current due to the DC power supply voltage Vdc flows through the first and second switching elements Q1, Q2.
[0017]
On the other hand, a circuit configuration as shown in FIG. 10 has been proposed as a solution to such a problem. As shown in FIG. 10, the control voltage HVcc of the first drive circuit 3 is normally caused to flow a charging current from the control voltage LVcc, which is a low voltage, to the capacitor Cb via the diode D1 by the on / off operation of the second switching element Q2. It is gained in. Therefore, when the inverter device is stopped, the second switching element Q2 is turned off, and the capacitor Cb is not charged. Therefore, the charge of the capacitor Cb is discharged via the impedance of the first drive circuit 3, and the control voltage HVcc. Gradually decreases. Thus, when the control voltage HVcc drops below a predetermined voltage using this phenomenon, the drive signal S8 output from the first drive circuit 3 to the gate terminal of the first switching element Q1 is forcibly set to the L level. By providing a low voltage detection circuit (not shown), the inverter device is prevented from being restarted while the first switching element Q1 remains on.
[0018]
However, even if the low voltage detection circuit as described above is provided, it takes time to lower the control voltage HVcc. Therefore, if the inverter device is restarted before the low voltage detection circuit operates, the above-described problem occurs. .
[0019]
The present invention has been made in view of the above problems, and its object is to make sure that the first and second switching elements are turned off when the operation of the inverter device is stopped, so that the inverter unit can be An object of the present invention is to provide an inverter device that prevents an excessive short circuit current from flowing.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, the first aspect of the present invention includes first and second switching elements connected in series to a DC power supply, and alternately and repeatedly turns on and off the first and second switching elements. Inverter for supplying high frequency power to the load, a first drive circuit for driving on and off the first switching element having one end connected to the high potential side of the DC power supply, one end connected to the low potential side of the DC power supply Control signal for sending on / off driving of the first and second switching elements to the second driving circuit for driving on / off of the second switching element, and the first and second driving circuits, respectively An inverter control unit including an abnormality detection circuit that detects an abnormal state and turns off the first and second switching elements via the first and second drive circuits; Control means for forcibly turning off the first switching element when the on-state of the first switching element continues for a predetermined time or more by the first drive circuit when the normal detection circuit operates by detecting an abnormal state; The control device forcibly turns off the first switching element even when the on state of the first switching element continues when the operation of the inverter device is stopped, and both the first and second switching elements are restarted. The inverter unit is not short-circuited in an off state, and an excessive short circuit current is prevented from flowing through the inverter unit, so that a highly reliable inverter device can be obtained.
[0021]
The invention of claim 2 is characterized in that, in the invention of claim 1, the control means forcibly turns off the first switching element by shutting off the power supply to the first drive circuit. This is a desirable embodiment of the invention of claim 1.
[0022]
According to a third aspect of the present invention, in the first aspect of the present invention, the control means reduces the voltage supplied to the first drive circuit to a level that turns off the first switching element. Is forcibly turned off, and is a desirable embodiment of the invention of claim 1.
[0023]
According to a fourth aspect of the present invention, in the first aspect of the present invention, the control means reduces the drive terminal voltage of the first switching element to a level at which the first switching element is turned off. This is a desirable embodiment.
[0024]
According to a fifth aspect of the present invention, in any one of the first to fourth aspects, the first drive circuit generates an on-pulse according to a control signal from a control signal transmission circuit, and sends the on-pulse. An off-pulse transmission circuit that generates and transmits an off-pulse according to the control signal, a level shift circuit that converts the potential of the on-pulse signal and the off-pulse signal into a signal potential to the first switching element, and the potential converted by the level shift circuit A flip-flop circuit for generating a drive signal for driving the first switching element on and off by the on-pulse signal and the off-pulse signal, and a buffer inserted between the output terminal of the flip-flop circuit and the control terminal of the first switching element And a circuit according to the first aspect of the present invention.
[0025]
According to a sixth aspect of the invention, in the fifth aspect of the invention, the control means forcibly turns off the first switching element by resetting a flip-flop circuit included in the first drive circuit. This is a desirable embodiment of the invention of claim 5.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
Embodiment 1 of the present invention is shown in FIG. The inverter device of the present embodiment also includes the inverter circuit 1 and the inverter control unit 2, and the same reference numerals are given to the same components as those in the conventional example shown in FIG.
[0027]
The drive signal transmission circuit unit 5 shown in FIG. 1 includes the control signal transmission circuit 10, the abnormality detection circuit 11, the AND gates G1 and G2, and the inverter INV1 in the conventional example of FIG. Control signals S3 and S9 are output to the drive circuits 3 and 4, respectively. Similarly to the conventional example shown in FIG. 10, the control voltage HVcc of the first drive circuit 3 is applied to the drive signal transmission circuit unit 5 and the second drive circuit 4 by the on / off operation of the second switching element Q2. It is obtained by a charging current for charging the capacitor Cb from the low voltage control voltage LVcc via the diode D1.
[0028]
By the way, the feature of the present embodiment is that when the abnormality detection circuit 11 operates by detecting an abnormal state, the first driving circuit 3 keeps the first switching element Q1 on for a predetermined time or longer. There is a control means for forcibly turning off the switching element Q1. This control means includes an N-type MOSFET Qa connected in parallel to the capacitor Cb for the control power supply HVcc, a diode D2 and a resistor connected in parallel between the output terminal of the first drive circuit 3 and the gate terminal of the MOSFET Qa. The forced off drive circuit 6 includes R5 and a capacitor C2 and a resistor R6 connected in parallel between the gate and source of the MOSFET Qa.
[0029]
The operation of this embodiment provided with this forced-off drive circuit 6 will be described. First, when the inverter device is operating normally, a drive signal S8 having a frequency of several tens of kHz is sent from the first drive circuit 3 to drive the first switching element Q1 on and off. Here, since the time constant of the circuit composed of the resistors R5 and R6, the capacitor C2 and the diode D2 connected to the gate terminal of the MOSFET Qa is set to a sufficiently large value with respect to the cycle of the drive signal S8, it is normal. During operation, the voltage across the capacitor C2 does not rise to a voltage sufficient to turn on the MOSFET Qa, and thus the MOSFET Qa is maintained in the off state.
[0030]
On the other hand, when an abnormality occurs in the inverter device and the inverter device is stopped by the operation of the abnormality detection circuit 11, the drive signals S8 and S10 output from the first and second drive circuits 3 and 4 are originally L The first and second switching elements Q1, Q2 are both turned off. However, as described in the conventional example, depending on the timing at which the detection signal S2 of the abnormality detection circuit 11 changes from the H level to the L level, the drive signal S8 output from the first drive circuit 3 remains at the H level. It may become a stop state. At this time, in the forced-off drive circuit 6, a charging current gradually flows to the capacitor C2 via the resistor R5, and the voltage across the capacitor C2 rises to a voltage necessary for turning on the MOSFET Qa.
[0031]
When the voltage across the capacitor C2 rises and the MOSFET Qa is turned on, the charge of the capacitor Cb that obtains the control voltage HVcc is discharged through the MOSFET Qa, so that the control voltage HVcc becomes almost 0V. As a result, the drive signal S8 output from the first drive circuit 3 is also substantially 0 V, the gate voltage of the first switching element Q1 is also substantially 0 V, and the first switching element Q1 is forced by the forced-off drive circuit 6. Will be turned off. At this time, since the second switching element Q2 is already turned off, the inverter device stops in a state where both the first and second switching elements Q1, Q2 are off.
[0032]
Therefore, the first switching element Q1 is also in the off state when the abnormality detection state is released and the inverter device starts operating again, and the H level drive signal S10 is input to the gate terminal of the second switching element Q2. Therefore, it is possible to avoid the occurrence of a so-called simultaneous ON state in which both the first and second switching elements Q1, Q2 are simultaneously turned on. As a result, an excessive current does not flow through the first and second switching elements Q1 and Q2 due to the simultaneous ON, and the first and second switching elements Q1 and Q2 are deteriorated or damaged due to the excessive current. Therefore, it is possible to provide a highly reliable inverter device. It is not necessary to provide the resistor R6 in the forced-off drive circuit 6, and the same effect can be obtained even if a bipolar transistor is used instead of the MOSFET Qa.
[0033]
Even when the low voltage detection circuit described in the conventional example is added to the first drive circuit 3, the time constant determined by the constants of the resistors R5 and R6 of the forced-off drive circuit 6 and the capacitor C2 is set appropriately. Thus, when the ON state of the first switching element Q1 continues beyond the normal time, the first switching element Q1 can be shifted to the OFF state earlier, whereby the first and second The occurrence of simultaneous ON of the switching elements Q1 and Q2 can be prevented more reliably.
[0034]
(Embodiment 2)
FIG. 2 shows a circuit diagram of the forced-off drive circuit 6 and its peripheral part in the present embodiment. Note that the circuit configuration of a portion not shown is the same as that of the first embodiment, and thus the description thereof is omitted.
[0035]
In the forced-off drive circuit 6 of the present embodiment, the drain terminal of the MOSFET Qa is connected to the output terminal of the first drive circuit 3, and the source terminal is connected to the source terminal (output terminal To) of the first switching element Q1, A resistor R5 is connected between the drain and gate of the MOSFET Qa, and a parallel circuit of a resistor R6 and a capacitor C2 is connected between the gate and source. The time constants of the resistors R5 and R6 and the capacitor C2 are set sufficiently longer than the cycle of the drive signal S8 of the first drive circuit 3.
[0036]
Thus, when the inverter device stops due to some abnormality, the voltage across the capacitor C2 rises and the MOSFET Qa turns on as in the forced-off drive circuit 6 of the first embodiment, so that the first switching element Q1 Are short-circuited through the MOSFET Qa. Accordingly, the first switching element Q1 can be forcibly turned off, and the first and second switching elements Q1, Q2 can be prevented from being simultaneously turned on when the inverter device is restarted.
[0037]
When MOSFET Qa is turned on, the charge of capacitor C2 is discharged by MOSFET Qa itself via resistors R5 and R6. Therefore, it is desirable to set the time constants of resistors R5 and R6 and capacitor C2 as large as possible.
[0038]
(Embodiment 3)
FIG. 3 shows a circuit diagram of the forced-off drive circuit 6 and its peripheral part in the present embodiment. Note that the circuit configuration of a portion not shown is the same as that of the first embodiment, and thus the description thereof is omitted.
[0039]
The forced-off drive circuit 6 of the present embodiment is configured such that the reset terminal NR of the flip-flop circuit FF included in the first drive circuit 3 is short-circuited by the MOSFET Qa to forcibly drop to the L level. By setting NR to the L level, the flip-flop circuit FF is reset and the output (drive signal) S8 becomes the L level, and the first switching element Q1 is forcibly turned off. As in the first and second embodiments, the time constants of the resistors R5 and R6 and the capacitor C2 are set to be sufficiently longer than the cycle of the drive signal S8 of the first drive circuit 3.
[0040]
As described above, also in the present embodiment, when the inverter device stops due to some abnormality, the first switching element Q1 can be forcibly turned off by the forced-off drive circuit 6, and the inverter device can be restarted. It is possible to prevent the first and second switching elements Q1, Q2 from being turned on simultaneously.
[0041]
(Embodiment 4)
FIG. 4 shows a circuit diagram of the forced-off drive circuit 6 and its peripheral part in the present embodiment. Note that the circuit configuration of a portion not shown is the same as that of the first embodiment, and thus the description thereof is omitted.
[0042]
The forced-off drive circuit 6 of this embodiment includes a MOSFET Qa connected in parallel to the capacitor Cb via a resistor R7, and resistors R5 and R5 connected between the output terminal of the first drive circuit 3 and the gate terminal of the MOSFET Qa. A series circuit of R6, a capacitor C2 connected between the gate and source of the MOSFET Qa, one input terminal connected to the drain terminal of the MOSFET Qa and the other input terminal connected to the output terminal of the flip-flop circuit FF; An AND gate G4 having an output terminal connected to the input terminal of the buffer circuit B is provided. The time constants of the resistors R5 and R6 and the capacitor C2 are set sufficiently longer than the cycle of the drive signal S8 ′ output from the buffer circuit B.
[0043]
Thus, when the inverter device is operating normally, the time constant of the circuit composed of the resistors R5 and R6 and the capacitor C2 connected to the gate terminal of the MOSFET Qa is sufficiently large with respect to the cycle of the drive signal S8 ′. Since the voltage is set to a value, the voltage across the capacitor C2 does not rise to a voltage sufficient to turn on the MOSFET Qa, and thus the MOSFET Qa is maintained in the off state. Therefore, since an H level signal is always input to one input terminal of the AND gate G4, the output of the AND gate G4 is the drive signal S8 (output of the flip-flop circuit FF) input to the other input terminal. The same signal.
[0044]
On the other hand, as described in the conventional example, the drive signal S8 output from the first drive circuit 3 remains at the H level at the timing when the detection signal S2 of the abnormality detection circuit 11 changes from the H level to the L level. When the device is stopped, the voltage across capacitor C2 rises to the voltage required to turn on MOSFET Qa. When the MOSFET Qa is turned on, one input terminal of the AND gate G4 is dropped to the L level, so that the output of the AND gate G4 is always at the L level regardless of the output signal S8 of the flip-flop circuit FF. As a result, the drive signal S8 ′ output from the buffer circuit B is also forcibly set to the L level, so that the first switching element Q1 is forcibly turned off by the forced-off drive circuit 6. At this time, since the second switching element Q2 is already turned off, the inverter device stops in a state where both the first and second switching elements Q1, Q2 are off.
[0045]
Thus, when the inverter device stops due to some abnormality, the MOSFET Qa is turned on to forcibly set the drive signal S8 input to the buffer circuit B to the L level, thereby forcing the first switching element Q1. It can be turned off, and the first and second switching elements Q1, Q2 can be prevented from being simultaneously turned on when the inverter device is restarted.
[0046]
When MOSFET Qa is turned on, the charge of capacitor C2 is discharged through resistors R5 and R6. Therefore, it is desirable to set the time constants of resistors R5 and R6 and capacitor C2 as large as possible.
[0047]
【The invention's effect】
As described above, the present invention includes the first and second switching elements connected in series to the DC power supply, and the high frequency power is supplied to the load by alternately turning on and off the first and second switching elements alternately. An inverter unit to be supplied; a first driving circuit for driving on and off a first switching element having one end connected to the high potential side of the DC power supply; a second switching element having one end connected to the low potential side of the DC power supply Drive circuit for turning on and off, a control signal sending circuit for sending control signals for driving on and off the first and second switching elements to the first and second drive circuits, respectively, and detecting an abnormal state And an inverter control unit including an abnormality detection circuit that turns off the first and second switching elements via the first and second drive circuits, and the abnormality detection circuit is in an abnormal state. And a control means for forcibly turning off the first switching element when the first driving circuit continues to be turned on for a predetermined time or more by the first driving circuit when the inverter is detected and operated. Even if the first switching element continues to be on when the operation is stopped, the control means forcibly turns it off, and at the time of restart, both the first and second switching elements are turned off and the inverter section is short-circuited. In other words, there is an effect that a highly reliable inverter device can be obtained by preventing an excessive short-circuit current from flowing through the inverter section.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment.
FIG. 2 is a main part circuit diagram showing a second embodiment;
FIG. 3 is a main part circuit diagram showing a third embodiment;
FIG. 4 is a main circuit diagram showing a fourth embodiment.
FIG. 5 is a circuit diagram showing a conventional example.
FIG. 6 is a signal waveform diagram of each part in the above.
FIG. 7 is a circuit diagram showing an off-pulse transmission circuit according to the above.
FIG. 8 is a signal waveform diagram for explaining the operation of the above.
FIG. 9 is a signal waveform diagram for explaining the operation of the above.
FIG. 10 is a main part circuit diagram showing another conventional example.
[Explanation of symbols]
1 Inverter section
2 Inverter control unit
3 First drive circuit
4 Second drive circuit
5 Drive signal sending circuit
6 Forced off drive circuit
Q1 first switching element
Q2 Second switching element

Claims

An inverter unit that includes first and second switching elements connected in series to a DC power supply, and alternately and repeatedly turns the first and second switching elements on and off to supply high-frequency power to a load; and DC power supply A first drive circuit for driving on / off the first switching element having one end connected to the high potential side of the first power source, and a second drive for driving on / off the second switching element having one end connected to the low potential side of the DC power source. A control signal sending circuit for sending a control signal for driving on and off the first and second switching elements to the circuit and the first and second driving circuits, respectively, and detecting the abnormal state to detect the first and second When the inverter control unit having an abnormality detection circuit that turns off the first and second switching elements via the drive circuit and the abnormality detection circuit is operated by detecting the abnormality state Inverter apparatus characterized by the first driving circuit is turned on of the first switching element and a control means for forcibly turning off the first switching element when continues for a predetermined time or longer.

2. The inverter device according to claim 1, wherein the control means forcibly turns off the first switching element by interrupting power supply to the first drive circuit.

The control means is configured to forcibly turn off the first switching element by lowering a voltage supplied to the first drive circuit to a level at which the first switching element is turned off. The inverter device according to Item 1.

2. The inverter device according to claim 1, wherein the control means reduces the drive terminal voltage of the first switching element to a level at which it is turned off.

The first drive circuit includes: an on-pulse transmission circuit that generates and transmits an on-pulse according to a control signal from a control signal transmission circuit; an off-pulse transmission circuit that generates and transmits an off-pulse according to the control signal; an on-pulse signal; A level shift circuit for converting the potential of the off-pulse signal into a signal potential for the first switching element, and an on-pulse signal converted by the level shift circuit and a drive signal for driving the first switching element on / off by the off-pulse signal And a buffer circuit inserted between the output terminal of the flip-flop circuit and the control terminal of the first switching element. The inverter device described.

6. The inverter device according to claim 5, wherein the control means forcibly turns off the first switching element by resetting a flip-flop circuit included in the first drive circuit.