JP2000031979A - フレームリレー・ａｔｍインターワーク制御方法及びインターワーク制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 フレームリレー・インタフェースとＡＴＭイ
ンタフェースとの間のインターワーク制御方法及びイン
ターワーク制御装置に関し、フレーム構成に対して最適
なＡＴＭセルへの変換を行わせる。 【解決手段】 ヘッダ・マッピング部３と、第１，第２
のマッピング部４，１１と、セル組立・分解部５と、プ
ロセッサ９等とを含み、フレームのアドレスフィールド
のＤＬＣＩと、ＡＴＭセルのセルヘッダのＶＰＩ／ＶＣ
Ｉと、ＣＩＤとを対応させ、ＤＬＣＩに応じて、フレー
ムのアドレスフィールドと情報フィールドとをＣＰＳパ
ケットのペイロードにマッピングし、このＣＰＳパケッ
トをＡＴＭセルのセルペイロードにマッピングする。又
タイマ１２にセル送出待ち時間を設定し、セル送出待ち
時間内のＣＰＳパケットをセルペイロードにマッピング
してＡＴＭセルを組立てることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フレームリレー・
インタフェースとＡＴＭ（Ａsynchonous Ｔransfer Ｍ
ode ）インタフェースとの間の変換を行うフレームリレ
ー・ＡＴＭインターワーク制御方法及びインターワーク
制御装置に関する。フレームリレーに於いては、可変長
のフレーム構成で各種のデータを伝送し、ＡＴＭに於い
ては、５３バイトの固定長のセルとして各種のデータを
伝送するものである。従って、フレームリレー・ネット
ワークとＡＴＭネットワークとの間で、フレームとＡＴ
Ｍセルとの相互間の変換が必要となり、効率の良い変換
が要望されている。

【０００２】

【従来の技術】フレームリレーに於けるフレームフォー
マットは、図９の（Ａ）に示すように、フラグＦと、ア
ドレスフィールドＡと、情報フィールドと、フレームチ
ェックシーケンスＦＣＳと、フラグＦとからなるもので
ある。又そのアドレスフィールドＡは、図９の（Ｂ）に
示すように、上位と下位とのデータ・リンク・コネクシ
ョン識別子ＤＬＣＩ（Ｄata Ｌink Ｃonnection Ｉdent
ifier ）と、廃棄可能表示ビットＤＥ（Ｄiscard Ｅli
gibility）と、アドレスフィールド拡張ビットＥＡ（Ａ
ddress Ｅxtension Ｂit）と、順方向明示的輻輳通知
ビットＦＥＣＮ（Ｆorward Ｅxplicit Ｃongestion Ｎ
otification ）と、逆方向明示的輻輳通知ビットＢＥＣ
Ｎ（Ｂackward Ｅxplicit Ｃongestion Ｎotification
）と、コマンド／レスポンス用ビット＊とを含むもの
である。

【０００３】又ＡＴＭに於けるＡＴＭセルは、図９の
（Ｅ）に示すように、５バイトのセルヘッダと４８バイ
トのセルペイロードからなる５３バイト構成のものであ
り、セルヘッダは、その内容の詳細な図示を省略してい
るが、仮想パス識別子（ＶＰＩ；Ｖirtual Ｐath Ｉde
ntifier ）と、仮想チャネル識別子（ＶＣＩ；Ｖirtual
Ｃhannel Ｉdentifier ）と、ペイロードタイプ（Ｐ
Ｔ；Ｐayroad Ｔype ）と、セル損失優先表示（ＣＬ
Ｐ；Ｃell Ｌoss Ｐriority ）と、ヘッダ誤り制御（Ｈ
ＥＣ；Ｈeader Ｅrror Ｃontrol）とを含むものであ
る。

【０００４】ＡＴＭに於いては、前述の５３バイト構成
のＡＴＭセルに変換して伝送する為のＡＴＭアダプテー
ション・レイヤ（ＡＡＬ；ＡＴＭ Ａdaptation Ｌaye
r）のタイプ１〜５が規定されている。又ネットワーク
・インターワーキングに於いては、図９の（Ｂ）に示す
アドレスフィールドと情報フィールドとを有意情報とす
る。又この有意情報を含むサービス依存部（ＳＳＣＳ；
Ｓervice Ｓpecific Ｃonvergence Ｓublayer ）は、
（Ｃ）に示すプロトコル・データ・ユニット（ＦＲ−Ｓ
ＳＣＳ ＰＤＵ；Ｆrame Ｒelay−Ｓervice Ｓpecfic
ＣonvergenceＳublayer Ｐrotocol Ｄata Ｕnit ）で
あり、（Ｄ）はコンバージェンス・サブレイヤ共通部
（ＣＰＣＳ；Ｃommon Ｐart Ｃonvergence Ｓublayer
）を示し、サービス・データ・ユニット（ＣＰＣＳ
ＳＤＵ；Ｃommon Ｐart ＣonvergenceＳublayer Ｓer
vice Ｄata Ｕnit ）に、トレーラーを付加したフォー
マットを有する。

【０００５】又トレーラーのＰＡＤはパディング（Ｐad
ding）、ＣＰＣＳ−ＵＵはユーザ間情報（Ｃommon Ｐar
t Ｃonvergence Ｓublayer Ｕser to Ｕser Ｉndicat
ion）、ＣＰＩは共通部指示子（Ｃommon Ｐart Ｉndica
tor）、Ｌｅｎｇｔｈはデータ長、ＣＲＣは誤り検出コ
ード（Ｃyclic Ｒedundancy Ｃheck）を示す。そして、
このトレーラーを含めて、４８バイト毎に分割し、
（Ｅ）に示すように、セルペイロードとし、これに５バ
イトのセルヘッダを付加してＡＴＭセルとする。又前述
の逆の順序により、（Ｅ）に示すＡＴＭセルを、（Ａ）
に示すフレームリレーに於けるフレームに組立てること
ができる。

【０００６】又サービス・インターワーキングに於いて
は、図１０の（Ａ）に示すフレームリレーに於けるフレ
ームの情報フィールドを（Ｂ）に示す有意情報とする。
なお、アドレスフィールドは点線で示すが、それぞれ図
９の（Ｂ）に示すアドレスフィールドと同一である。そ
して、ＡＡＬ５を適用した場合、（Ｃ）に示すように、
サービス・データ・ユニットＣＰＣＳ ＳＤＵに、パデ
ィングＰＡＤと、ユーザ間情報ＣＰＣＳ−ＵＵと、共通
部指示子ＣＰＩと、データ長Ｌｅｎｇｔｈと、誤り検出
コードＣＲＣとからなるトレーラーを付加し、４８バイ
ト毎に分割し、（Ｄ）に示すにように、セルペイロード
とし、これに５バイトのセルヘッダを付加してＡＴＭセ
ルとする。又前述の逆の順序により、（Ｄ）に示すＡＴ
Ｍセルを、（Ａ）に示すフレームリレーに於けるフレー
ムに組立てることができる。

【０００７】図１１は従来例のインターワーク制御装置
の説明図であり、フレームリレー・ＡＴＭインターワー
クの機能ブロックを示し、５１はＦＲ網（フレームリレ
ー・ネットワーク）側の回線終端部、５２はデータリン
ク・コア制御部、５３はヘッダ・マッピング部、５４は
ＡＡＬ５制御部、５５はセル組立・分解部、５６はＴＣ
サブレイヤ制御部、５７はＡＴＭ網（ＡＴＭネットワー
ク）側の回線終端部、５８はメモリ、５９はプロセッサ
（ＣＰＵ）、６０はマッピング・テーブルであり、各部
はバスを介してプロセッサ５９と接続され、プロセッサ
５９の制御によってインターワーク機能（ＩＷＦ）を実
現している。

【０００８】マッピング・テーブル６０は、メモリ５８
に形成された場合を示し、フレームのアドレスフィール
ドに於けるデータ・リンク・コネクション識別子ＤＬＣ
Ｉと、ＡＴＭセルのセルヘッダの仮想パス識別子ＶＰＩ
／仮想チャネル識別子ＶＣＩと、ＩＷ（インターワー
ク）種別とが対応付けられて格納されている。又ＩＷ種
別は、例えば、“０”はネットワーク・インターワー
ク、“１”はサービス・インターワークを示すように設
定される。

【０００９】例えば、ＦＲ網からのフレームをＡＴＭ網
に送出する場合、回線終端部５１はＦＲ網からのフレー
ムをフラグＦを基に識別して終端し、データリンク・コ
ア制御部５２に転送する。このデータリンク・コア制御
部５２は、勧告Ｑ．９２２のレイヤ２プロトコルのデー
タリンク・コアに相当する制御を行うもので、フレーム
のアドレスフィールドのＤＬＣＩを抽出する。又ヘッダ
・マッピング部５３は、フレームからＡＴＭセルへの変
換に於いて、マッピング・テーブル６０を参照し、ＤＬ
ＣＩからＩＷ種別を識別し、且つＤＬＣＩからＶＰＩ／
ＶＣＩへの変換を行う。又逆の処理により、ＡＴＭセル
のセルヘッダのＶＰＩ／ＶＣＩからフレームのＤＬＣＩ
に変換する。

【００１０】又ＡＡＬ５制御部５４は、図９の（Ｄ）又
は図１０の（Ｃ）に示すトレーラーを付加したサービス
・データ・ユニットを生成し、セル組立・分解部５５に
於いて４８バイト毎に分割してセルペイロードを形成
し、ヘッダ・マッピング部５３により形成された５バイ
トのセルヘッダを付加してＡＴＭセルを組立て、又４８
バイトに対する不足分についてパディングを詰めてＡＴ
Ｍセルを構成し、ＴＣ（Ｔransmission Ｃonvergence）
サブレイヤ制御部５６と回線終端部５７とを介してＡＴ
Ｍ網にＡＴＭセルを送出することになる。

【００１１】図１２は従来例のインターワーク制御方法
のフローチャートであり、ＦＲ網からのフレームをＡＴ
Ｍセルに変換してＡＴＭ網に送出する場合を示し、回線
終端部５１に於いてフレームリレー・インタフェース上
のフレームを認識し（Ｃ１）、データリンク・コア制御
部５２に於いてＤＬＣＩ値を抽出し（Ｃ２）、この抽出
したＤＬＣＩ値を基にマッピング・テーブル６０を照合
し（Ｃ３）、ヘッダ・マッピング部５３に於いてネット
ワーク・インターワーキングかサービス・インターワー
キングかの何れのＩＷ種別かを判定する（Ｃ４）。

【００１２】例えば、ＤＬＣＩ＝１６の場合、ＩＷ種別
は“０”であるから、ネットワーク・インターワークを
示し、又ＤＬＣＩ＝２０の場合は、ＩＷ種別は“１”で
あるから、サービス・インターワークを示すことにな
り、これによって判定することができる。そして、この
判定結果に基づいてＡＡＬ５制御部５４は、“０”のネ
ットワーク・インターワークの場合、フレームのアドレ
スフィールドと情報フィールドとをＣＰＣＳ ＳＤＵに
対応付ける（Ｃ５）。即ち、図９の（Ｂ），（Ｄ）に示
す関係でサービス・データ・ユニットを形成する。

【００１３】又“１”のサービス・インターワークの場
合、フレーム情報フィールドをＣＰＣＳ ＳＤＵに対応
付ける（Ｃ６）。即ち、図１０の（Ｂ），（Ｃ）に示す
関係でサービス・データ・ユニットを形成する。そし
て、セル組立・分解部５５に於いてセル組立てを行い
（Ｃ７）、ＴＣサブレイヤ制御部５６と回線終端部５７
とを介してＡＴＭセルを送出する（Ｃ８）。

【００１４】又音声データ等の場合、フレームの情報フ
ィールドは２０バイト程度の長さとなる。このようなシ
ョートフレームについてもＡＴＭセルに変換し、又反対
にＡＴＭセルをフレームに変換することになる。例え
ば、図１３の（Ａ）に示すように、情報フィールドが２
０バイト（２０Ｂ）で、ネットワーク・インターワーク
の場合、この情報フィールドを含む有意情報は（Ｂ）に
示すものとなる。

【００１５】そして、（Ｃ）に示すプロトコル・データ
・ユニットＦＲ−ＳＳＣＳ ＰＤＵを基に、（Ｄ）に示
すように、トレーラーを付加して４８バイト構成となる
ように、パディングＰＡＤでセルペイロードを埋めて、
（Ｅ）に示すＡＴＭセルを形成することになる。その場
合のＡＴＭセルのセルペイロードは、ＣＰＣＳ ＳＤＵ
に対応する有意データと、パディングＰＡＤ等を含むオ
ーバヘッドとを含むものとなる。

【００１６】又ＡＡＬ２（ＡＴＭアダプテーション・レ
イヤのタイプ２）は、音声データ等をパケット化し、複
数のパケットを一つのＡＴＭセルのセルペイロードに挿
入することができるものであり、共通部（ＣＰＳ；Ｃom
mon Ｐart Ｓublayer ）と、サービス依存部（ＳＳＣ
Ｓ；Ｓervice Ｓpecific Ｃonvergence Ｓublayer ）
とからなる。

【００１７】図１４はＡＡＬ２フォーマットの説明図で
あり、（Ａ）はＣＰＳパケットを示し、３バイト構成の
パケットヘッダと、パケットペイロードとからなり、パ
ケットヘッダは、８ビットのチャネル識別子ＣＩＤ（Ｃ
hannel Ｉdentifier ）と、６ビットのペイロード長Ｌ
Ｉ（Ｌength Ｉndicator）と、５ビットのユーザ間情報
ＵＵＩ（Ｕser-to- Ｕser Ｉndication ）と、５ビット
のヘッダ誤り制御ＨＥＣ（Ｈeader Ｅrror Ｃontrol）
とを含むものである。

【００１８】又図１４の（Ｂ）はＡＴＭセルのフォーマ
ットを示し、５バイトのセルヘッダと４８バイトのセル
ペイロードからなり、そのセルペイロードは、１バイト
のＣＰＳ−ＰＤＵヘッダ（スタートフィールド）と、任
意数のＣＰＳパケットが挿入されたＣＰＳ−ＰＤＵ（共
通部−プロトコル・データ・ユニット）とを含み、パデ
ィングが含まれる場合もある。又ＣＰＳ−ＰＤＵヘッダ
（スタートフィールド）は、６ビットのオフセット・フ
ィールドＯＳＦ（Ｏffset Ｆield）と、１ビットのシー
ケンス番号ＳＮ（Ｓequence Ｎumber ）と、１ビットの
奇パリティＰ（Ｐarity ）とを含むものである。

【００１９】又オフセットフィールドＯＳＦは、ＣＰＳ
パケットが次のＡＴＭセルのセルペイロードに分割して
挿入された場合、そのＡＴＭセルのＣＰＳ−ＰＤＵヘッ
ダの直後に、ＣＰＳパケットの先頭が位置しないことに
なるから、この先頭位置をオフセット値として示す為の
ものである。又シーケンス番号ＳＮは、“０”により複
数個のＣＰＳパケットの中の伝送途中のＣＰＳパケッ
ト、“１”により最後のＣＰＳパケットを示す。

【００２０】

【発明が解決しようとする課題】フレームリレー・イン
タフェースに於けるフレームは、音声データ等のショー
トフレームと、他のデータ等のロングフレームとが混在
する場合がある。ロングフレームをＡＡＬ５によりＡＴ
Ｍセルに変換する場合は、図９に示すものとなり、大き
な問題はないが、ショートフレームをＡＡＬ５に変換す
る場合、セルペイロードには、図１３の（Ｄ）に示すよ
うに、パディングＰＡＤを挿入することになる。従っ
て、音声圧縮処理により伝送帯域の有効利用を図る場合
でも、ＡＴＭセルのセルペイロードに対するマッピング
の効率が低くなり、音声圧縮処理による効果が逓減され
る問題がある。

【００２１】そこで、図１４に示すようなＡＡＬ２を適
用して、ショートフレームをＣＰＳパケット化し、この
ＣＰＳパケットをＡＴＭセルのペイロードにマッピング
する手段が提案されている。この場合、総てのデータが
ショートフレーム構成の音声データの場合は、比較的問
題がないが、他のロングフレームによるデータも混在し
て伝送される場合、総てＣＰＳパケット化することは処
理遅延等を含めて問題が生じる。

【００２２】又音声データをサブフレーム構成としてフ
レーム内に多重化して伝送する方式が知られている。こ
のような方式に於いては、単一のサブフレームの場合
と、複数のサブフレームの場合とがあり、フレーム長は
大きく変動する。例えば、２〜３サブフレーム構成の場
合、ＡＴＭセルに効率良くマッピングできたとしても、
１サブフレーム構成の場合は、前述のように、効率が低
下することになる。本発明は、ショートフレームとロン
グフレームとに対して自動的に最適なＡＴＭセルへの変
換を行わせることを目的とする。

【００２３】

【課題を解決するための手段】本発明のフレームリレー
・ＡＴＭインターワーク制御方法及びインターワーク制
御装置は、（１）フレームリレー・インタフェースとＡ
ＴＭインタフェースとの間のインターワーク制御方法に
於いて、フレームリレー・インタフェースに於けるフレ
ームのアドレスフィールドのデータ・リンク・コネクシ
ョン識別子ＤＬＣＩと、ＡＴＭインタフェースに於ける
ＡＴＭセルのセルヘッダの仮想パス識別子／仮想チャネ
ル識別子ＶＰＩ／ＶＣＩと、共通部パケットのチャネル
識別子ＣＩＤとを対応させ、フレームのデータ・リンク
・コネクション識別子（ＤＬＣＩ）に応じて、フレーム
のアドレスフィールドと情報フィールド又は該情報フィ
ールドを共通部パケットのペイロードにマッピングし、
この共通部パケットをＡＴＭセルのセルペイロードにマ
ッピングする過程を含むものである。

【００２４】又（２）サブフレーム構成を適用した場
合、共通部パケットのチャネル識別子とセル送出待ち時
間とを設定し、このセル送出待ち間内に到着した同一デ
ータ・リンク・コネクション識別子（ＤＬＣＩ）のフレ
ームを共通部パケットとして、同一のＡＴＭセルのペイ
ロードにマッピングする処理を行う過程を含むものであ
り、又サブフレーム構成を含む場合は、サブフレーム有
りの場合に、このサブフレームを共通部パケットのペイ
ロードにマッピングし、共通部パケットをＡＴＭセルの
セルペイロードにマッピングする過程を含むことができ
る。

【００２５】又（３）共通部パケットをＡＴＭセルのセ
ルペイロードにマッピングする時に、後続の共通部パケ
ットの待ち時間を設定し、この待ち時間内の共通部パケ
ットをＡＴＭセルのセルペイロードに埋め込むように挿
入する。又サブフレームのサブフレームヘッダのサービ
スクラス又はペイロードタイプに対応した待ち時間を設
定することもできる。この待ち時間設定により、音声デ
ータ等を許容遅延時間内に伝送することができる。

【００２６】又（４）フレームリレー・インタフェース
とＡＴＭインタフェースとの間のインターワーク制御装
置に於いて、フレームのアドレスフィールドとＡＴＭセ
ルのセルヘッダのＶＰＩ／ＶＣＩとの相互間のマッピン
グを行うヘッダ・マッピング部３と、フレームのアドレ
スフィールドのデータ・リンク・コネクション識別子
（ＤＬＣＩ）に応じてマッピング処理を行う第１のマッ
ピング制御部（例えば、ＡＡＬ５制御部４）及び第２の
マッピング制御部（例えば、ＡＡＬ２制御部１１）と、
ＡＴＭセルの組立及び分解を行うセル組立・分解部５と
を備え、第２のマッピング制御部及びセル組立・分解部
５は、フレームの情報フィールドを含む共通部パケット
を形成し、この共通部パケットをＡＴＭセルのセルペイ
ロードに挿入する機能を有するものである。

【００２７】又（５）セル送出待ち時間を設定するタイ
マ１２を設けることができる。それにより、ＡＴＭセル
のセルペイロードにマッピングする共通部パケットの遅
延の増大を防止することができる。

【００２８】又（６）サブフレーム構成のフレームリレ
ー・インタフェースとＡＴＭインタフェースとの間のイ
ンターワーク制御装置に於いて、サブフレーム制御部を
設け、サブフレーム有りの場合に、サブフレームを共通
部パケットのパケットペイロードにマッピングし、この
共通部パケットをＡＴＭセルのセルペイロードにマッピ
ングする構成とすることができる。又ＤＬＣＩとサブチ
ャネル識別子とサブインターワーク種別とチャネル識別
子とセル送出待ち時間とを対応付けて、サブフレームに
対応する共通部パケットを、ＡＴＭセルのセルペイロー
ドにマッピングする時の遅延の増大を防止する構成とす
ることができる。

【００２９】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、フレームリレー・ＡＴＭのインターワ
ーク機能（ＩＷＦ）を示し、１は回線終端部、２はデー
タリンク・コア制御部、３はヘッダ・マッピング部、４
は第１のマッピング制御部（以下ＡＬＬ５制御部として
説明する）、５はセル組立・分解部、６はＴＣサブレイ
ヤ制御部、７は回線終端部、８はメモリ、９はプロセッ
サ（ＣＰＵ）、１０はマッピング・テーブル、１１は第
２のマッピング制御部（以下ＡＡＬ２制御部として説明
する）、１２はタイマであり、プロセッサ９はバスを介
して各部と接続されている。又このプロセッサ９の処理
機能によって各部の機能によるインターワーク機能（Ｉ
ＷＦ）を実現することもできる。

【００３０】又マッピング・テーブル１０は、例えば、
メモリ８に形成した場合を示すが、プロセッサ９の内部
メモリ等に形成することも勿論可能であり、ＤＬＣＩ
（データ・リンク・コネクション識別子）と、ＶＰＩ／
ＶＣＩ（仮想パス識別子／仮想チャネル識別子）と、Ａ
ＡＬ（ＡＴＭアダプテーション・レイヤ）種別と、ＩＷ
（インターワーク）種別と、ＣＩＤ（チャネル識別子）
と、セル送出待ち時間とを対応させて格納したものであ
る。

【００３１】このマッピング・テーブル１０のＡＡＬ種
別は、例えば、“０”はＡＡＬ５（ＡＴＭアダプテーシ
ョン・レイヤのタイプ５）、“１”はＡＡＬ２（ＡＴＭ
アダプテーション・レイヤのタイプ２）とし、ＩＷ種別
は、例えば、“０”はネットワーク・インターワーク、
“１”はサービス・インターワークとすることができ
る。又セル送出待ち時間は、ＡＡＬ種別がＡＡＬ２の場
合に、後続の共通部（ＣＰＳ）パケットをＡＴＭセルの
セルペイロードにマッピングする場合の待ち時間を示す
ものである。

【００３２】このセル送出待ち時間は、例えば、音声デ
ータとして許容できる最大待ち時間を示すことができ
る。そして、この待ち時間はタイマ１２に設定されて後
続のＣＰＳパケットが待ち時間内に到着するか否かを監
視するものである。この場合のタイマ１２は、プロセッ
サ９の各種のタイマ機能を適用することも可能である。
又ＣＩＤは、ＡＡＬ２の場合に於いて使用するもので、
ＡＡＬ５の場合のＣＩＤは格納されていない。又このＣ
ＩＤ対応に、複数のタイマ１２を設けることも可能であ
る。

【００３３】又回線終端部１は、ＦＲ網（フレームリレ
ー・ネットワーク）に接続され、回線終端部７は、ＡＴ
Ｍ網（ＡＴＭネットワーク）に接続され、データリンク
・コア制御部２は、前述のように、勧告Ｑ．９２２のレ
イヤ２プロトコルのデータリンク・コアに相当する制御
を行うものであり、フレームのアドレスフィールドのデ
ータリンク・コネクション識別子ＤＬＣＩを抽出する。

【００３４】図２は本発明の第１の実施の形態のマッピ
ングの説明図であり、（Ａ）はフレームリレーのユーザ
・ネットワーク・インタフェース上のフレームを示し、
Ｆは“０１１１１１１０”のフラグ、Ａはアドレスフィ
ールド、ＦＣＳはフレームチェックシーケンスを示し、
情報フィールドが、例えば、音声データ等の２０バイト
（２０Ｂ）の長さの場合を示す。なお、データ長が４８
バイト以上のロングフレームの場合は、図９又は図１０
について説明したようなマッピング処理が行われる。

【００３５】フレームのアドレスフィールドＡに、前述
のように、ＤＬＣＩが含まれているから、データリンク
・コア制御部２に於いて抽出し、ヘッダ・マッピング部
３に於いてメモリ８のマッピング・テーブル１０を参照
し、例えば、ＡＡＬ種別が“１”でＡＡＬ２を示し、Ｉ
Ｗ種別が“０”でネットワーク・インターワークを示す
時に、２バイトのアドレスフィールドＡと２２バイトの
情報フィールドとを、（Ｂ）に示すように、２２バイト
（２２Ｂ）のパケットペイロードとする。

【００３６】そして、（Ｃ）に示すように、３バイトの
パケットヘッダを付加し、２５バイトのＣＰＳパケット
を構成する。この場合のパケットヘッダは、図１４の
（Ａ）に示すものと同様である。そして、このＣＰＳパ
ケットをＡＴＭセルのセルペイロードにマッピングす
る。その時に、（Ｄ）に示すように、１バイトのスター
トフィールド（ＣＰＳ−ＰＤＵヘッダ）を付加する。こ
のスタートフィールドは、図１４の（Ｂ）に示すＣＰＳ
−ＰＤＵヘッダと同様のものである。

【００３７】従って、スタートフィールドが付加された
セルペイロードの残りは、４７バイト分となり、２個の
ＣＰＳパケットをマッピングする為には、３バイト分不
足する。この不足分の３バイトを、点線で示すように、
次のＡＴＭセルのセルペイロードにマッピングする。こ
の場合、分割されたＣＰＳパケットは、パケットヘッダ
のペイロード長ＬＩによってパケットペイロード長を示
すから、ＡＴＭセルのセルペイロードから分離する時
に、３バイト分不足することが判り、次のＡＴＭセルか
らこの不足分の３バイトを抽出して元のＣＰＳパケット
を形成することができる。

【００３８】又不足分の３バイトが挿入されたＡＴＭセ
ルのセルペイロードには、次のＣＰＳパケットが挿入さ
れるが、セルヘッダの直後に付加される１バイトのスタ
ートフィールド（ＣＰＳ−ＰＤＵヘッダ）のオフセット
フィールドＯＳＦにより、セルヘッダの次の４バイト目
にＣＰＳパケットの先頭が位置していることを表示す
る。それにより、ＣＰＳパケットが分割してセルペイロ
ードにマッピングされても、同一のＣＰＳパケットを組
立てることが容易であり、又オフセットフィールドＯＳ
Ｆにより、ＣＰＳパケットの先頭を指示することができ
るから、混乱を生じることなく、ショートフレームをＡ
ＴＭセルにマッピングし、反対にＡＴＭセルからショー
トフレームに変換することができる。

【００３９】図３は本発明の第１の実施の形態のフロー
チャートであり、図１に於けるＦＲ網からのフレームを
ＡＴＭセルに変換してＡＴＭ網に送出する場合を示し、
回線終端部１により受信フレームを識別し（Ａ１）、デ
ータリンク・コア制御部２によりＤＬＣＩ値を抽出し
（Ａ２）、このＤＬＣＩ値を用いてマッピング・テーブ
ル１０を参照し（Ａ３）、ＡＡＬ種別を判定する（Ａ
４）。

【００４０】このＡＡＬ種別は、前述のように、“０”
はＡＡＬ５、“１”はＡＡＬ２とすることにより、例え
ば、図１に示すマッピング・テーブル１０を参照する
と、ＤＬＣＩ＝１６の場合、ＡＡＬ種別＝“０”で、Ａ
ＡＬ５であることが判り、又ＤＬＣＩ＝１７の場合、Ａ
ＡＬ種別＝“１”で、ＡＡＬ２であることが判る。

【００４１】ＡＡＬ種別がＡＡＬ５の場合、ＩＷ種別が
ネットワーク・インターワークかサービス・インターワ
ークかを判定する（Ａ５）。このＩＷ種別は、例えば、
図１のマッピング・テーブル１０を参照すると、ＤＬＣ
Ｉ＝１６の場合、“０”のネットワーク・インターワー
クを示すから、図９に示すように、フレームのアドレス
フィールドと情報フィールドとを有意情報としてＣＰＣ
Ｓ ＳＤＵに対応付け（Ａ６）、又ＤＬＣＩ＝１６は、
ＶＰＩ／ＶＣＩ＝０／３２であるから、セルヘッダに設
定してＡＴＭセルに組立て（Ａ８）、このＡＴＭセルを
送出する（Ａ１９）。即ち、図９の（Ａ）に示すフレー
ムを（Ｅ）に示すＡＴＭセルに変換して送出する。

【００４２】又ＩＷ種別がサービス・インターワークの
場合、図１０に示すように、フレームの情報フィールド
を有意情報としてＣＰＣＳ ＳＤＵに対応付け（Ａ
７）、ＤＬＣＩに対応したＶＰＩ／ＶＣＩをセルヘッダ
に設定してＡＴＭセルに組立て（Ａ８）、このＡＴＭセ
ルを送出する（Ａ１９）。即ち、図１０の（Ａ）に示す
フレームを（Ｄ）に示すＡＴＭセルに変換して送出す
る。この場合、図１のＡＡＬ５制御部４が選択されて、
ステップ（Ａ６），（Ａ７）の処理を行い、セル組立・
分解部５がステップ（Ａ８）の処理を行うことになる。

【００４３】又ＡＡＬ種別がＡＡＬ２の場合、セル送出
待ち時間タイマ（図１のタイマ１２）が起動されている
か否かを判定し（Ａ９）、起動されていない場合は、セ
ル送出待ち時間タイマを起動する（Ａ１０）。例えば、
ＤＬＣＩ＝１７の場合に、図１のマッピング・テーブル
１０を参照すると、ＡＡＬ種別＝“１”でＡＡＬ２を示
し、セル送出待ち時間は「５」（単位は例えばｍｓ）で
あるから、タイマ１２にこのセル送出待ち時間を設定し
て起動する。

【００４４】又ＤＬＣＩ＝１７の場合、ＩＷ種別は
“０”でネットワーク・インターワークを示すから、例
えば、図１４の（Ａ），（Ｂ）に示すように、フレーム
のアドレスフィールドと情報フィールドとをＣＰＳパケ
ットのパケットペイロードに対応させ、そのパケットヘ
ッダを生成する（Ａ１１）。この場合、ＣＰＳパケット
のパケットヘッダのチャネル識別子ＣＩＤを、マッピン
グ・テーブル１０を参照して、ＤＬＣＩ＝１７に対応し
たＣＩＤ＝１０とする。そして、オフセットフィールド
ＯＳＦ，シーケンス番号ＳＮ，パリティＰを含むスター
トフィールド（ＣＳＰ−ＰＤＵヘッダ）を編集し、ＡＴ
Ｍセルのセルペイロードにこのスタートフィールドを挿
入した後、ＣＰＳパケットを埋め込み（Ａ１２）、セル
ペイロードが総て埋まったか否かを判定する（Ａ１
３）。

【００４５】ＣＰＳパケットによりセルペイロードが総
て埋まった場合、ＣＰＳパケットが次のＡＴＭセルに跨
がるように分割されたか否かを判定し（Ａ１４）、跨が
った場合、例えば、図２の２番目のＣＰＳパケットのよ
うに、後部の３バイトが次のＡＴＭセルに跨がって挿入
される場合、セル送出待ち時間タイマ（図１のタイマ１
２）をリセットし（Ａ１５）、ステップ（Ａ１２）に移
行する。又跨がらない場合は、丁度ＣＰＳパケットが分
割されることなくセルペイロードに挿入された場合であ
るから、セル送出待ち時間タイマを停止し（Ａ１６）、
例えば、ＤＬＣＩ＝１７に対応するＶＰＩ／ＶＣＩ＝０
／４０をセルヘッダに設定したＡＴＭセルを送出する
（Ａ１９）。

【００４６】又ステップ（Ａ１３）に於いて、セルペイ
ロードに空きがある場合、セル送出待ち時間経過前に同
一ＤＬＣＩのフレームが到着したか否かを判定し（Ａ１
７）、到着した場合は、ステップ（Ａ３）に移行する。
即ち、同一ＤＬＣＩのフレームをまとめてＡＴＭセルの
セルペイロードにマッピングする場合を示す。

【００４７】又セル送出待ち時間を経過しても、同一Ｄ
ＬＣＩの次のフレームが到着しない場合は、ＡＴＭセル
のセルペイロードに最初に挿入したＣＰＳパケットから
の経過時間が許容値を超えたことになるから、それ以上
の待ち合わせを行わないものであり、従って、セル送出
待ち時間タイマを停止し、ＡＴＭセルペイロードの残り
の部分をパディングによって埋めて一つのＡＴＭセルと
し（Ａ１８）、このＡＴＭセルを送出する（Ａ１９）。
この場合、図１のＡＡＬ２制御部１１が選択され、セル
組立・分解部５と共に、ステップ（Ａ１１）〜（Ａ１
８）の処理を行うことになる。

【００４８】又ＡＴＭ網からＦＲ網へのインターワーク
についても、マッピング・テーブル１０を参照すること
により、前述の処理の逆の処理によって、ＡＴＭセルか
らフレームを組立てることができる。例えば、ＡＡＬ２
によるＡＴＭセルについては、スタートフィールド（Ｃ
ＰＳ−ＰＤＵヘッダ）とパケットヘッダとを基に、ＣＰ
Ｓパケットのパケットペイロードのデータをショートフ
レームに組立てることができる。同様に、ＡＡＬ５によ
るＡＴＭセルについても、ロングフレームに組立てるこ
とができる。

【００４９】図４は本発明の第２の実施の形態の説明図
であり、２１は回線終端部、２２はデータリンク・コア
制御部、２３はヘッダ・マッピング部、２４は第１のマ
ッピング制御部（以下ＡＡＬ５制御部として説明す
る）、２５はセル組立・分解部、２６はＴＣサブレイヤ
制御部、２７は回線終端部、２８はメモリ、２９はプロ
セッサ（ＣＰＵ）、３０はサブフレーム制御部、３１は
第２のマッピング制御部（以下ＡＡＬ２制御部として説
明する）、３２はタイマを示す。

【００５０】この実施の形態は、サブフレーム構成のフ
レームリレー・インタフェースとＡＴＭインタフェース
との間のインターワーク制御装置を示し、図１に示す構
成に対して、サブフレーム構成のフレームを処理する構
成を付加したものである。その為に、データリンク・コ
ア制御部２２とヘッダ・マッピング部２３との間にサブ
フレーム制御部３０を設けている。又メモリ２８に、図
５の（Ａ），（Ｂ）に示すマッピング・テーブル４０，
４１を形成している。

【００５１】図５の（Ａ）のマッピング・テーブル４０
は、ＤＬＣＩ（データ・リンク・コネクション識別子）
と、ＶＰＩ／ＶＣＩ（仮想パス識別子／仮想チャネル識
別子）と、サブフレーム種別と、ＡＡＬ（ＡＴＭアダプ
テーション・レイヤ）種別と、ＩＷ（インターワーク）
種別と、ＣＩＤ（チャネル識別子）と、セル送出待ち時
間とを対応させて格納している。又サブフレーム種別
は、例えば、“０”をサブフレーム無し、“１”をサブ
フレーム有りとすることができる。

【００５２】又図５の（Ｂ）のサブフレーム用のマッピ
ング・テーブル４１は、ＤＬＣＩと、サブチャネルＩＤ
と、サブＩＷ種別と、ＣＩＤと、セル送出待ち時間とを
対応させて格納しており、サブＩＷ種別は、例えば、
“０”をネットワーク・インターワーク、“１”をサー
ビス・インターワークとすることができる。

【００５３】例えば、ＦＲ網からのフレームをＡＴＭセ
ルに変換してＡＴＭ網に送出する場合、ＦＲ網から回線
終端部２１により受信したフレームについて、データリ
ンク・コア制御部２２に於いてアドレスフィールドのＤ
ＬＣＩを抽出する。サブフレーム制御部３０は、このＤ
ＬＣＩを基に、メモリ２８に形成したマッピング・テー
ブル４０を参照してサブフレーム種別を判定する。この
サブフレーム種別がサブフレーム無しを示す“０”であ
れば、そのままヘッダ・マッピング部２３へ転送する。
又サブフレーム種別が“１”であれば、サブフレーム有
りであるから、各サブフレームに分解してヘッダ・マッ
ピング部２３へ転送する。

【００５４】ヘッダ・マッピング部２３は、マッピング
・テーブル４０を参照して、ＡＴＭ網へ送出する有意情
報を生成し、ＡＡＬ種別が“０”の場合は、ＡＡＬ５制
御部２４に転送し、前述の図１のＡＡＬ５制御部４と同
様にＣＰＣＳ−ＰＤＵを生成させる。又ＡＡＬ種別が
“１”で、サブフレーム種別が“０”の場合、サブフレ
ーム無しであるから、ＡＡＬ２制御部３１に転送し、前
述の図１のＡＡＬ２制御部１１と同様にＣＰＳパケット
を生成させる。

【００５５】又ＡＡＬ種別が“１”で、サブフレーム種
別が“１”の場合、サブフレーム有りであるから、ＡＡ
Ｌ２制御部３１に於いて、サブフレーム用のマッピング
・テーブル４１を参照してＣＰＳパケットを生成させ
る。又サブＩＷ種別が“０”の場合、サブフレーム全体
をそのままＣＰＳパケットペイロードに対応させ、サブ
チャネルＩＤと対応付けられたＣＩＤをＣＰＳパケット
のパケットヘッダに設定する。又サブＩＷ種別が“１”
の場合、サブフレームのペイロードをＣＰＳパケットに
対応させ、サブチャネルＩＤと対応付けられたＣＩＤを
ＣＰＳパケットのパケットヘッダのＣＩＤに、又サブフ
レームのペイロードタイプをＣＰＳパケットのパケット
ヘッダのＵＵＩに、又サブフレームのペイロード長をＣ
ＰＳパケットのパケットヘッダのＬＩにそれぞれ設定す
る。

【００５６】そして、ＡＡＬ５制御部２４からのＣＰＣ
Ｓ−ＰＤＲ又はＡＡＬ２制御部３１からのＣＰＳパケッ
トを、セル組立・分解部２５に於いてＡＴＭセルのセル
ペイロードに挿入し、且つスタートフィールド（ＣＰＳ
−ＰＤＵヘッダ）を生成し、ＡＴＭセルの組立てを行
い、ＴＣサブレイヤ制御部２６を介して、回線終端部２
７からＡＴＭ網へＡＴＭセルを送出する。

【００５７】図６は本発明の第２の実施の形態のマッピ
ングの説明図であり、（Ａ）はサブフレームにより構成
されたフレームリレーのネットワーク・ユーザ・インタ
フェースに於けるフレームを示し、フラグＦとアドレス
フィールドＡとフレームチェックシーケンスＦＣＳとを
含み、フレームの情報フィールドに、サブフレーム１〜
３が挿入されている場合を示す。各サブフレームは、例
えば、図２に示すショートフレームの情報フィールドに
相当するものであり、フレームとしては、例えば、図９
に示すようなロングフレームに相当することになる。

【００５８】この（Ａ）に示すフレームの各サブフレー
ムを、（Ｂ）に示すように、サブフレームペイロードに
挿入し、それにサブフレームヘッダを付加し、更に、
（Ｃ）に示すように、パケットヘッダを付加して、ＡＡ
Ｌ２上のＣＰＳパケットを形成する。このＣＰＳパケッ
トを、（Ｄ）に示すように、セルペイロードに、スター
トフィールド（ＣＰＳ−ＰＤＵヘッダ）と共に、ＣＰＳ
パケットを挿入し、セルヘッダを付加してＡＴＭセルを
形成する。

【００５９】この場合も、ＣＰＳパケットが点線で示す
ように分割されて、異なるＡＴＭセルのセルペイロード
に挿入される場合があるが、図２の（Ｄ）について説明
したように、ＣＰＳパケットの長さ（Ｌ２）及び分割さ
れて挿入された時の次のＣＰＳパケットの先頭位置（Ｏ
ＳＦ）によって識別できるように構成されているから、
ＡＴＭセルからフレームに変換することも容易となる。

【００６０】図７及び図８は本発明の第２の実施の形態
のフローチャートであり、図３に示す本発明の第１の実
施の形態のフローチャートに、前述のサブフレーム構成
の処理を追加した場合に相当し、ステップ（Ｂ１）〜
（Ｂ４）は、図３に於けるステップ（Ａ１）〜（Ａ４）
と同一、ステップ（Ｂ６）〜（Ｂ８），（Ｂ２０）は、
ステップ（Ａ５）〜（Ａ８）と同一、又ステップ（Ｂ
９）〜（Ｂ１９）は、ステップ（Ａ９）〜（Ａ１９）と
同一である。従って、これらの同一のステップについて
の重複した説明は省略する。

【００６１】ステップ（Ｂ４）に於いて、ＡＡＬ種別の
判定で、“０”のＡＡＬ５の場合、ステップ（Ｂ６）に
移行し、“１”のＡＡＬ２の場合、サブフレーム種別の
判定を行う（Ｂ５）。例えば、図５のマッピング・テー
ブル４０を参照し、ＤＬＣＩ＝１７の場合、ＶＰＩ／Ｖ
ＣＩ＝０／４０、サブフレーム種別＝“０”、ＡＡＬ種
別＝“１”、ＩＷ種別＝“０”、ＣＩＤ＝１０、セル送
出待ち時間＝５となるから、ＡＡＬ種別はＡＡＬ２、サ
ブフレーム種別はサブフレーム無しとなり、ステップ
（Ｂ９）に移行する。従って、図２に示すショートフレ
ームについてＡＴＭセル化する場合の処理がステップ
（Ｂ９）〜（Ｂ１９）により行われる。

【００６２】又フレームのアドレスフィールドのＤＬＣ
Ｉが例えばＤＬＣＩ＝２１の場合、ＶＰＩ／ＶＣＩ＝０
／５１、サブフレーム種別＝“１”、ＡＡＬ種別＝
“１”、ＩＷ種別＝“１”となるから、ステップ（Ｂ２
１）（図８参照）に移行する。このステップ（Ｂ２１）
は、ＤＬＣＩを基にサブフレーム用のマッピング・テー
ブル４１（図５の（Ｂ）参照）を照合し、サブチャネル
ＩＤを抽出する（Ｂ２２）。例えば、ＤＬＣＩ＝２１の
サブチャネルＩＤ＝８の場合、サブＩＷ種別＝“０”
（ネットワーク・インターワーク）、ＣＩＤ＝２０、セ
ル送出待ち時間＝１０となる。

【００６３】そして、セル送出待ち時間タイマ（図４の
タイマ３２）は起動されているか否かを判定し（Ｂ２
３）、起動されていない場合は、読出したセル送出待ち
時間をセル送出待ち時間タイマに設定して起動する（Ｂ
２６）。又起動されている場合は、残り待ち時間がセル
送出待ち時間を超過したか否かを判定し（Ｂ２４）、超
過した場合は、セル送出待ち時間タイマを再起動する
（Ｂ２５）。そして、再起動後、又は残り待ち時間がセ
ル送出待ち時間を超過していない場合、或いは、セル送
出待ち時間タイマを起動した後、サブＩＷ種別を判定す
る（Ｂ２７）。

【００６４】サブＩＷ種別が“０”のネットワーク・イ
ンターワークを示す場合、サブフレーム全体をＣＰＳパ
ケットのペイロードに対応させ、パケットヘッダを生成
して付加する（Ｂ２８）。又“１”のサービス・インタ
ーワークを示す場合、サブフレームのペイロードをＣＰ
Ｓパケットに対応させ、パケットヘッダを生成して付加
する（Ｂ２９）。

【００６５】そして、スタートフィールド（ＣＰＳ−Ｐ
ＤＵヘッダ）を編集し、ＡＴＭセルペイロードに埋め込
み（Ｂ３０）、ＡＴＭセルペイロードは総て埋まったか
否かを判定する（Ｂ３１）。総て埋まった場合は、ＣＰ
Ｓパケットは次のＡＴＭセルに跨がるか否かを判定し
（Ｂ３２）、跨がる場合は、セルペイロードが総て埋ま
ったので、セルヘッダを付けたＡＴＭセルを送出し（Ｂ
３３）、セル送出待ち時間タイマをリセットし（Ｂ３
４）、ステップ（Ｂ３０）に移行する。

【００６６】又ＣＰＳパケットが次のＡＴＭセルに跨が
って挿入されない場合は、セル送出待ち時間タイマを停
止し（Ｂ３５）、ステップ（Ｂ１９）に移行して、ＡＴ
Ｍセルの送出を行う。又ステップ（Ｂ３１）に於いて、
ＡＴＭセルペイロードが総て埋まっていない場合は、同
一ＤＬＣＩを有するフレームがセル送出待ち時間タイマ
に設定した時間を経過する前であるか否かを判定し（Ｂ
３６）、同一のＤＬＣＩのフレームが存在する場合は、
ステップ（Ｂ２１）に移行する。又同一のＤＬＣＩのフ
レームが存在しない場合は、セル送出待ち時間タイマの
設定時間内に同一ＤＬＣＩのサブフレームが到着したか
否かを判定し（Ｂ３７）、到着した場合は、ステップ
（Ｂ９）に移行し、到着しない場合は、セル送出待ち時
間タイマを停止し、ＡＴＭセルペイロードの残り部分に
パディングを詰めて（Ｂ３８）、ＡＴＭセルを構成し、
このＡＴＭセルを送出する（Ｂ１９）。

【００６７】又サブフレームは、サブフレームヘッダと
サブフレームペイロードとからなるものであるから、こ
のサブフレームヘッダのスペアビットを用いて、このサ
ブフレームのサービスクラスを表示することができる。
そして、サブフレーム制御部３０に於いてこのサービス
クラスを判定し、マッピング・テーブル４１のセル送出
待ち時間に相当するセル送出待ち時間を、サービスクラ
ス対応にタイマ３２に設定することができる。例えば、
音声データを高品質で伝送するサービスクラスの場合、
セル送出待ち時間を短く設定するように制御し、音声デ
ータの伝送遅延を小さくすることができる。

【００６８】又サブフレーム制御部３０に於いて、サブ
フレームヘッダのペイロードタイプを利用して、後続の
ＣＰＳパケットの待ち時間を、ペイロードタイプ対応に
タイマ３２に設定することもできる。即ち、前述のサー
ビスクラスの場合と同様に、高品質音声データの場合
に、待ち時間を短く設定することにより、音声データの
伝送遅延を小さくすることができる。

【００６９】前述のサブフレームのサービスクラス又は
サブフレームのペイロードタイプを基に、後続のＣＰＳ
パケットの待ち時間を設定する制御を行うことにより、
予めマッピング・テーブル４０，４１に設定する場合に
比較して、ダイナミックに待ち時間を設定することが可
能となる。従って、ユーザの要望に対応した効率の良い
インターワークが可能となる。

【００７０】本発明は、前述の各実施の形態にのみ限定
されるものではなく、種々付加変更することが可能であ
り、例えば、マッピング・テーブル１０を用いることな
く、フレームのアドレスフィールドのＤＬＣＩを識別し
てマッピング処理することも可能である。

【００７１】

【発明の効果】以上説明したように、本発明は、フレー
ムリレー・インタフェースとＡＴＭインタフェースとの
間のインターワークに於いて、ＤＬＣＩとＶＰＩ／ＶＣ
ＩとＣＩＤとを対応させ、ＤＬＣＩに応じてマッピング
処理するものであり、例えば、音声データ等のショート
フレームについては、第２のマッピング制御部によりＡ
ＴＭセルのセルペイロードに複数のＣＰＳパケットを埋
め込むようにマッピング処理して、効率良く伝送するこ
とができる利点がある。

【００７２】又セル送出待ち時間をタイマ１２に設定す
ることにより、複数のＣＰＳパケットを一つのＡＴＭセ
ルのセルペイロードに挿入することによる遅延の増大を
防止して、高品質の音声データ等の伝送を可能とするこ
とができる利点がある。

【００７３】又サブフレーム構成のフレームリレー・イ
ンタフェースの場合に於いても、サブフレームの有無を
判定し、サブフレーム有りの場合に、このサブフレーム
対応のＣＰＳパケットをＡＴＭセルのセルペイロードに
埋め込み、且つセル送出待ち時間を基に、遅延の増大を
防止することができる利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】本発明の第１の実施の形態のマッピングの説明
図である。

【図３】本発明の第１の実施の形態のフローチャートで
ある。

【図４】本発明の第２の実施の形態の説明図である。

【図５】マッピング・テーブルの説明図である。

【図６】本発明の第２の実施の形態のマッピングの説明
図である。

【図７】本発明の第２の実施の形態のフローチャートで
ある。

【図８】本発明の第２の実施の形態のフローチャートで
ある。

【図９】ネットワーク・インターワーキングに於けるフ
レームとＡＴＭセルとのマッピングの説明図である。

【図１０】サービス・インターワーキングに於けるフレ
ームとＡＴＭセルとのマッピングの説明図である。

【図１１】従来例のインターワーク制御装置の説明図で
ある。

【図１２】従来例のインターワーク制御方法のフローチ
ャートである。

【図１３】ネットワーク・インターワーキングに於ける
ショートフレームとＡＴＭセルとのマッピングの説明図
である。

【図１４】ＡＡＬ２のフォーマットの説明図である。

【符号の説明】

１ 回線終端部 ２ データリンク・コア制御部 ３ ヘッダ・マッピング部 ４ ＡＡＬ５制御部（第１のマッピング制御部） ５ セル組立・分解部 ６ ＴＣサブレイヤ制御部 ７ 回線終端部 ８ メモリ ９ プロセッサ（ＣＰＵ） １０ マッピング・テーブル １１ ＡＡＬ２制御部（第２のマッピング制御部） １２ タイマ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 フレームリレー・インタフェースとＡＴ
   Ｍインタフェースとの間のインターワーク制御方法に於
   いて、 前記フレームリレー・インタフェースに於けるフレーム
   のアドレスフィールドのデータ・リンク・コネクション
   識別子（ＤＬＣＩ）と、前記ＡＴＭインタフェースに於
   けるＡＴＭセルのセルヘッダの仮想パス識別子／仮想チ
   ャネル識別子（ＶＰＩ／ＶＣＩ）と、共通部パケットの
   チャネル識別子（ＣＩＤ）とを対応させ、前記フレーム
   のデータ・リンク・コネクション識別子に応じて前記フ
   レームのアドレスフィールドと情報フィールド又は該情
   報フィールドを共通部パケットのペイロードにマッピン
   グし、該共通部パケットをＡＴＭセルのセルペイロード
   にマッピングする過程を含むことを特徴とするフレーム
   リレー・ＡＴＭインターワーク制御方法。
2. 【請求項２】 前記共通部パケットのチャネル識別子
   （ＣＩＤ）とセル送出待ち時間とを設定し、該セル送出
   待ち時間内に到着した同一データ・リンク・コネクショ
   ン識別子（ＤＬＣＩ）のフレームを共通部パケットとし
   て、同一のＡＴＭセルのペイロードにマッピングする処
   理を行う過程を含むことを特徴とする請求項１記載のフ
   レームリレー・ＡＴＭインターワーク制御方法。
3. 【請求項３】 サブフレーム構成を含むフレームリレー
   ・インタフェースとＡＴＭインタフェースとの間のイン
   ターワーク制御方法に於いて、 前記フレームリレー・インタフェースに於けるフレーム
   のアドレスフィールドのデータ・リンク・コネクション
   識別子（ＤＬＣＩ）と、前記ＡＴＭインタフェースに於
   けるＡＴＭセルのセルヘッダの仮想パス識別子／仮想チ
   ャネル識別子（ＶＰＩ／ＶＣＩ）と、サブフレームの有
   無を示すサブフレーム種別と、共通部パケットのチャネ
   ル識別子（ＣＩＤ）とを対応させ、前記フレームのデー
   タ・リンク・コネクション識別子に応じて、前記サブフ
   レーム種別を判定し、サブフレーム有りの時に、該サブ
   フレームを共通部パケットのパケットペイロードにマッ
   ピングし、該共通部パケットをＡＴＭセルのセルペイロ
   ードにマッピングする過程を含むことを特徴とするフレ
   ームリレー・ＡＴＭインターワーク制御方法。
4. 【請求項４】 前記データ・リンク・コネクション識別
   子（ＤＬＣＩ）と、サブチャネル識別子と、サブインタ
   ーワーク種別と、共通部パケットのチャネル識別子（Ｃ
   ＩＤ）と、セル送出待ち時間とを対応して設定したサブ
   フレームのマッピング・テーブルを用いて、前記セル送
   出待ち時間内に到着したサブフレームについて共通部パ
   ケットを形成し、該共通部パケットをＡＴＭセルのセル
   ペイロードにまとめてマッピングする処理を行う過程を
   含むことを特徴とする請求項３記載のフレームリレー・
   ＡＴＭインターワーク制御方法。
5. 【請求項５】 前記サブフレームのサブフレームヘッダ
   に該サブフレームのサービスクラスを表示し、該サービ
   スクラスに従って、サブフレームに対応した後続の共通
   部パケットをＡＴＭセルのセルペイロードにマッピング
   する待ち時間を設定する過程を含むことを特徴とする請
   求項３記載のフレームリレー・ＡＴＭインターワーク制
   御方法。
6. 【請求項６】 前記サブフレームのサブフレームヘッダ
   のペイロードタイプを識別し、該ペイロードタイプ対応
   に、サブフレームに対応した後続の共通部パケットをＡ
   ＴＭセルのセルペイロードにマッピングする待ち時間を
   設定する過程を含むことを特徴とする請求項３記載のフ
   レームリレー・ＡＴＭインターワーク制御方法。
7. 【請求項７】 フレームリレー・インタフェースとＡＴ
   Ｍインタフェースとの間のインターワーク制御装置に於
   いて、 フレームのアドレスフィールドとＡＴＭセルのセルヘッ
   ダの仮想パス識別子／仮想チャネル識別子との相互間の
   マッピングを行うヘッダ・マッピング部と、 前記フレームのアドレスフィールドのデータ・リンク・
   コネクション識別子（ＤＬＣＩ）に応じてマッピング処
   理を行う第１のマッピング制御部及び第２のマッピング
   制御部と、 ＡＴＭセルの組立及び分解を行うセル組立・分解部とを
   備え、 前記第２のマッピング制御部及び前記セル組立・分解部
   は、前記フレームの情報フィールドを含む共通部パケッ
   トを形成し、該共通部パケットをＡＴＭセルのセルペイ
   ロードに挿入する機能を有することを特徴とするフレー
   ムリレー・ＡＴＭインターワーク制御装置。
8. 【請求項８】 フレームリレー・インタフェースとＡＴ
   Ｍインタフェースとの間のインターワーク制御装置に於
   いて、 フレームのアドレスフィールドとＡＴＭセルのセルヘッ
   ダの仮想パス識別子／仮想チャネル識別子との相互間の
   マッピングを行うヘッダ・マッピング部と、 前記フレームのアドレスフィールドのデータ・リンク・
   コネクション識別子（ＤＬＣＩ）に応じてマッピング処
   理を行う第１のマッピング制御部及び第２のマッピング
   制御部と、 ＡＴＭセルの組立及び分解を行うセル組立・分解部と、 前記セル送出待ち時間を設定するタイマとを備え、 前記第２のマッピング制御部及び前記セル組立・分解部
   は、前記フレームの情報フィールドを含む共通部パケッ
   トを形成し、該共通部パケットが、前記タイマの設定時
   間内の時に、ＡＴＭセルのセルペイロードに挿入する機
   能を有することを特徴とするフレームリレー・ＡＴＭイ
   ンターワーク制御装置。
9. 【請求項９】 サブフレーム構成を有するフレームリレ
   ー・インタフェースとＡＴＭインタフェースとの間のイ
   ンターワーク制御装置に於いて、 前記フレームのアドレスフィールドのデータ・リンク・
   コネクション識別子（ＤＬＣＩ）によりサブフレームの
   有無を判定するサブフレーム制御部と、 前記フレームのアドレスフィールドのデータ・リンク・
   コネクション識別子（ＤＬＣＩ）に応じて、且つ前記サ
   ブフレーム制御部により、フレームのアドレスフィール
   ドとＡＴＭセルのセルヘッダの仮想パス識別子／仮想チ
   ャネル識別子との相互間のマッピングを行うヘッダ・マ
   ッピング部と、 前記フレームのアドレスフィールドのデータ・リンク・
   コネクション識別子（ＤＬＣＩ）に応じてマッピング処
   理を行う第１のマッピング制御部及び第２のマッピング
   制御部と、 ＡＴＭセルの組立及び分解を行うセル組立・分解部とを
   備え、 前記第２のマッピング制御部及び前記セル組立・分解部
   は、前記サブフレームにより共通部パケットを形成し、
   該共通部パケットをＡＴＭセルのセルペイロードに挿入
   する機能を有することを特徴とするフレームリレー・Ａ
   ＴＭインターワーク制御装置。
10. 【請求項１０】 サブフレーム構成を有するフレームリ
    レー・インタフェースとＡＴＭインタフェースとの間の
    インターワーク制御装置に於いて、 前記フレームのアドレスフィールドのデータ・リンク・
    コネクション識別子（ＤＬＣＩ）によりサブフレームの
    有無を判定するサブフレーム制御部と、 前記フレームのアドレスフィールドのデータ・リンク・
    コネクション識別子（ＤＬＣＩ）に応じて、且つ前記サ
    ブフレーム制御部により、フレームのアドレスフィール
    ドとＡＴＭセルのセルヘッダの仮想パス識別子／仮想チ
    ャネル識別子との相互間のマッピングを行うヘッダ・マ
    ッピング部と、 前記フレームのアドレスフィールドのデータ・リンク・
    コネクション識別子（ＤＬＣＩ）に応じてマッピング処
    理を行う第１のマッピング制御部及び第２のマッピング
    制御部と、 ＡＴＭセルの組立及び分解を行うセル組立・分解部と、 セル送出待ち時間を設定するタイマとを備え、 前記第２のマッピング制御部及び前記セル組立・分解部
    は、前記サブフレームにより共通部パケットを形成し、
    該共通部パケットが前記タイマの設定時間内の時に、該
    共通部パケットをＡＴＭセルのセルペイロードに挿入す
    る機能を有することを特徴とするフレームリレー・ＡＴ
    Ｍインターワーク制御装置。