JP2000012785A

JP2000012785A - 半導体装置

Info

Publication number: JP2000012785A
Application number: JP10178345A
Authority: JP
Inventors: Yosuke Hagiwara; 洋右萩原
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1998-06-25
Filing date: 1998-06-25
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】良質な薄い容量絶縁膜を備えた半導体装置を提
供する。【解決手段】ｎ形半導体基板１内の主表面側にｐ^-形ウ
ェル領域２が形成され、ｐ^-形ウェル領域２内の主表面
側に高濃度のｐ形拡散領域３が形成され、ｐ形拡散領域
３と離間してｐ^-形ウェル領域２の平面形状における外
周部を囲むｐ⁺形高濃度領域４が形成されている。ｐ形
拡散領域３上には熱酸化膜からなる薄い容量絶縁膜５を
介して低抵抗のポリシリコン膜６が形成されている。容
量絶縁膜５は、同一のｎ形半導体基板１に形成されるＣ
ＭＯＳのゲート酸化膜と同時に製膜される。ｐ⁺形高濃
度領域４にはアルミニウムよりなる第２の配線１１が電
気的に接続される。ポリシリコン膜６と離間してアルミ
ニウムよりなる第１の配線１０を配設し、第１の配線１
０とポリシリコン膜６との間に低抵抗のポリシリコンよ
りなる抵抗要素３０を設けてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体基板に形成する容量（コンデンサ）に関
するものである。

【０００２】

【従来の技術】従来より、この種の半導体装置として図
７に示す構成のものが知られている。図７に示す半導体
装置は、ｎ形シリコン基板からなるｎ形半導体基板１内
の主表面側にｐ^-形ウェル領域２が形成され、ｐ^-形ウェ
ル領域２内の主表面側にｐ^-形ウェル領域２よりも高濃
度のｐ形拡散領域３が形成され、ｎ形半導体基板１内の
主表面側にｐ形拡散領域と離間してｐ^-形ウェル領域２
に連続してｐ^-形ウェル領域２の平面形状における外周
部を囲むｐ⁺形高濃度領域４が形成されている。なお、
ｐ⁺形高濃度領域４はｐ形拡散領域３よりも高濃度に形
成されている。また、ｐ形拡散領域３上には熱酸化膜か
らなる薄い容量絶縁膜５を介して低抵抗のポリシリコン
膜６が形成され、ポリシリコン膜６には例えばアルミニ
ウムよりなる第１の配線１０が電気的に接続されてい
る。なお、容量絶縁膜５は、同一のｎ形半導体基板１に
形成された図示しないＣＭＯＳのゲート酸化膜（熱酸化
膜）と同時に製膜される。すなわち、容量絶縁膜５はゲ
ート酸化膜と同じ薄い膜厚に形成される。また、ｐ⁺形
高濃度領域４には例えばアルミニウムよりなる第２の配
線１１が電気的に接続されている。ここに、第１の配線
１０は層間絶縁膜７に形成したコンタクトホール８を通
してポリシリコン膜６に電気的に接続され、第２の配線
１１は層間絶縁膜７に形成したコンタクトホール９を通
してｐ⁺形高濃度領域４に電気的に接続されている。な
お、各配線１０，１１上および層間絶縁膜７上には絶縁
酸化膜よりなる保護膜１２が形成されている。

【０００３】ところで、第１の配線１０はポリシリコン
膜６の主表面の外周部を除いてポリシリコン膜６の主表
面側を覆うように形成されている。また、ポリシリコン
膜６と第１の配線１０とを電気的に接続するためのコン
タクトホール８を利用したコンタクト部１８は、ポリシ
リコン膜６の平面サイズよりも十分小さな平面サイズで
あって、ポリシリコン膜６の主表面のほぼ全域にわたっ
て図７（ａ）に示すように多数（図示例では８１箇所）
形成されている。なお、ｐ⁺形高濃度領域４と第２の配
線１１とを電気的に接続するためのコンタクトホール９
を利用したコンタクト部１９も多数形成されている。

【０００４】しかして、図７に示した構成の半導体装置
では、第１の配線１０と第２の配線１１と間には図８に
示すように、第１の配線１０とポリシリコン膜６とのコ
ンタクト抵抗Ｒ_C1と、ポリシリコン膜６の抵抗Ｒ_PSと、
容量絶縁膜５によるコンデンサＣと、ｐ形拡散領域３と
ｐ^-形ウェル領域２とｐ⁺形高濃度領域４とからなる拡散
層の抵抗Ｒ_Dと、第２の配線１１とｐ⁺形高濃度領域４と
のコンタクト抵抗Ｒ_C2との直列回路が形成される。

【０００５】以下、図７に示した半導体装置の製造方法
を図９を参照しながら説明する。

【０００６】まず、ｎ形半導体基板１の主表面上にフィ
ールド酸化膜２１を形成する（図９（ａ）参照）。

【０００７】次に、フィールド酸化膜２１上に第１のフ
ォトレジスト層（図示せず）を塗布形成し、ｐ^-形ウェ
ル領域２を形成するための開口をフォトリソグラフィ技
術によって第１のフォトレジスト層に設け、その後、第
１のフォトレジスト層をマスクとしてフッ酸などを用い
てフィールド酸化膜２１をエッチングすることによりｎ
形半導体基板１の主表面を露出させる。その後、第１の
フォトレジスト層を除去してｎ形半導体基板１上にイオ
ン注入保護用の薄い酸化膜２２を形成し、フィールド酸
化膜２１をマスクとしてボロンなどのｐ形不純物を薄い
酸化膜２２を通してｎ形半導体基板１にイオン注入し、
酸化ドライブする（ドライブインを行う）ことによりｐ
^-形ウェル領域２が形成される（図９（ｂ）参照）。

【０００８】次に、フィールド酸化膜２１および酸化膜
２２をフッ酸などにより除去した後に、パッド酸化膜２
３を形成し、さらに減圧ＣＶＤ法などによってパッド酸
化膜２３上にシリコン窒化膜２４を堆積し、シリコン窒
化膜２４上に第２のフォトレジスト層（図示せず）を塗
布形成し、シリコン窒化膜２４を部分的に残してＬＯＣ
ＯＳを行うための開口をフォトリソグラフィ技術によっ
て第２のフォトレジスト層に設け、第２のフォトレジス
ト層をマスクとしてシリコン窒化膜２４の不要部分をエ
ッチングし、続いて、第２のフォトレジスト層を除去す
る。その後、ｎ形半導体基板１のシリコン窒化膜２４で
覆われていない部分にいわゆるＬＯＣＯＳ酸化膜１３を
形成する（図９（ｃ）参照）。

【０００９】次に、シリコン窒化膜２４を燐酸などを用
いて除去する。続いて、ｎ形半導体基板１の主表面側に
第３のフォトレジスト層（図示せず）を塗布形成し、ｐ
形拡散領域３を形成するための開口をフォトリソグラフ
ィ技術によって第３のフォトレジスト層に設け、第３の
フォトレジスト層をマスクとしてパッド酸化膜２３を通
してボロンなどのｐ形不純物をイオン注入しｐ形拡散領
域３を形成する。次に、露出したパッド酸化膜２３、つ
まり、ｐ形拡散領域３上のパッド酸化膜２３を除去し、
続いて第３のフォトレジスト層を除去した後、ｎ形半導
体基板１の主表面の露出した部分に熱酸化膜よりなる容
量絶縁膜５を形成する。つまり、容量絶縁膜５はｐ形拡
散領域３の主表面に形成される。ここにおいて、容量絶
縁膜５は同一のｎ形半導体基板１に形成されるＣＭＯＳ
などの熱酸化膜よりなるゲート酸化膜と同時に形成され
る。すなわち、容量絶縁膜５はゲート酸化膜と同じ膜厚
に形成され、界面でのトラップ密度の低い良質の薄い酸
化膜である。容量絶縁膜５を形成した後は、ｎ形半導体
基板１の主表面側に、減圧ＣＶＤ法などによりポリシリ
コン膜６を堆積させ、続いて、リンなどの不純物をイオ
ン注入装置によってポリシリコン膜６に注入することに
よりポリシリコン膜６を低抵抗化し、その後、ポリシリ
コン膜６上に第４のフォトレジスト層（図示せず）を塗
布形成し、ポリシリコン膜６をパターニングするための
開口をフォトリソグラフィ技術によって第４のフォトレ
ジスト層に設け、第４のフォトレジスト層をマスクとし
てドライエッチング技術によってポリシリコン膜６をエ
ッチングする。その後、第４のフォトレジスト層を除去
し、続いて、ｎ形半導体基板１の主表面側に第５のフォ
トレジスト層（図示せず）を塗布形成し、ｐ⁺形高濃度
領域４を形成するための開口をフォトリソグラフィ技術
によって第５のフォトレジスト層に設け、第５のフォト
レジスト層をマスクとしてボロンなどのｐ形不純物をイ
オン注入装置などにより注入する。なお、このイオン注
入工程は、同一のｎ形半導体基板１上に形成されるＰＭ
ＯＳのソース領域およびドレイン領域を形成するための
イオン注入工程を兼ねている。該イオン注入を行った
後、第５のフォトレジスト層を除去し、先に注入したｐ
形不純物を拡散させるためのドライブ工程を行う（図９
（ｄ）参照）。

【００１０】次に、ｎ形半導体基板１の主表面側に層間
絶縁膜７を常圧ＣＶＤ法などによって形成し、第６のフ
ォトレジスト層（図示せず）を塗布形成し、その後、コ
ンタクトホール８，９を形成するための開口をフォトリ
ソグラフィ技術によって第６のフォトレジスト層に設
け、第６のフォトレジスト層をマスクとしてフッ酸など
を用いて層間絶縁膜７をエッチングすることにより、コ
ンタクトホール８，９を形成する。その後、スパッタ法
などによってコンタクトホール８，９が埋めこまれるよ
うに層間絶縁膜７上およびコンタクトホール８，９にア
ルミニウム膜を堆積させ、続いて第７のフォトレジスト
層（図示せず）を塗布形成し、上記アルミニウム膜をパ
ターニングするための開口をフォトリソグラフィ技術に
よって第７のフォトレジスト層に設け、第７のフォトレ
ジスト層をマスクとしてアルミニウム膜の不要部分をド
ライエッチングにより除去する（加工する）ことにより
第１の配線１０および第２の配線１１を形成する。その
後、第７のフォトレジスト層を除去し、続いて、常圧Ｃ
ＶＤ法などによってｎ形半導体基板１の主表面側に保護
膜１２を形成する（図９（ｅ）参照）。最後に、電極部
の保護膜１２をエッチングする。

【００１１】

【発明が解決しようとする課題】ところで、上記従来例
では、各配線１０，１１を形成するにあたってはアルミ
ニウム膜をドライエッチングによって加工しているが、
プラズマの状態によっては各配線１０，１１に電荷がチ
ャージアップして各配線１０，１１とｎ形半導体基板１
との間に高電圧が生じることがある。一方、上記従来例
では、第１の配線１０とポリシリコン膜６との間に多数
のコンタクト部１８が設けられ第１の配線１０とポリシ
リコン膜６とのコンタクト抵抗Ｒ_C1が小さいので、ポリ
シリコン膜６とｎ形半導体基板１との間に高電圧がかか
ることになり、容量絶縁膜５が絶縁破壊されるいわゆる
チャージングダメージが発生するという問題があった。
容量絶縁膜５が絶縁破壊すると、電流が漏れるので、コ
ンデンサとして機能しなくなってしまう。

【００１２】本発明は上記事由に鑑みて為されたもので
あり、その目的は、良質な薄い容量絶縁膜を備えた半導
体装置を提供することにある。

【００１３】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、第１導電形の半導体基板内の主
表面側に第２導電形のウェル領域が形成され、前記ウェ
ル領域内の主表面側に前記ウェル領域よりも高濃度の第
２導電形の拡散領域が形成され、前記拡散領域と離間し
て前記ウェル領域に連続して前記ウェル領域の平面形状
における外周部を囲む第２導電形の高濃度領域が形成さ
れ、前記拡散領域上に薄い酸化膜よりなる容量絶縁膜が
形成され、前記容量絶縁膜上に低抵抗のポリシリコン膜
が形成され、ドライエッチングにより加工され且つ前記
ポリシリコン膜に電気的に接続される第１の配線と、ド
ライエッチングにより加工され且つ前記高濃度領域に電
気的に接続される第２の配線とを備えた半導体装置であ
って、前記ポリシリコン膜と前記第１の配線との間に、
前記両配線間の抵抗を増大させる抵抗要素を設けて成る
ことを特徴とするものであり、前記ポリシリコン膜と前
記第１の配線との間に抵抗要素を設けたことにより、第
１の配線および第２の配線を加工するドライエッチング
時に各配線に電荷がチャージアップした場合であっても
前記ポリシリコン膜と前記半導体基板との間にかかる電
圧を低減することができ、容量絶縁膜にかかるストレス
を緩和することができて容量絶縁膜の絶縁破壊が防止さ
れ、良質な薄い酸化膜よりなる容量絶縁膜をコンデンサ
の構成要素として歩留まりよく採用することができる。

【００１４】請求項２の発明は、請求項１の発明におい
て、上記抵抗要素は、低抵抗のポリシリコンよりなるの
で、上記抵抗要素を前記ポリシリコン膜と同時に形成す
ることができ、簡単且つ低コストで容量絶縁膜の絶縁破
壊を防止することができる。

【００１５】請求項３の発明は、請求項１の発明におい
て、上記抵抗要素は、高抵抗のポリシリコンよりなるの
で、前記ポリシリコン膜を低抵抗化する方法として膜堆
積後にイオン注入によって不純物を導入する方法を採用
することにより、上記抵抗要素を前記ポリシリコン膜の
堆積と同時に形成することができ、簡単且つ低コストで
容量絶縁膜の絶縁破壊を防止することができる。また、
請求項２の発明に比べて抵抗要素のサイズを変えること
なしに抵抗要素の抵抗を大きくすることができるので、
容量絶縁膜の絶縁破壊をより確実に防止することができ
る。

【００１６】請求項４の発明は、請求項１の発明におい
て、上記抵抗要素は、拡散抵抗よりなるので、簡単且つ
低コストで容量絶縁膜の絶縁破壊を防止することができ
る。また、前記拡散抵抗と前記ウェル領域とでダイオー
ドを形成することにより、前記第１の配線と前記半導体
基板との間に高電圧がかかった場合には前記ダイオード
の逆方向に電流が流れて容量絶縁膜にかかる電圧が小さ
くなるので、より一層確実に容量絶縁膜の絶縁破壊を防
止することができる。

【００１７】

【発明の実施の形態】（実施形態１）本実施形態の基本
構成は従来構成と略同じであって、図１に示すように、
ポリシリコン膜６と離間して第１の配線１０を配設し、
第１の配線１０とポリシリコン膜６との間に抵抗要素３
０を設けた点に特徴がある。要するに、図７に示した従
来構成ではポリシリコン膜６上の層間絶縁膜７上に第１
の配線１０を形成して層間絶縁膜７に設けた多数のコン
タクトホール８を通して第１の配線１０とポリシリコン
膜６とを電気的に接続していたのに対し、本実施形態で
は、従来構成におけるポリシリコン膜６と離間して第１
の配線１０が配置されている。

【００１８】本実施形態における抵抗要素３０は低抵抗
のポリシリコンにより構成し、上記ポリシリコン膜６と
同時に形成している。つまり、抵抗要素３０は上記ポリ
シリコン膜６と同時に堆積し、上記ポリシリコン膜６と
同時に不純物を注入して上記ポリシリコン膜６と同時に
パターニングすればよいので、簡単且つ低コストで抵抗
要素３０を形成することができる。ここにおいて、抵抗
要素３０の一端部はポリシリコン膜６に連続一体に形成
され、抵抗要素３０の他端部は第１の配線１０に電気的
に接続されている。なお、第１の配線１０は層間絶縁膜
７に形成したコンタクトホールを通して抵抗要素３０の
上記他端部に電気的に接続されており、図１（ａ）の２
８は第１の配線１０と抵抗要素３０とのコンタクト部を
示す。

【００１９】また、抵抗要素３０は平面形状を蛇行状と
してチップサイズの増大を抑制しつつ抵抗要素３０の抵
抗を大きくしている。

【００２０】しかして、本実施形態では、第１の配線１
０と第２の配線１１との間の等価回路（図１（ａ）の
Ａ，Ｂ間の等価回路）は図２に示すようになり、第１の
配線１０（と抵抗要素３０と）のコンタクト抵抗Ｒ_C1と
ポリシリコン膜６の抵抗Ｒ_PSとの間に抵抗要素３０の抵
抗Ｒ₁が挿入されているので、第１の配線１０および第
２の配線１１を加工するドライエッチング時に各配線１
０，１１に電荷がチャージアップした場合にポリシリコ
ン膜６とｎ形半導体基板１（ｐ形拡散領域３）との間に
かかる電圧を低減することができ、容量絶縁膜５にかか
るストレスを緩和することができて容量絶縁膜５の絶縁
破壊が防止され、良質な薄い酸化膜よりなる容量絶縁膜
５をコンデンサの構成要素として歩留まりよく採用する
ことができる。なお、従来構成と同様の構成要素には同
一の符号を付して説明を省略する。（実施形態２）本実施形態の基本構成は実施形態１と略
同じであって、図３に示すように、抵抗要素３０を高抵
抗のポリシリコンにより形成し、抵抗要素３０の平面形
状を長細の長方形状の形状とした点に特徴がある。本実
施形態では、抵抗要素３０を高抵抗のポリシリコンによ
り構成しているので、抵抗要素３０の平面形状を実施形
態１のように蛇行状にせずに抵抗要素３０の長さを短く
しても実施形態１と同等の抵抗を得ることができ、実施
形態１に比べてチップサイズの小型化を図ることができ
る。ところで、本実施形態における抵抗要素３０は高抵
抗のポリシリコンにより構成しているが、その形成方法
は、上記ポリシリコン膜６と同時に堆積した後に、フォ
トレジスト層を塗布形成し、フォトリソグラフィ技術に
よって後に抵抗要素３０となる部分以外にイオン注入を
行うためのパターニングを上記フォトレジスト層に施し
て該フォトレジスト層をマスクとしてポリシリコン膜６
を低抵抗化するためのイオン注入を行い、その後、上記
ポリシリコン膜６のパターニングと同時にパターニング
するようにすればよいので、簡単且つ低コストで抵抗要
素３０を形成することができる。

【００２１】また、抵抗要素３０の平面形状を実施形態
１と同様に蛇行状としてもよいことは勿論であり、抵抗
要素３０の抵抗Ｒ₁（図４参照）大きくすることによっ
て、容量絶縁膜５の絶縁破壊をより確実に防止すること
ができる。なお、本実施形態における第１の配線１０と
第２の配線１１との間の等価回路（図３（ａ）のＡ，Ｂ
間の等価回路）は図４に示すようになり、実施形態１と
同様の等価回路となる。しかして、本実施形態において
も、第１の配線１０および第２の配線１１を加工するド
ライエッチング時に各配線１０，１１に電荷がチャージ
アップした場合にポリシリコン膜６とｎ形半導体基板１
（ｐ形拡散領域３）との間にかかる電圧を低減すること
ができ、容量絶縁膜５にかかるストレスを緩和すること
ができて容量絶縁膜５の絶縁破壊が防止され、良質な薄
い酸化膜よりなる容量絶縁膜５をコンデンサの構成要素
として歩留まりよく採用することができる。なお、従来
構成と同様の構成要素には同一の符号を付して説明を省
略する。

【００２２】（実施形態３）本実施形態の基本構成は実
施形態１と略同じであって、第１の配線１０とポリシリ
コン膜６との間に設ける抵抗要素３０を拡散抵抗により
構成した点に特徴がある。ここにおいて、抵抗要素３０
を構成する拡散抵抗は図５（ｃ）に示すようにｐ^-形ウ
ェル領域２内に形成された高濃度のｎ⁺形拡散領域より
なり、第１の配線１０は層間絶縁膜７に形成したコンタ
クトホール８’を通して抵抗要素３０（ｎ形拡散領域）
の長手方向（図５（ａ）の左右方向）の一端部に電気的
に接続されている。なお、図５（ａ）の１８’は第１の
配線１０と抵抗要素３０（ｎ⁺形拡散領域）とのコンタ
クト部を示す。また、抵抗要素３０の長手方向の他端部
は層間絶縁膜７に形成したコンタクトホール８’を通し
てアルミニウムよりなる第３の配線１０’に電気的に接
続されており、第３の配線１０’は層間絶縁膜７に形成
されたコンタクトホールを通してポリシリコン膜６に電
気的に接続されている。なお、図５（ａ）の２８は第３
の配線１０’と抵抗要素３０とのコンタクト部を示し、
２９は第３の配線１０’とポリシリコン膜６とのコンタ
クト部を示す。また、本実施形態では、上記ｎ⁺形拡散
領域（抵抗要素３０）とｐ^-形ウェル領域２とでダイオ
ードＤ（図６参照）を形成している。したがって、本実
施形態における第１の配線１０と第２の配線１１との間
の等価回路（図５（ａ）のＡ，Ｂ間の等価回路）は図６
に示すようになり、実施形態１と同様の等価回路にダイ
オードＤを設けた回路となる。なお、従来構成と同様の
構成要素には同一の符号を付して説明を省略する。

【００２３】しかして、本実施形態においても、抵抗要
素３０を設けていることにより、第１の配線１０および
第２の配線１１を加工するドライエッチング時に各配線
１０，１１に電荷がチャージアップした場合にポリシリ
コン膜６とｎ形半導体基板１（ｐ形拡散領域３）との間
にかかる電圧を低減することができ、容量絶縁膜５にか
かるストレスを緩和することができて容量絶縁膜５の絶
縁破壊が防止され、良質な薄い酸化膜よりなる容量絶縁
膜５をコンデンサの構成要素として歩留まりよく採用す
ることができる。また、上記ｎ⁺形拡散領域（抵抗要素
３０）とｐ^-形ウェル領域２とでダイオードＤを形成し
ているので、第１の配線１０とｎ形半導体基板１との間
に高電圧がかかった場合にはダイオードＤの逆方向に電
流が流れて容量絶縁膜５にかかる電圧が小さくなるの
で、より一層確実に容量絶縁膜の絶縁破壊を防止するこ
とができる。

【００２４】

【発明の効果】請求項１の発明は、第１導電形の半導体
基板内の主表面側に第２導電形のウェル領域が形成さ
れ、前記ウェル領域内の主表面側に前記ウェル領域より
も高濃度の第２導電形の拡散領域が形成され、前記拡散
領域と離間して前記ウェル領域に連続して前記ウェル領
域の平面形状における外周部を囲む第２導電形の高濃度
領域が形成され、前記拡散領域上に薄い酸化膜よりなる
容量絶縁膜が形成され、前記容量絶縁膜上に低抵抗のポ
リシリコン膜が形成され、ドライエッチングにより加工
され且つ前記ポリシリコン膜に電気的に接続される第１
の配線と、ドライエッチングにより加工され且つ前記高
濃度領域に電気的に接続される第２の配線とを備えた半
導体装置であって、前記ポリシリコン膜と前記第１の配
線との間に、前記両配線間の抵抗を増大させる抵抗要素
を設けてあるので、前記ポリシリコン膜と前記第１の配
線との間に抵抗要素を設けたことにより、第１の配線お
よび第２の配線を加工するドライエッチング時に各配線
に電荷がチャージアップした場合であっても前記ポリシ
リコン膜と前記半導体基板との間にかかる電圧を低減す
ることができ、容量絶縁膜にかかるストレスを緩和する
ことができて容量絶縁膜の絶縁破壊が防止され、良質な
薄い酸化膜よりなる容量絶縁膜をコンデンサの構成要素
として歩留まりよく採用することができるという効果が
ある。

【００２５】請求項２の発明は、請求項１の発明におい
て、上記抵抗要素は、低抵抗のポリシリコンよりなるの
で、上記抵抗要素を前記ポリシリコン膜と同時に形成す
ることができ、簡単且つ低コストで容量絶縁膜の絶縁破
壊を防止することができるという効果がある。

【００２６】請求項３の発明は、請求項１の発明におい
て、上記抵抗要素は、高抵抗のポリシリコンよりなるの
で、前記ポリシリコン膜を低抵抗化する方法として膜堆
積後にイオン注入によって不純物を導入する方法を採用
することにより、上記抵抗要素を前記ポリシリコン膜の
堆積と同時に形成することができ、簡単且つ低コストで
容量絶縁膜の絶縁破壊を防止することができるという効
果がある。また、請求項２の発明に比べて抵抗要素のサ
イズを変えることなしに抵抗要素の抵抗を大きくするこ
とができるので、容量絶縁膜の絶縁破壊をより確実に防
止することができるという効果がある。

【００２７】請求項４の発明は、請求項１の発明におい
て、上記抵抗要素は、拡散抵抗よりなるので、簡単且つ
低コストで容量絶縁膜の絶縁破壊を防止することができ
るという効果がある。また、前記拡散抵抗と前記ウェル
領域とでダイオードを形成することにより、前記第１の
配線と前記半導体基板との間に高電圧がかかった場合に
は前記ダイオードの逆方向に電流が流れて容量絶縁膜に
かかる電圧が小さくなるので、より一層確実に容量絶縁
膜の絶縁破壊を防止することができるという効果があ
る。

【図面の簡単な説明】

【図１】実施形態１を示し、（ａ）は平面レイアウトの
説明図、（ｂ）は（ａ）のＥ−Ｅ’断面図である。

【図２】同上の等価回路図である。

【図３】実施形態２を示し、（ａ）は平面レイアウトの
説明図、（ｂ）は（ａ）のＥ−Ｅ’断面図である。

【図４】同上の等価回路図である。

【図５】実施形態３を示し、（ａ）は平面レイアウトの
説明図、（ｂ）は（ａ）のＥ−Ｅ’断面図、（ｃ）は
（ａ）のＦ−Ｆ’断面図である。

【図６】同上の等価回路図である。

【図７】従来例を示し、（ａ）は平面レイアウトの説明
図、（ｂ）は（ａ）のＥ−Ｅ’断面図である。

【図８】同上の等価回路図である。

【図９】同上の製造方法の説明図である。

【符号の説明】

１ｎ形半導体基板２ｐ^-形ウェル領域３ｐ形拡散領域４ｐ⁺形高濃度領域５容量絶縁膜６ポリシリコン膜７層間絶縁膜９コンタクトホール１０第１の配線１１第２の配線３０抵抗要素

Claims

【特許請求の範囲】

【請求項１】第１導電形の半導体基板内の主表面側に
第２導電形のウェル領域が形成され、前記ウェル領域内
の主表面側に前記ウェル領域よりも高濃度の第２導電形
の拡散領域が形成され、前記拡散領域と離間して前記ウ
ェル領域に連続して前記ウェル領域の平面形状における
外周部を囲む第２導電形の高濃度領域が形成され、前記
拡散領域上に薄い酸化膜よりなる容量絶縁膜が形成さ
れ、前記容量絶縁膜上に低抵抗のポリシリコン膜が形成
され、ドライエッチングにより加工され且つ前記ポリシ
リコン膜に電気的に接続される第１の配線と、ドライエ
ッチングにより加工され且つ前記高濃度領域に電気的に
接続される第２の配線とを備えた半導体装置であって、
前記ポリシリコン膜と前記第１の配線との間に、前記両
配線間の抵抗を増大させる抵抗要素を設けて成ることを
特徴とする半導体装置。
【請求項２】上記抵抗要素は、低抵抗のポリシリコン
よりなることを特徴とする請求項１記載の半導体装置。
【請求項３】上記抵抗要素は、高抵抗のポリシリコン
よりなることを特徴とする請求項１記載の半導体装置。
【請求項４】上記抵抗要素は、拡散抵抗よりなること
を特徴とする請求項１記載の半導体装置。