ITTO20100332A1 - PROCEDURE FOR THE MANUFACTURE OF SEMICONDUTTRIC PLATES AND SEMICONDUTTRIC PLATE WITH PROTECTIVE TRINCEA - Google Patents
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Description
DESCRIZIONE DESCRIPTION
del brevetto per invenzione industriale dal titolo: of the patent for industrial invention entitled:
"PROCEDIMENTO PER LA FABBRICAZIONE DI PIASTRINE SEMICONDUTTRICI E PIASTRINA SEMICONDUTTRICE CON TRINCEA DI PROTEZIONE" "PROCEDURE FOR THE MANUFACTURE OF SEMICONDUCTIVE PLATES AND SEMICONDUCTIVE PLATES WITH PROTECTIVE TRENCH"
La presente invenzione è relativa a un procedimento per la fabbricazione di piastrine semiconduttrici e ad una piastrina semiconduttrice con trincea di protezione. The present invention relates to a process for manufacturing semiconductor dies and to a semiconductor die with protective trench.
Come è noto, i dispositivi elettronici integrati sono ottenuti dalla lavorazione di fette semiconduttrici. Numerosi dispositivi, normalmente identici fra loro, sono realizzati simultaneamente nella stessa fetta. Al termine della lavorazione, la fetta deve essere divisa in piastrine, ciascuna delle quali contiene un singolo esemplare del dispositivo. As is known, integrated electronic devices are obtained by processing semiconductor wafers. Numerous devices, normally identical to each other, are made simultaneously in the same wafer. At the end of the processing, the slice must be divided into plates, each of which contains a single specimen of the device.
Il taglio della fetta viene normalmente eseguito con procedimenti meccanici e causa notevoli sollecitazioni. Ciascun dispositivo deve essere perciò adeguatamente protetto, sia per evitare danni strutturali causati dalle vibrazioni prodotte dagli attrezzi di taglio, sia per prevenire l'assorbimento di umidità negli strati dielettrici superficiali. Tali strati dielettrici, che vengono utilizzati per isolare fra loro i diversi livelli di linee di metallizzazione, sono soggetti a stress particolarmente intensi durante il taglio e, inoltre, possono essere igroscopici. Poiché il taglio richiede l'impiego di getti d'acqua a scopo di raffreddamento, è chiaro che, senza adeguati accorgimenti, c'è un forte rischio che venga assorbita umidità, con conseguenti danni per i dispositivi. Il dispositivo rimane inoltre esposto all'atmosfera durante tutta la durata della sua vita e quindi c'è il rischio che venga assorbita umidita' dall'ambiente esterno anche durante il funzionamento. The slice cutting is normally performed with mechanical procedures and causes considerable stresses. Each device must therefore be adequately protected, both to avoid structural damage caused by vibrations produced by the cutting tools, and to prevent the absorption of moisture in the surface dielectric layers. These dielectric layers, which are used to isolate the different levels of metallization lines from each other, are subjected to particularly intense stresses during cutting and, moreover, can be hygroscopic. Since cutting requires the use of water jets for cooling purposes, it is clear that, without adequate precautions, there is a strong risk of moisture being absorbed, with consequent damage to the devices. The device also remains exposed to the atmosphere throughout its life and therefore there is a risk that humidity will be absorbed from the external environment even during operation.
Ogni esemplare del dispositivo è perciò protetto da un cosiddetto anello di sigillatura (detto "seal ring", "edge of die" oppure "chip outline band"), che circonda completamente l'area della corrispondente piastrina da ottenere mediante il taglio. Each specimen of the device is therefore protected by a so-called sealing ring (called "seal ring", "edge of die" or "chip outline band"), which completely surrounds the area of the corresponding plate to be obtained by cutting.
Gli anelli di sigillatura in generale comprendono una pluralità di linee metalliche, che si estendono lungo percorsi chiusi (normalmente poligonali) attorno a ciascun dispositivo nella fetta. Le linee metalliche, annegate in strati di materiale dielettrico, sono sovrapposte su diversi livelli e sono reciprocamente collegate da vie di interconnessione ("interlayer connections") che attraversano il materiale dielettrico fra livelli adiacenti . The sealing rings generally comprise a plurality of metal lines, which extend along closed (normally polygonal) paths around each device in the wafer. The metal lines, embedded in layers of dielectric material, are superimposed on different levels and are mutually connected by "interlayer connections" that cross the dielectric material between adjacent levels.
Gli anelli di sigillatura hanno larghezza intorno a 10-20 μπι e sono disposti fra rispettivi dispositivi e linee di taglio predisposte sulla fetta per il passaggio dello strumento di taglio. The sealing rings have a width of around 10-20 μπι and are arranged between respective devices and cutting lines arranged on the slice for the passage of the cutting tool.
La protezione offerta dagli anelli di sigillatura non è però del tutto soddisfacente. Durante il taglio, le vibrazioni meccaniche possono facilmente causare delle microcrepe che tendono a propagarsi dalle linee di taglio verso i dispositivi integrati nella fetta. In diversi casi, gli anelli di sigillatura non sono sufficienti ad arrestare la propagazione delle microcrepe, che possono così estendersi fino a raggiungere i dispositivi. Inoltre, le linee metalliche sono continue e interrompono il dielettrico lungo il loro intero sviluppo. Le vie di interconnessione, invece, sono in generale discontinue e definiscono solo una barriera parziale all'assorbimento di umidità ed al propagarsi di eventuali crepe. However, the protection offered by the sealing rings is not entirely satisfactory. During cutting, mechanical vibrations can easily cause micro-cracks which tend to propagate from the cutting lines towards the devices integrated in the slice. In several cases, the sealing rings are not sufficient to stop the propagation of the micro-cracks, which can thus extend up to reach the devices. Furthermore, the metal lines are continuous and interrupt the dielectric along their entire development. The interconnection paths, on the other hand, are generally discontinuous and only define a partial barrier to the absorption of humidity and the propagation of any cracks.
Scopo della presente invenzione è mettere a disposizione un procedimento per la fabbricazione di piastrine semiconduttrici e una piastrina semiconduttrice che permettano di superare gli inconvenienti descritti e, in particolare, assicurino efficace protezione contro il propagarsi di microcrepe e l'assorbimento di umidità durante le fasi di taglio. The purpose of the present invention is to provide a process for the manufacture of semiconductor chips and a semiconductor chip which allow to overcome the drawbacks described and, in particular, ensure effective protection against the propagation of micro-cracks and the absorption of humidity during the phases of cut.
Secondo la presente invenzione vengono realizzati un procedimento per la fabbricazione di piastrine semiconduttrici e una piastrina semiconduttrice come definiti rispettivamente nelle rivendicazioni 1 e 9. According to the present invention, a process for the manufacture of semiconductor die and a semiconductor die as defined in claims 1 and 9 respectively are provided.
Per una migliore comprensione dell'invenzione, ne verranno ora descritte alcune forme di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali: For a better understanding of the invention, some embodiments will now be described, purely by way of non-limiting example and with reference to the attached drawings, in which:
- la figura 1 è una vista in pianta dall'alto di una fetta semiconduttrice in una fase di un procedimento per la fabbricazione di piastrine semiconduttrici in accordo a una forma di realizzazione della presente invenzione; Figure 1 is a top plan view of a semiconductor wafer in a step of a process for manufacturing semiconductor chips according to an embodiment of the present invention;
- la figura 2 è una sezione trasversale ingrandita di una porzione della fetta di figura 1, presa lungo la linea II-II di figura 1; figure 2 is an enlarged cross section of a portion of the wafer of figure 1, taken along the line II-II of figure 1;
- le figure 3-5 mostrano la sezione di figura 2, in fasi di lavorazione preparatorie; - figures 3-5 show the section of figure 2, in preparatory processing steps;
- la figura 6 è una sezione trasversale attraverso una piastrina semiconduttrice in accordo a una forma di realizzazione della presente invenzione, ottenuta dal taglio della fetta di figura 1; figure 6 is a cross section through a semiconductor chip according to an embodiment of the present invention, obtained by cutting the wafer of figure 1;
- la figura 7 è una vista in pianta dall'alto della piastrina di figura 6; Figure 7 is a top plan view of the plate of Figure 6;
la figura 8 è una vista in pianta dall'alto di una fetta semiconduttrice in una fase di un procedimento per la fabbricazione di piastrine semiconduttrici in accordo a una diversa forma di realizzazione della presente invenzione; figure 8 is a top plan view of a semiconductor wafer in a step of a process for the manufacture of semiconductor wafers according to a different embodiment of the present invention;
- la figura 9 è una sezione trasversale ingrandita di una porzione della fetta di figura 8, presa lungo la linea IX-IX di figura 8; figure 9 is an enlarged cross section of a portion of the wafer of figure 8, taken along the line IX-IX of figure 8;
- la figura 10 è una sezione trasversale attraverso una piastrina semiconduttrice in accordo a una forma di realizzazione della presente invenzione, ottenuta dal taglio della fetta di figura 8; e figure 10 is a cross section through a semiconductor chip according to an embodiment of the present invention, obtained by cutting the wafer of figure 8; And
- la figura il è una vista in pianta dall'alto della piastrina di figura 10. figure 11 is a top plan view of the plate of figure 10.
Con riferimento alle figure 1 e 2, una fetta semiconduttrice, indicata nel suo complesso con il numero 1, comprende un substrato 2 in cui sono realizzati una pluralità di dispositivi integrati 3. Per semplicità, nel seguito si farà riferimento al substrato 2 intendendo con ciò indicare tutta la parte della fetta 2 effettivamente contente materiale semiconduttore. In particolare, la definizione include, oltre a un substrato propriamente detto, eventuali strutture semiconduttrici realizzate su o a partire da tale substrato, quali regioni monocristalline connesse al substrato (strati epitassiali) o da esso separate (da strati isolanti, come nei substrati SOI, Silicon-On-Insulator, o da cavità, come nei substrati SON, Silicon-On-Nothing), regioni policristalline, ottenute con qualunque tecnica (crescita, deposizione). Inoltre, si intende che il substrato 2 può incorporare del tutto o parzialmente elementi isolanti. With reference to Figures 1 and 2, a semiconductor wafer, indicated as a whole with the number 1, comprises a substrate 2 in which a plurality of integrated devices 3 are made. For simplicity, reference will be made hereinafter to substrate 2, meaning by this indicate the whole part of wafer 2 actually containing semiconductor material. In particular, the definition includes, in addition to a substrate proper, any semiconductor structures made on or starting from this substrate, such as monocrystalline regions connected to the substrate (epitaxial layers) or separated from it (by insulating layers, as in SOI substrates, Silicon -On-Insulator, or from cavities, as in SON substrates, Silicon-On-Nothing), polycrystalline regions, obtained with any technique (growth, deposition). Furthermore, it is understood that the substrate 2 can fully or partially incorporate insulating elements.
I dispositivi integrati 3 possono essere sia circuiti elettronici, di qualsiasi tipo, o anche dispositivi microelettromeccanici (MEMS, MicroElectroMechanical Systems) e sono realizzati con tecniche convenzionali di lavorazione dei semiconduttori. I dispositivi integrati 3 hanno in pianta forma generalmente quadrangolare e, per semplicità, nella forma di realizzazione descritta, si assumerà che siano quadrati. The integrated devices 3 can be either electronic circuits, of any type, or even microelectromechanical devices (MEMS, MicroElectroMechanical Systems) and are made with conventional semiconductor processing techniques. The integrated devices 3 have a generally quadrangular shape in plan and, for simplicity, in the embodiment described, it will be assumed that they are square.
I dispositivi integrati 3 sono formati nel substrato 2 e sono provvisti di linee di metallizzazione 5 per la connessione dei loro componenti, in modo da assicurare la corretta operatività (per semplicità, le linee di metallizzazione 5 sono illustrate solo in modo schematico in figura 2, mentre in figura 1 non sono mostrate). Le linee di metallizzazione 5 si estendono parallelamente alla superficie del substrato 2 in direzioni fra loro perpendicolari, sono disposte su più livelli (quattro, nella forma di realizzazione descritta) e sono separate fra loro da una pluralità di strati dielettrici 6, che formano una struttura isolante 7 sopra il substrato 2. Gli strati dielettrici 6 possono essere dello stesso materiale, ad esempio ossido di silicio, oppure di materiali differenti, secondo le necessità. The integrated devices 3 are formed in the substrate 2 and are provided with metallization lines 5 for the connection of their components, so as to ensure correct operation (for simplicity, the metallization lines 5 are shown only schematically in figure 2, while in figure 1 they are not shown). The metallization lines 5 extend parallel to the surface of the substrate 2 in mutually perpendicular directions, are arranged on several levels (four, in the embodiment described) and are separated from each other by a plurality of dielectric layers 6, which form a structure insulator 7 over the substrate 2. The dielectric layers 6 can be of the same material, for example silicon oxide, or of different materials, as required.
Linee di metallizzazione 5 poste su livelli distinti sono collegate, ove richiesto, mediante vie di interconnessione 8a che attraversano uno o più strati dielettrici 6. Contatti 8b assicurano il collegamento fra le linee di metallizzazione 5 del livello più basso con il dispositivo integrato 3. Metallization lines 5 placed on distinct levels are connected, where required, by means of interconnection paths 8a which cross one or more dielectric layers 6. Contacts 8b ensure the connection between the metallization lines 5 of the lowest level with the integrated device 3.
Dispositivi integrati 3 adiacenti sono separati fra loro da linee di taglio 9, che corrono in direzioni mutuamente perpendicolari. Adjacent integrated devices 3 are separated from each other by cutting lines 9, which run in mutually perpendicular directions.
Inoltre, la struttura isolante 7 è interrotta attorno a ciascun dispositivo integrato 3 da rispettive trincee profonde 10, che raggiungono il substrato 2. Più in dettaglio, le trincee profonde 10 hanno forma di cornici e si estendono lungo linee chiuse (ad esempio ottagonali, come in figura 1), ciascuna circondando un rispettivo dispositivo integrato 3. Le trincee profonde 10 sono pertanto disposte fra i rispettivi dispositivi integrati 3 e le linee di taglio 9 e hanno profondità D tale da attraversare l'intera struttura dielettrica 7, fino a raggiungere il substrato 2. Alla superficie libera della fetta 1, le trincee profonde 10 hanno una larghezza L ad esempio di 2-4 μπι. La distanza fra il margine esterno di ciascuna trincea profonda 10 e il rispettivo dispositivo integrato 3 è in questo caso inferiore a 10 μπι. Furthermore, the insulating structure 7 is interrupted around each integrated device 3 by respective deep trenches 10, which reach the substrate 2. More in detail, the deep trenches 10 have the shape of frames and extend along closed lines (for example octagonal, such as in Figure 1), each surrounding a respective integrated device 3. The deep trenches 10 are therefore arranged between the respective integrated devices 3 and the cutting lines 9 and have a depth D such as to cross the entire dielectric structure 7, until reaching the substrate 2. At the free surface of the wafer 1, the deep trenches 10 have a width L of for example 2-4 μπι. The distance between the outer edge of each deep trench 10 and the respective integrated device 3 is in this case less than 10 μπι.
La struttura isolante 7 è ricoperta da uno strato di passivazione 12, che si estende anche sulle pareti delle trincee profonde 10, fino al substrato 2. Lo strato di passivazione 12 è realizzato in un materiale impermeabile, quale ad esempio nitruro di silicio o ossinitruro di silicio, in modo da prevenire l'assorbimento di umidità da parte della struttura isolante 7. The insulating structure 7 is covered with a passivation layer 12, which also extends over the walls of the deep trenches 10, up to the substrate 2. The passivation layer 12 is made of an impermeable material, such as for example silicon nitride or oxynitride of silicon, in order to prevent the absorption of humidity by the insulating structure 7.
Le porzioni della struttura isolante 7 che ricoprono i dispositivi integrati 3 sono pertanto separate sia le une dalle altre, sia dalle porzioni della struttura isolante 7 che ricoprono le linee di taglio 9. Inoltre, Le porzioni della struttura isolante 7 che ricoprono i dispositivi integrati 3 sono a loro volta protette dallo strato di passivazione 12 e non sono a contatto l'ambiente esterno. The portions of the insulating structure 7 which cover the integrated devices 3 are therefore separated both from each other and from the portions of the insulating structure 7 which cover the cutting lines 9. Furthermore, the portions of the insulating structure 7 which cover the integrated devices 3 they are in turn protected by the passivation layer 12 and are not in contact with the external environment.
La fetta 1 viene realizzata come descritto di seguito. Inizialmente (figura 3), i dispositivi integrati 3 vengono fabbricati all'interno di rispettive aree di dispositivo nel substrato 2, utilizzando tecniche convenzionali di lavorazione dei semiconduttori. I dispositivi integrati 3 sono disposti su righe e colonne; fra dispositivi integrati 3 adiacenti sono definite rispettive linee di taglio 9. Slice 1 is made as described below. Initially (Figure 3), the integrated devices 3 are fabricated within respective device areas in the substrate 2, using conventional semiconductor processing techniques. The integrated devices 3 are arranged in rows and columns; between adjacent integrated devices 3 respective cutting lines 9 are defined.
Quindi (figura 4), vengono realizzate le linee di metallizzazione 5 e la struttura dielettrica 7. Più in dettaglio, per ogni livello di metallizzazione viene depositato un rispettivo strato dielettrico 6, in cui vengono aperti passaggi di interconnessione verso il livello sottostante (o verso il substrato 2, nel caso del primo livello di metallizzazione). Viene quindi deposto uno strato metallico (non mostrato per intero nelle figure), che viene sagomato per formare le linee di metallizzazione 5 per il livello in fase di lavorazione. Then (figure 4), the metallization lines 5 and the dielectric structure 7 are made. More in detail, for each metallization level a respective dielectric layer 6 is deposited, in which interconnection passages are opened towards the underlying level (or towards substrate 2, in the case of the first metallization level). A metallic layer is then deposited (not shown in full in the figures), which is shaped to form the metallization lines 5 for the level being processed.
Una volta terminate le linee di metallizzazione 5 e la struttura dielettrica 7, sulla fetta 1 viene formata una maschera 13 (figura 5), avente aperture 14 che si estendono lungo percorsi chiusi attorno a rispettivi dispositivi integrati 3 (in pratica, lungo il contorno delle trincee profonde 10 che dovranno essere successivamente realizzate) . Once the metallization lines 5 and the dielectric structure 7 are finished, a mask 13 is formed on the wafer 1 (Figure 5), having openings 14 which extend along closed paths around respective integrated devices 3 (in practice, along the contour of the 10 deep trenches that will have to be subsequently built).
La struttura isolante 7 viene attaccata attraverso la maschera 13 per aprire le trincee profonde 10. L'attacco è fortemente anisotropo, allo scopo di ottenere pareti ripide, sostanzialmente verticali, e viene terminato quando la superficie del substrato 2 viene raggiunta. The insulating structure 7 is attached through the mask 13 to open the deep trenches 10. The attachment is strongly anisotropic, in order to obtain steep, substantially vertical walls, and is terminated when the surface of the substrate 2 is reached.
La maschera 13 viene poi rimossa. Lo strato di passivazione 12 viene depositato sull'intera fetta 1 e selettivamente rimosso dai pad (non mostrati) dei dispositivi 3 mediante un attacco mascherato, in modo convenzionale. Si ottiene così la struttura di figura 2. La fetta 1 viene poi tagliata lungo le linee di taglio 9 e suddivisa in piastrine ("dice") 15, ciascuno dei quali contiene un rispettivo dispositivo integrato 3. Una delle piastrine 15 è illustrata in figura 6. Più in dettaglio, ogni piastrina 15 comprende una porzione 2 del substrato 2, che include uno dei dispositivi integrati 3 e si estende fino all'interno delle linee di taglio 9 adiacenti, e una porzione della struttura isolante 7, che ricopre il dispositivo integrato 3. Inoltre, lungo il margine della porzione 2 del substrato 2 (margine della piastrina) è presente una cornice 17, definita da una porzione della struttura isolante 7 che ricopre porzioni residue delle linee di taglio 9 attorno al dispositivo integrato 3 ed è separata dalla porzione della struttura isolante 7 ricoprente il dispositivo integrato 3 mediante la rispettiva trincea profonda 10. Mask 13 is then removed. The passivation layer 12 is deposited on the entire wafer 1 and selectively removed from the pads (not shown) of the devices 3 by means of a masked attachment, in a conventional way. The structure of figure 2 is thus obtained. The wafer 1 is then cut along the cutting lines 9 and divided into plates ("dice") 15, each of which contains a respective integrated device 3. One of the plates 15 is illustrated in figure 6. More in detail, each plate 15 comprises a portion 2 of the substrate 2, which includes one of the integrated devices 3 and extends up to the inside of the adjacent cutting lines 9, and a portion of the insulating structure 7, which covers the device integrated 3. Furthermore, along the edge of the portion 2 of the substrate 2 (edge of the plate) there is a frame 17, defined by a portion of the insulating structure 7 which covers residual portions of the cutting lines 9 around the integrated device 3 and is separated from the portion of the insulating structure 7 covering the integrated device 3 by means of the respective deep trench 10.
Durante il taglio della fetta 1, la struttura isolante 7 rimane esposta soltanto lungo le linee di taglio 9, dove tuttavia non sono presenti elementi strutturali o componenti che possano essere danneggiati. Eventualmente, lungo le linee di taglio 9 possono essere realizzati circuiti per il test dei dispositivi integrati 3 a livello di fetta (EWS, Electrical Wafer Sorting). Tuttavia, tali circuiti non hanno altra utilità e possono essere distrutti una volta che la fetta 1 è stata validata. During the cutting of the wafer 1, the insulating structure 7 remains exposed only along the cutting lines 9, where, however, there are no structural elements or components which could be damaged. Optionally, circuits for testing the integrated devices 3 at wafer level (EWS, Electrical Wafer Sorting) can be made along the cutting lines 9. However, such circuits have no other use and can be destroyed once slice 1 has been validated.
Le porzioni della struttura isolante 7 che ricoprono i dispositivi integrati 3 sono invece separate mediante le trincee profonde 10 e restano protette dallo strato di passivazione 12, che rimane integro al di fuori delle linee di taglio 9. The portions of the insulating structure 7 which cover the integrated devices 3 are instead separated by the deep trenches 10 and remain protected by the passivation layer 12, which remains intact outside the cutting lines 9.
Anche se la struttura isolante 7 resta esposta lungo le linee di taglio 9, lo strato di passivazione 12, che ricopre le pareti delle trincee profonde 10 fino al substrato 2, impedisce all'umidità di penetrare fino ai dispositivi integrati 3. Even if the insulating structure 7 remains exposed along the cutting lines 9, the passivation layer 12, which covers the walls of the deep trenches 10 up to the substrate 2, prevents moisture from penetrating up to the integrated devices 3.
La struttura isolante 7 è soggetta a sollecitazioni intense lungo le linee di taglio 9 e l'azione dello strumento di taglio può facilmente causare crepe in queste zone. La propagazione delle crepe viene però arrestata dalle trincee profonde 10, che interrompono la continuità della struttura isolante 7 lungo tutta la sua altezza. The insulating structure 7 is subjected to intense stresses along the cutting lines 9 and the action of the cutting tool can easily cause cracks in these areas. However, the propagation of the cracks is stopped by the deep trenches 10, which interrupt the continuity of the insulating structure 7 along its entire height.
I dispositivi integrati 3 sono quindi efficacemente protetti sia durante tutta la fase di taglio, sia successivamente, durante le fasi di assemblaggio ("packaging") e in tutta la vita utile dei dispositivi integrati 3. The integrated devices 3 are therefore effectively protected both during the entire cutting phase and subsequently, during the assembly phases ("packaging") and throughout the useful life of the integrated devices 3.
Inoltre, la larghezza delle trincee profonde 10 è molto contenuta (dell'ordine di pochi micron). Il loro impiego in accordo alla forma di realizzazione descritta permette, quindi, di ottenere un ulteriore importante vantaggio, ossia una considerevole riduzione dell'area complessivamente occupata. Furthermore, the width of the deep trenches 10 is very limited (of the order of a few microns). Their use in accordance with the embodiment described therefore allows to obtain a further important advantage, ie a considerable reduction of the overall occupied area.
Le figure 7 e 8, in cui parti uguali a quelle già mostrate sono indicate con gli stessi numeri di riferimento, illustrano una diversa forma di realizzazione dell'invenzione . Figures 7 and 8, in which parts identical to those already shown are indicated with the same reference numbers, illustrate a different embodiment of the invention.
In questo caso, una fetta semiconduttrice 100 comprende il substrato 2, i dispositivi integrati 3 nel substrato 2, le linee di metallizzazione 5 e la struttura isolante 7. Dispositivi integrati 3 adiacenti sono separati da linee di taglio 9. Attorno a ciascun dispositivo integrato 3, la fetta 100 comprende inoltre un rispettivo anello di sigillatura 101, che include una pluralità di anelli metallici 102. Gli anelli metallici 102 sono disposti impilati, ciascuno a un rispettivo livello di metallizzazione, e circondano i rispettivi dispositivi integrati 3. Gli anelli metallici 102 sono inoltre mutuamente collegati mediante vie di interconnessione 103, attraversanti rispettivi strati dielettrici 6. In this case, a semiconductor wafer 100 comprises the substrate 2, the integrated devices 3 in the substrate 2, the metallization lines 5 and the insulating structure 7. Adjacent integrated devices 3 are separated by cutting lines 9. Around each integrated device 3 , the wafer 100 further comprises a respective sealing ring 101, which includes a plurality of metal rings 102. The metal rings 102 are arranged stacked, each at a respective level of metallization, and surround the respective integrated devices 3. The metal rings 102 they are also mutually connected by means of interconnection paths 103, crossing respective dielectric layers 6.
Trincee profonde 110, a forma di cornice, si estendono lungo linee chiuse attorno agli anelli di sigillatura 101 di rispettivi dispositivi integrati 3. Le trincee profonde 110 si estendono in profondità attraverso l'intera struttura isolante 7, fino a raggiungere il substrato 2. Deep trenches 110, in the form of a frame, extend along closed lines around the sealing rings 101 of respective integrated devices 3. The deep trenches 110 extend deeply through the entire insulating structure 7, until reaching the substrate 2.
La struttura isolante 7 è inoltre ricoperta da uno strato di passivazione 12 che protegge anche le pareti delle trincee profonde 110 e il substrato 2 al fondo delle trincee profonde 110. Le trincee profonde 110 interrompono la struttura isolante 7, separando porzioni ricoprenti i dispositivi integrati 3 da porzioni ricoprenti le linee di taglio 9. Le porzioni della struttura isolante 7 che proteggono i dispositivi integrati 3 incorporano rispettivi anelli di sigillatura 101 e sono incapsulate dallo strato di passivazione 12. The insulating structure 7 is also covered by a passivation layer 12 which also protects the walls of the deep trenches 110 and the substrate 2 at the bottom of the deep trenches 110. The deep trenches 110 interrupt the insulating structure 7, separating portions covering the integrated devices 3 from portions covering the cutting lines 9. The portions of the insulating structure 7 which protect the integrated devices 3 incorporate respective sealing rings 101 and are encapsulated by the passivation layer 12.
La fetta 100 viene trattata sostanzialmente come già descritto con riferimento alle figure 3-6. In particolare, gli anelli di sigillatura 101 vengono realizzati per livelli, insieme alle linee di metallizzazione 5. Più precisamente, dagli strati metallici (non mostrati) utilizzate per le linee di metallizzazione 5 vengono ricavati, mediante lo stesso processo di definizione, anche gli anelli metallici 102. Nell'anello di sigillatura 101 possono essere presenti anche solo alcuni degli strati metallici formati altrove nel dispositivo. The wafer 100 is treated substantially as already described with reference to Figures 3-6. In particular, the sealing rings 101 are made by levels, together with the metallization lines 5. More precisely, from the metal layers (not shown) used for the metallization lines 5, the rings are also obtained by means of the same definition process. Metallic layers 102. Even only some of the metallic layers formed elsewhere in the device may be present in the sealing ring 101.
Al termine del procedimento, la fetta 100 viene tagliata lungo le linee di taglio 9 e suddivisa così in piastrine 115 (figure 9 e 10), ciascuna delle quali comprende una porzione 2 del substrato 2, in cui è alloggiato un esemplare del dispositivo integrato 3; una porzione della struttura isolante 7 ricoprente il dispositivo integrato 3; e una cornice 117, che è definita da una porzione della struttura isolante 7 posta al di sopra di porzioni residue delle linee di taglio 9 ed è separata dalla struttura isolante 7 da una rispettiva trincea 110. At the end of the process, the wafer 100 is cut along the cutting lines 9 and thus divided into plates 115 (Figures 9 and 10), each of which comprises a portion 2 of the substrate 2, in which an example of the integrated device 3 is housed ; a portion of the insulating structure 7 covering the integrated device 3; and a frame 117, which is defined by a portion of the insulating structure 7 placed above residual portions of the cutting lines 9 and is separated from the insulating structure 7 by a respective trench 110.
La forma di realizzazione descritta offre una doppia protezione sia contro la propagazione di crepe, sia contro l'assorbimento di umidità durante il taglio. The embodiment described offers double protection both against the propagation of cracks and against the absorption of moisture during cutting.
Risulta infine evidente che al procedimento e alla piastrina descritti possono essere apportate modifiche e varianti, senza uscire dall'ambito della presente invenzione, come definita nelle rivendicazioni allegate. Finally, it is evident that modifications and variations can be made to the described process and plate, without departing from the scope of the present invention, as defined in the attached claims.
Ad esempio, lo strato di passivazione può essere deposto in più riprese, prima e dopo l'attacco per aprire le trincee profonde. Più precisamente, in questo caso un primo strato di passivazione viene deposto dopo che le linee di metallizzazione e la struttura isolante 7 sono state completate. Quindi, durante una fase di apertura contatti, il primo strato di passivazione viene selettivamente rimosso lungo il percorso dove dovranno poi essere realizzate le trincee profonde. Viene poi effettuato l'attacco anisotropo della struttura isolante per aprire le trincee profonde e, infine, viene deposto un secondo strato di passivazione, che ricopre l'intera fetta e protegge le pareti delle trincee profonde. For example, the passivation layer can be laid in several stages, before and after the attack to open the deep trenches. More precisely, in this case a first passivation layer is deposited after the metallization lines and the insulating structure 7 have been completed. Then, during a contact opening phase, the first passivation layer is selectively removed along the path where the deep trenches must then be made. The anisotropic etching of the insulating structure is then carried out to open the deep trenches and, finally, a second passivation layer is laid, which covers the entire slice and protects the walls of the deep trenches.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT000332A ITTO20100332A1 (en) | 2010-04-21 | 2010-04-21 | PROCEDURE FOR THE MANUFACTURE OF SEMICONDUTTRIC PLATES AND SEMICONDUTTRIC PLATE WITH PROTECTIVE TRINCEA |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT000332A ITTO20100332A1 (en) | 2010-04-21 | 2010-04-21 | PROCEDURE FOR THE MANUFACTURE OF SEMICONDUTTRIC PLATES AND SEMICONDUTTRIC PLATE WITH PROTECTIVE TRINCEA |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ITTO20100332A1 true ITTO20100332A1 (en) | 2011-10-22 |
Family
ID=43384691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT000332A ITTO20100332A1 (en) | 2010-04-21 | 2010-04-21 | PROCEDURE FOR THE MANUFACTURE OF SEMICONDUTTRIC PLATES AND SEMICONDUTTRIC PLATE WITH PROTECTIVE TRINCEA |
Country Status (1)
| Country | Link |
|---|---|
| IT (1) | ITTO20100332A1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211070B1 (en) * | 1991-11-27 | 2001-04-03 | Mitsubishi Denki Kabushiki Kaisha | Peripheral structure of a chip as a semiconductor device, and manufacturing method thereof |
| US20090197394A1 (en) * | 2008-02-04 | 2009-08-06 | Micron Technology, Inc. | Wafer processing |
| US20100006984A1 (en) * | 2007-03-30 | 2010-01-14 | Fujitsu Microelectronics Limited | Semiconductor device |
-
2010
- 2010-04-21 IT IT000332A patent/ITTO20100332A1/en unknown
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