ITTO20001057A1 - Ricevitore per interfaccia radio a divisione di codice. - Google Patents

Description

Il ricevitore per interfaccia radio a divisione di codice (CDMA) opera sul segnale ricevuto da un terminale per rete mobile e convertito in banda-base, dove l'insieme di segnali digitali ottenuto rappresenta la somma di tutti i segnali e i codici relativi agli utenti che trasmettono in queiristante nella banda di frequenza assegnata al servizio.

L'estrazione dell'informazione destinata a ciascun utente viene effettuata mediante la correlazione fra l'insieme di segnali digitali ricevuto e il codice proprio dell'utente.

Il ricevitore, potendo essere progettato come cella di libreria di circuito integrato, presenta un elevato grado di flessibilità che gli consente di essere integrato in diversi terminali. (Fig. 2).

Testo della descrizione

La presente invenzione si riferisce ai dispositivi elettronici per sistemi di telecomunicazioni realizzati sotto forma di circuito integrato e in particolare riguarda un ricevitore per interfaccia radio a divisione di codice.

Nell'ambito dei sistemi di telecomunicazioni per uso civile, e in particolare nel campo della telefonia cellulare di terza generazione UMTS (Universal Mobile Telecommunications System), si è affermata la tecnica di accesso alle risorse di sistema denominata CDMA (Code Division Multiple Access), in cui l'informazione relativa a ciascun utente è associata ad un codice specifico e la trasmissione avviene in modalità <">spread-spectrum" (spettro allargato), senza necessità di utilizzare frequenze o intervalli temporali dedicati, come avviene attualmente per il sistema GSM.

I terminali radio CDMA separano i canali di comunicazione attraverso tecniche nel dominio digitale, non più unicamente nel dominio delle frequenze. Infatti, più utenti possono condividere la stessa frequenza, regolando le potenze di trasmissione in funzione della loro posizione rispetto alla stazione radio-base.

II segnale ricevuto da ciascun terminale viene convertito in banda-base, dove si ottiene un insieme di segnali digitali che rappresenta la somma di tutti i segnali e i codici relativi agli utenti che trasmettono in quell'istante nella banda di frequenza assegnata al servizio. .

L’estrazione dell'informazione destinata a ciascun utente viene effettuata utilizzando un dispositivo che opera la correlazione fra l’insieme di segnali digitali ricevuto e il codice proprio dell'utente. Questa operazione viene effettuata ad istanti temporali corrispondenti ai ritardi introdotti dal canale di trasmissione e i risultati ottenuti sono successivamente combinati fra di loro al fine di massimizzare il rapporto segnale/rumore dell'informazione ricevuta. Questo dispositivo viene comunemente chiamato "Rake receiver" (Ricevitore rastrello).

Questi ricevitori possono essere realizzati in diversi modi, in particolare, possono essere realizzati completamente a livello software mediante l'uso di un microcontrollore e/o di un DSP (Digital Signal Processor = Elaboratore di segnali numerici) o con una soluzione ibrida comprendente un circuito elettronico dedicato, che svolge la parte prevalente dei compiti. Ne! primo caso, il programma software svolge autonomamente le operazioni di correlazione e combinazioni descritte, nei secondo, le stesse operazioni sono svolte prevalentemente dal circuito elettronico, interfacciato a sua volta con un microcontrollore e/o con un DSP.

La seconda metodologia può essere più vantaggiosa in molti casi, sia in termini di potenza dissipata dal ricevitore, in quanto è richiesta una minore capacità di calcolo, sia in termini di velocità di esecuzione, in quanto la capacità di calcolo è dedicata esclusivamente al compito di estrazione dell'informazione. E' noto che mantenere al minimo la potenza dissipata è molto importante, specialmente se il ricevitore fa parte di un terminale mobile alimentato a batterie.

Appartiene a questa seconda metodologia la soluzione descritta nel Tecnical Report N. 94/9 del Maggio 1994 dal titolo "SHIVA:Correlator/Demodulator Chip for Direct-Sequence Spread-Spectrum RAKE-Receiver" a nome di Reto Zimmermann e Matthias Neeracher. In questo documento viene descritto un circuito il quale permette la correlazione dei segnale ricevuto con il codice d'utente e le operazioni di demodulazione di un "rake receiver” per interfaccia radio di tipo COMA. La correlazione vi viene realizzata da sei bracci, ognuno sincronizzato su un ritardo diverso del segnale ricevuto. La parte di demodulazione realizza sia la stima e la correzione della fase, sia la ricombinazione pesata dei dati correlati. Il circuito può essere interfacciato a un sistema di elaborazione, che lo controlla e ne estrae i dati.

Questa soluzione offre una programmabilità limitata, in quanto, per esempio, il numero di bit dei bus di ingresso e di uscita è fisso, così come il numero di bracci del ricevitore, rendendolo difficilmente adattabile a sistemi

Inoltre, non prevede una condivisione dei circuiti tale da minimizzare l'area di silicio e la potenza dissipata, in quanto a ogni braccio di segnale viene dedicato uno specifico moltiplicatore atto ad effettuare la correlazione. Ciò comporta un numero di moltiplicatori pari a 8 (2 moltiplicatori per 4 bracci utilizzati per la correlazione) e di conseguenza un notevole dispendio in termini di area occupata e dissipazione di potenza.

Ovvia ai suddetti inconvenienti e risolve i problemi tecnici descritti il ricevitore per interfaccia radio a divisione di codice, oggetto della presente invenzione, il quale, potendo essere progettato come cella di libreria di circuito integrato, presenta un elevato grado di flessibilità che gli consente di essere integrato in diversi dispositivi di utilizzazione. Sia il numero dei bracci, sia il numero dei bit dei bus di ingresso e di uscita sono selezionabili a priori dall'utilizzatore in funzione deil'applicazione preferita. La possibilità dell'impostazione parametrica delle specifiche deriva dall'uso dei linguaggi di descrizione dell'hardware ad alto livello (HDL=Hardware Description Language), che permettono la successiva sintesi automatica del circuito integrato per mezzo di programmi dedicati.

Inoltre, il ricevitore presenta un basso consumo di potenza grazie all’utilizzo di particolari accorgimenti, quali un solo moltiplicatore condiviso, e grazie alla possibilità di inibire parti del circuito momentaneamente non utilizzate.

E' particolare oggetto della presente invenzione un ricevitore per interfaccia radio a divisione di codice, come descritto nella parte caratterizzante della rivendicazione 1.

Queste ed altre caratteristiche della presente invenzione risulteranno evidenti dalla seguente descrizione di alcune forme preferite di realizzazione della stessa, date a titolo di esempio non limitativo, e dai disegni annesso in cui:

- la Fig. 1 è uno schema a blocchi del sistema di elaborazione in banda base del terminaie;

- la Fig. 2 è uno schema a blocchi del ricevitore indicato con RR in Fig. 1 ;

- la Fig. 3 è uno schema a blocchi del blocco indicato con MX in Fig. 2.

Nella Fig. 1 è rappresentato uno schema a blocchi del sistema di elaborazione in banda base del segnale ricevuto o trasmesso dal terminale di telecomunicazioni. Tale sistema si occupa in particolare della codifica e decodifica del segnale, della sua modulazione e demodulazione e si interfaccia con le diverse periferiche del terminale (tastiera, visore, etc). Esso comprende almeno un microprocessore di controllo MC e uno o più dispositivi di elaborazione dati, quali i DSP, uno dei quali è rappresentato in figura ed è indicato con DP.

Il blocco RR è il ricevitore oggetto della presente invenzione, il quale opera come acceleratore hardware associato al DSP, facendosi carico dell'espletamento di alcune funzionalità critiche per quanto riguarda la temporizzazione e/o la dissipazione di potenza.

Il ricevitore RR riceve sulla connessione 8 i codici d'utente e i dati, fomiti da un'interfaccia con il terminale, dove i codici sono generati localmente e i dati sono ricevuti dal terminale remoto.

Sulla connessione 2 riceve i dati di configurazione, essenzialmente statici, fomiti dal microprocessore di controllo MC.

Sulla connessione 4 riceve i pesi, che vengono memorizzati nella memoria WM da parte di DP attraverso la connessione 1 , sulla quale sono trasferiti anche i relativi segnali di comando per la scrittura. I pesi, utilizzati come moltiplicandi dei dati in ingresso in RR, sono prodotti da DP a fronte dei dati ricevuti e delle uscite dello stesso RR. La lettura di WM avviene in base ai segnali generati da RR sulla connessione 3.

I dati in uscita dal ricevitore RR e il relativo segnale di validità, presenti rispettivamente sulla connessione 5 e sul filo 6, sono inviati al dispositivo di elaborazione dati DP che ricostruisce l'effettiva sequenza di bit trasmessi, utilizzando appositi algoritmi di decisione. Infatti, come è noto, in sistemi di tipo COMA, ogni bit prima di essere trasmesso viene codificato con una precisa sequenza binaria.

L'architettura del ricevitore è rappresentata nello schema a blocchi di Fig. 2.

il blocco indicato con CC costituisce l'unità di decodifica della struttura CDMA. Come è noto, ogni bit trasmesso viene codificato con una sequenza di bit, denominati "chip", di durata pari ad 1/n del tempo di simbolo, dove n è il fattore di allargamento (spreading factor) del servizio prescelto. Ogni sequenza è associata ad uno specifico codice di utente, ed è quindi unica.

Il blocco CC, costituito essenzialmente da un contatore, effettua il conteggio dei "chip" ricevendo in ingresso, oltre a segnali di orologio CLK e di reset RSTN, un segnale di inizio conteggio STARTCNT e un segnale di caricamento LDSTART. Quest'ultimo segnale permette al contatore di caricare tramite la connessione STARTVAL un valore predeterminato da cui iniziare il conteggio. Questa funzione permette al contatore di risincronizzarsi ad un qualunque numero progressivo di "chip".

In uscita, il contatore fornisce sulla connessione CHIPCNT il conteggio effettuato, incrementato ad ogni ciclo di orologio. Questa informazione temporale viene utilizzata da tutto il sistema.

Il numero dei fili delle connessioni di ingresso STARTVAL e d’uscita CHIPCNT dipende dal modulo del contatore, che è un parametro definibile in fase di progetto.

I segnali sui fili STARTCNT, LDSTART e STARTVAL vengono forniti dal microprocessore di controllo MC (Fig. 1) sulla connessione 2.

II blocco BB è costituito da un numero programmabile di sottoblocchi, generalmente da 1 a 8, costituenti i bracci di correlazione del ricevitore.

Ciascun braccio riceve in ingresso un segnale di orologio, tramite un proprio filo della connessione CLKB, e un segnale di sincronismo, tramite un proprio filo della connessione SYNCN. A ciascun braccio è possibile inibire il segnale di orologio indipendentemente dagli altri, in modo da bloccarne il funzionamento, se non necessario, ottenendo una sensibile riduzione di potenza dissipata. È anche possibile inibire il singolo segnale di sincronismo, in modo da permettere a ciascun braccio di ricominciare l’elaborazione ad istanti differenti rispetto agli altri bracci.

Sul filo COMPLEMENT2, comune a tutti i bracci, può essere impostato un segnale che rende l’elaborazione effettuata nei bracci compatibile con dati in ingresso in logica complemento a due.

In ciascun braccio viene applicato il codice utente a ogni campione ricevuto e tutti i risultati sono integrati per la durata del tempo di simbolo. Il valore ottenuto dall’accumulo delle operazioni di integrazione è quindi scalato di un fattore fornito in ingresso sulla connessione SHIFT-SCALE-ARM, appartenente alla connessione 2, in modo da produrre un risultato composto dallo stesso numero di bit dei dati in ingresso.

Tali dati in ingresso, separati nelle loro componenti in fase e in quadratura, sono presenti sulle connessioni indicate con IN-I e IN-Q, composte da un numero di fili variabile tra 12 e 20, scelto mediante un opportuno parametro in fase di progetto.

Sulle connessioni PN1 e PN2 sono disponibili i codici d’utente da applicare ai dati in ingresso per la parte in fase e in quadratura, indipendentemente per ciascun braccio.

Il numero dei bit dei dati in ingresso IN-I e IN-Q e dei singoli pesi PN1 e PN2, e quindi il numero dei fili delle connessioni relative, è un parametro definibile in sede di progetto, con una variabilità compresa in genere tra 12 e 20 per i primi e tra 2 e 16 per i secondi. Queste connessioni appartengono alla connessione 8, già descritta.

I segnali in uscita, frutto delle operazioni descritte, sono forniti separatamente nelle loro componenti in fase e in quadratura su due connessioni DE-I e DE-Q, composte da un numero di fili pari al numero di bit dei dati moltiplicato per il numero dei bracci.

Il blocco CO, sulla base di segnali fomiti dal microprocessore di controllo MC (Fig. 1 ) sulla connessione 2, genera i segnali di temporizzazione specifici per ciascun braccio del blocco BB.

I segnali di ingresso, presenti sui fili STARTCNT e LDSTART e sulla connessione STARTVAL, sono gli stessi inviati agli ingressi del blocco CC. Sulla connessione SF è presente l'informazione relativa allo "spreading factor", cioè il numero di "chip" con cui viene codificata in trasmissione l'unità d'informazione. Nel ricevitore oggetto dell'invenzione, il numero massimo di "chip" può essere convenientemente fissato a 512, per cui la connessione SF sarà composta di 9 fili.

II valore presente su SF costituisce il massimo numero di conteggio raggiungibile dal contatore per la singola elaborazione.

Sui fili CLK e RSTN vi sono infine i segnali di orologio e di reset già descritti in relazione al blocco CC.

Sulla connessione ARMPOSINI, appartenente con SF alla connessione 2, viene fornito l'istante di inizio dell’elaborazione per ciascun braccio, calcolato in termini di numero di "chip". Di conseguenza, tale connessione è composta da un numero di fili pari a 9 moltiplicato per il numero di bracci utilizzati nella specifica realizzazione del ricevitore.

All'uscita del blocco CO è reso disponibile un segnale di sincronismo che viene inviato mediante la connessione SYNCN a ciascun braccio del blocco BB.

Il blocco CO è costituito essenzialmente da un contatore e da un comparatore. Il contatore inizia a contare in concomitanza con il segnale sul filo STARTCNT; quando il valore raggiunge per ogni braccio il valore presente sulla connessione ARMPOSINI, il comparatore fornisce il segnale di sincronismo sulla connessione SYNCN per avviare l’elaborazione, indipendentemente per ciascun braccio.

Il blocco MX riceve in ingresso le informazioni elaborate dai singoli bracci del blocco BB e le moltiplica per i pesi forniti dalla memoria WM (Fig. 1), separatamente per le componenti in fase e in quadratura. In uscita, MX fornisce un risultato ottenuto dall'accumulazione dei prodotti parziali relativi a ciascun braccio, scalato per restituire un numero di bit coerente con l'ingresso.

MX utilizza un solo moltiplicatore, che, opportunamente temporizzato, gestisce i prodotti di ciascun braccio sia per la componente in fase, sia per la componente in quadratura.

Come per gli altri blocchi, MX riceve in ingresso sui fili CLK e RSTN un segnale di orologio e un segnale di reset. Sulla connessione SYNCN MX riceve le informazioni di sincronismo di ciascun braccio del blocco BB e sul filo COMPLEMENT2 un segnale uguale a quello già descritto per il blocco BB. Vi è poi una connessione composta da due fili, indicata con SHIFT-SCALE-MX e appartenente alla connessione 2, che reca un segnale in grado di scalare il risultato dell'accumulazione di un fattore legato al numero dei bracci effettivamente utilizzati.

Sulle connessioni DE-I e DE-Q giungono i dati elaborati dal blocco BB e sulle connessioni I e Q, appartenenti alla connessione 5, sono forniti i dati in uscita, sempre separati nelle componenti in fase e quadratura.

Un'ulteriore uscita 3 fornisce gli indirizzi per la memoria WM (Fig. 1), da dove vengono di volta in volta prelevati mediante le connessioni WEIGHT-I e WEIGHT-Q, appartenenti alla connessione 4, i pesi utilizzati come moltiplicandi dei dati in ingresso.

In uscita sul filo 6 vi è infine un segnale di sincronismo che è attivo quando sono validi i dati in uscita sulle connessioni I e Q.

11 blocco MX è rappresentato con maggiori dettagli in Fig. 3.

I dati sulle connessioni DE-I e DE-Q e i rispettivi pesi sulle connessioni WEIGHT-l e WEIGHT-Q vengono opportunamente selezionati mediante i multiplexer MUX1 e MUX2, rispettivamente, sotto il controllo dei segnali di sincronismo di ciascun braccio, presenti sulla connessione SYNCN.

Per ogni istante temporale, uno solo dei dati presenti sulle connessioni DE-I o DE-CI deve infatti essere moltiplicato per il rispettivo peso, e il segnale di sincronismo su SYNCN ne identifica la provenienza e ne conferma la validità alla fine dell'elaborazione effettuata nel proprio braccio del blocco BB (Fig. 2).

La moltiplicazione viene effettuata utilizzando un solo moltiplicatore elementare PROD, alla cui uscita la componente in fase o in quadratura del prodotto viene inoltrata da un demultiplexer DEMUX, sempre sotto il controllo del segnale sulla connessione SYNCN, agli accumulatori ACC-I o ACC-Q, rispettivamente.

Queste componenti del prodotto, costituite da un numero di bit superiore a quello di ciascun moltiplicando, vengono sommate in ciascun accumulatore al valore precedentemente memorizzato e rese disponibili in registri d'uscita dell'accumulatore, opportunamente scalate allo stesso numero di bit dei dati in ingresso sulle connessioni DE-I e DE-Q. Attraverso le connessioni I e Q i dati elaborati sono portati all'esterno. il blocco CNT, con una semplice operazione di conteggio del segnale di sincronismo sulla connessione SYNCN, rivela l'istante in cui è concluso il ciclo di elaborazione di tutti i bracci e quindi, mediante un segnale sul filo 6, comunica l'istante in cui dati in uscita su I e Q sono sicuramente validi e fornisce i segnali per l’indirizzamento della memoria WM (Fig. 1 ) sulla connessione 3.

E' evidente che quanto descritto e’ stato dato a titolo di esempio non limitativo. Varianti e modifiche sono possibili senza per questo uscire dal campo di protezione delle rivendicazioni.

Claims (11)

1. Rivendicazioni 1 . Ricevitore per interfaccia radio a divisione di codice (CDMA) atto a ricevere simboli, associati a specifici codici di utente, codificati mediante bit denominati "chip", di durata pari ad 1/n del tempo di simbolo, dove n è il fattore di allargamento (spreadìng factor) del servizio prescelto, caratterizzato dal fatto che comprende i seguenti blocchi: un'unità di decodifica deila struttura CDMA (CC); un primo blocco (BB), costituito da un numero programmabile di sottoblocchi costituenti i bracci di correlazione del ricevitore: - un secondo blocco (CO), che genera i segnali di temporizzazione specifici per ciascun braccio dei primo blocco (BB); - un terzo blocco (MX) che moltiplica le informazioni elaborate dai singoli bracci del primo blocco (BB) per i relativi pesi.
2. 2. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 1, caratterizzato dal fatto che detta unità di decodifica della struttura CDMA (CC), è costituita da un contatore che effettua il conteggio dei "chip" ricevendo in ingresso, oltre a segnali di orologio (CLK) e di reset (RSTN), un segnale di inizio conteggio (STARTCNT) e un segnale di caricamento (LDSTART), che permette al contatore di caricare un valore predeterminato da cui iniziare il conteggio, al fine di risincronizzarsi ad un qualunque numero progressivo di "chip".
3. 3. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 2, caratterizzato dal fatto che il modulo del contatore, costituente detta un'unità di decodifica della struttura CDMA (CC), è un parametro definibile.
4. 4. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 1 , caratterizzato dal fatto che in ciascun braccio di detto primo blocco (BB) viene applicato il codice utente (PNt, PN2) a ogni campione ricevuto (IN-I, IN-Q) e tutti i risultati sono integrati per la durata del tempo di simbolo, il valore ottenuto dall'accumulo delle operazioni di integrazione essendo quindi scalato in modo da produrre segnali in uscita (DE-I, DE-Q) composti dallo stesso numero di bit dei campioni ricevuti in ingresso.
5. 5. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 4, caratterizzato dal fatto che ciascun braccio del primo blocco (BB) riceve un segnale di orologio (CLKB) e un segnale di sincronismo (SVNCN), il segnale di orologio e il segnale di sincronismo potendo essere inibiti indipendentemente dagli altri inviati agli altri bracci, in modo da bloccarne il funzionamento, se non necessario, per ridurre la potenza dissipata e da permettere a ciascun braccio di ricominciare l'elaborazione ad istanti differenti rispetto agli altri.
6. 6. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 4, caratterizzato dal fatto che ì dati in ingresso (IN-I, IN-Q) al primo blocco (BB) sono separati nelle loro componenti in fase e in quadratura e sono trattati indipendentemente per ciascun braccio, i segnali in uscita (DE-I, DE-Q) essendo pure forniti separatamente nelle loro componenti in fase e in quadratura.
7. 7. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 4, caratterizzato dal fatto che il numero dei bit dei dati in ingresso (IN-I, IN-Q) e dei singoli pesi (PN1, PN2) al primo blocco (BB), e quindi il numero dei fili delle connessioni relative, sono parametri definibili.
8. 8. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 1, caratterizzato dal fatto che il secondo blocco (CO) è costituito essenzialmente da un contatore, che inizia a contare in concomitanza di un primo segnale (STARTCNT) partendo da un primo valore (STARTVAL), e da un comparatore, che fornisce detto segnale di sincronismo (SYNCN) per avviare l’elaborazione in ciascun braccio di detto primo blocco (BB), quando il valore del contatore raggiunge un valore prefissato (ARMPOSINI) per ogni braccio, un secondo segnale (SF) fornendo il massimo valore di conteggio.
9. 9. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 1, caratterizzato dal fatto che il terzo blocco (MX) riceve in ingresso i segnali (DE-I, DE-CI}) elaborati dai singoli bracci del primo blocco (BB) e li moltiplica per i relativi pesi (WEIGHT-I, WEIGHT-Q), separatamente per le componenti in fase e in quadratura, e fornisce uscita (I, Q) un risultato ottenuto dall’accumulazione dei prodotti parziali relativi a ciascun braccio, scalato per restituire un numero di bit coerente con i segnali in ingresso (DE-I, DE-Q) sulla base del numero dei bracci (SHIFT-SCALE-MX) effettivamente utilizzati, fornendo inoltre le abilitazioni e gli indirizzi (3) per la lettura dei pesi (WEIGHT-I, WEIGHT-Q) in una memoria esterna (WM).
10. 10. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 1, caratterizzato dai fatto che l'elaborazione nei bracci del primo blocco (BB) e nei terzo blocco (MX) può essere resa compatibile (COMPLEMENT2) con dati in ingresso in logica complemento a due.
11. 11. Ricevitore per interfaccia radio a divisione di codice come nella rivendicazione 1 , caratterizzato dal fatto che il terzo blocco (MX) comprende un primo e un secondo multiplexer (MUX1, MUX2) che selezionano i segnali in ingresso (DE-I, DE-Q) e i rispettivi pesi ( WEIGHT-I, WEIGHT-Q) sotto il controllo di detto segnale di sincronismo (SYNCN) e li inviano ad un unico moltiplicatore elementare (PROD), alia cui uscita la componente in fase o in quadratura del prodotto viene inoltrata da un demultiplexer (DEMUX), sempre sotto il controllo del segnale di sincronismo (SYNCN), separatamente a due accumulatori (ACC-I, ACC-Q), dove vengono sommate al valore precedentemente memorizzato e rese disponibili in registri d'uscita (I, Q), opportunamente scalate allo stesso numero di bit dei segnali in ingresso (DE-I, DE-Q), un contatore (CNT) conteggiando il segnale di sincronismo (SYNCN) genera r segnali di indirizzamento (3) per detta memoria esterna (WM) e rivela l'istante in cui si conclude il ciclo di elaborazione di tutti i bracci del primo blocco (BB), quando i dati in uscita (I, Q) sono sicuramente validi.