IT202100030482A1 - Rilevatore di crepe per piastrine a semiconduttore - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000010586 diagram Methods 0.000 title description 2
- 238000012360 testing method Methods 0.000 claims description 63
- 238000005259 measurement Methods 0.000 claims description 19
- 230000007547 defect Effects 0.000 claims description 18
- 238000007789 sealing Methods 0.000 claims description 15
- 230000007847 structural defect Effects 0.000 claims description 10
- 238000004458 analytical method Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 230000002457 bidirectional effect Effects 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 claims description 2
- 230000001419 dependent effect Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 claims 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 4
- 230000009849 deactivation Effects 0.000 claims 2
- 230000003213 activating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 15
- 239000002184 metal Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 239000000523 sample Substances 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002547 anomalous effect Effects 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000010147 laser engraving Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000000930 thermomechanical effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/315—Contactless testing by inductive methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/04—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance
- G01N27/20—Investigating the presence of flaws
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/04—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance
- G01N27/20—Investigating the presence of flaws
- G01N27/205—Investigating the presence of flaws in insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Immunology (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- Electrochemistry (AREA)
- Health & Medical Sciences (AREA)
- Analytical Chemistry (AREA)
- Biochemistry (AREA)
- General Health & Medical Sciences (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
Description
DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
?RILEVATORE DI CREPE PER PIASTRINE A SEMICONDUTTORE?
La presente invenzione riguarda un gruppo per rilevare un difetto strutturale in una piastrina a semiconduttore.
Il processo di singolazione di fetta (wafer) per piastrine ? una fase di produzione sensibile (nello specifico per tecnologie LowK e ultra-LowK). Per rendere sicuro questo processo, ? possibile rilevare cedimenti correlati alla scheggiatura e alle crepe nell'anello di tenuta delle piastrine (durante la fase di produzione di "Back-end-Of-Line", BEOL (estremit? posteriore di linea)), utilizzando un cosiddetto rilevatore di crepe.
Facendo riferimento alla figura 1, una piastrina 10 ? mostrata in una vista in pianta dall'alto e include un sensore, o rilevatore, di crepe 1. Il sensore di crepe 1 ?, in una forma di realizzazione esemplificativa della tecnica nota, formato da diversi elementi:
- una linea conduttiva 2 (avente la propria resistenza), disposta in un'area di anello di tenuta 4 della piastrina 10 o tra l'anello di tenuta 4 e una linea di taglio 6;
- una cella di rilevatore 8, disposta in un anello I/O 7 della piastrina 10; e
- una logica di test 9, incorporata in una porzione di nucleo 5 della piastrina 10, configurata per testare il sensore resistivo 1 utilizzando la cella di rilevatore 8.
La linea conduttiva 2 ? sostanzialmente una striscia continua di materiale conduttivo, avente una certa resistenza, che si estende tra due nodi elettrici E1, E2. La linea conduttiva 2 pu? essere formata da una o due sottolinee; nel caso di due sotto-linee, una sotto-linea ? posta tra l'area di anello di tenuta 4 e l'anello I/O 7 ed ? anche nota come "sensore interno" e l'altra sotto-linea ? posta all'interno dell'area di anello di tenuta 4 ed ? anche nota come "sensore esterno". Ciascuna sotto-linea ? realizzata come una catena passante (si veda la figura 2). Questa soluzione con due sotto-linee, o sotto-sensori, permette di rilevare, oltre alle crepe, anche difetti di delaminazione. Considerando il sensore esterno, strisce a N pozzetti possono essere inserite nei terminali di sensori in modo da non "interrompere" la continuit? del metallo dell'area di anello di tenuta 4.
Misurare la continuit? elettrica del sensore 1 durante EWS ("Electrical Wafer Sorting" (smistamento di fetta elettrica)) e FT ("Final Test" (test finale)) attraverso la cella di rilevatore 8 consente di rilevare, e scartare, le porzioni dell'anello di tenuta aventi crepe. L'influenza di un bin specifico e SBL su questo test consentir? un monitoraggio corretto del tasso di difetto e di intraprendere azioni adatte in caso di necessit?.
L'uso del sensore 1 migliora la robustezza del prodotto di chip, consente il rilevamento di crepe nella BEOL al "tempo zero", che impedisce la distribuzione di parti deboli che diventano parti guaste nell'applicazione cliente (quando i vincoli termomeccanici o di umidit? svolgono un ruolo significativo). L'uso del sensore 1 ha un impatto trascurabile sul tempo di test (richiede di testare un semplice resistore) e non introduce disturbi di funzionalit? per i prodotti RF.
La figura 2, come anticipato, mostra una vista in sezione trasversale di una forma di realizzazione di (una porzione di) un sensore di crepe 1 secondo la tecnica nota.
Il sensore di crepe 1 della figura 2 pu? essere utilizzato per piastrine con una struttura di interconnessione di pi? di due strati di metallo. I segmenti conduttivi di substrato 11 sono disposti in un substrato 12. Una prima porzione del segmento conduttivo di substrato 11 ? collegata ad un primo segmento conduttivo 14 nel livello di metallizzazione M1. Una seconda porzione del segmento conduttivo di substrato 11 ? collegata ad un secondo segmento conduttivo 15 nel livello di metallizzazione M1. Il primo segmento conduttivo 14 ? collegato ad una pluralit? di ulteriori segmenti conduttivi 16 nei livelli di metallizzazione superiori attraverso una pluralit? di collegamenti interstrato. Analogamente, il secondo segmento conduttivo 15 ? collegato ad una pluralit? di ulteriori segmenti conduttivi 18 nei livelli di metallizzazione superiori attraverso una pluralit? di rispettivi collegamenti interstrato.
I collegamenti interstrato possono comprendere contatti e/o plug/vie.
La struttura delle figure 1 e 2 pu? essere utilizzata per rilevare crepe che possono formarsi quando le piastrine 10 vengono separate (singolate) dalla fetta. Come detto, il rilevatore di crepe ? un sensore resistivo costituito da un filo di metallo con due nodi elettrici. Questo filo di metallo ? posto attorno alla piastrina vicino all'anello di tenuta. Misurare la continuit? di questo filo consente di rilevare crepe.
Per testare la piastrina 10 per le crepe viene applicata una tensione attraverso i nodi elettrici E1, E2. Una corrente scorre durante l'applicazione della tensione verso i due nodi E1, E2. Se non vi ? nessuna (o quasi nessuna) caduta di tensione sulla linea resistiva 2, il sensore ? intatto e non si crea o si forma una crepa. Se vi ? una qualche caduta di tensione sulla linea resistiva 2, il sensore pu? essere rotto parzialmente e, se vi ? una caduta di tensione completa o quasi completa sulla linea resistiva 2, il sensore pu? essere tagliato o gravemente danneggiato.
A questa soluzione si applicano alcune limitazioni. In particolare, pu? essere presente una grande dispersione di resistenza di sensore, per via di variazioni di processo, e pertanto ? difficile impostare limiti affidabili; inoltre, il test richiede molto tempo per essere completato (all'incirca 10 ms); per di pi?, la misurazione richiede una disposizione fuori dal chip.
Come soluzione alternativa, pu? anche essere eseguito un test digitale.
La figura 3 mostra una progettazione di circuito per eseguire il test digitale.
In questo esempio, un segnale digitale DATAIN ? impostato come ingresso al nodo elettrico E1 del sensore di crepe 1. Il segnale DATAIN va dal valore digitale "0" al valore digitale "1". Uno stadio di buffer di ingresso 20 ? fornito per ricevere il segnale DATAIN, raddrizzare il segnale DATAIN e pilotare correttamente il sensore di crepe 1 attraverso il nodo E1. Uno stadio di buffer di uscita 21 ? fornito accoppiato al nodo elettrico di uscita E2 del sensore di crepe 1, per ricevere il segnale che si propaga attraverso il sensore di crepe 1, raddrizzare il segnale e fornire all'uscita un segnale digitale SOUT.
In una possibile implementazione, il segnale DATAIN ? generato dalla logica di test 9 e lo stadio di buffer di ingresso 20 fa parte della cella di rilevatore 8, analogamente, il segnale SOUT ? ricevuto dalla logica di test 9 e lo stadio di buffer di uscita 21 fa parte della cella di rilevatore 8.
Nel caso non sia presente alcuna crepa (ovvero, la linea resistiva 2 non ? interrotta da una crepa), il segnale SOUT corrisponde al segnale DATAIN ed ? ricevuto con un certo ritardo temporale. Al contrario, in caso di interruzioni della linea resistiva 2, non ? ricevuto alcun segnale SOUT o il segnale SOUT differisce considerevolmente dal segnale DATAIN. Viene quindi rilevata una crepa o altro problema lungo la linea resistiva 2.
Alcune limitazioni emergono dall'uso della soluzione della figura 3.
In particolare, gli utenti sperimentano una grande dispersione della costante RC del sensore (per via di variazioni di processo di fabbricazione), pertanto sarebbe difficile impostare limiti affidabili; inoltre, ? difficile misurare il tempo di transizione esatto (dato che dovrebbe essere fissata una finestra di campionamento). Inoltre, questa misurazione richiede una disposizione fuori dal chip.
L'obiettivo della presente invenzione ? superare i problemi illustrati in precedenza.
Secondo la presente invenzione, ? fornito un gruppo per rilevare un difetto strutturale in una piastrina a semiconduttore, come definito nella rivendicazione 1.
Per una migliore comprensione della presente invenzione, le sue forme di realizzazione preferite vengono ora descritte, puramente a titolo di esempio non limitativo e in riferimento ai disegni allegati, in cui:
- la figura 1 ? una vista dall?alto di una piastrina a semiconduttore includente un rilevatore di crepe secondo la tecnica nota;
- la figura 2 ? una vista in sezione di un rilevatore di crepe secondo la tecnica nota, da cui si pu? apprezzare che il rilevatore di crepe ? formato in una pluralit? di strati e vie di metallo;
- la figura 3 mostra un circuito per effettuare misure digitali dal rilevatore di crepe, secondo la tecnica nota;
- la figura 4 ? una vista dall'alto di una piastrina a semiconduttore includente un rilevatore di crepe secondo una forma di realizzazione della presente invenzione;
- la figura 5 mostra schematicamente una rappresentazione elettrica di una porzione di un rilevatore di crepe dotato di un anello oscillante monodirezionale, secondo una forma di realizzazione della presente invenzione;
- la figura 6 mostra schematicamente una rappresentazione elettrica di una porzione di un rilevatore di crepe dotato di un anello oscillante bidirezionale, secondo un'ulteriore forma di realizzazione della presente invenzione;
- la figura 7A ? una vista in sezione schematica di una porzione del rilevatore di crepe, secondo una forma di realizzazione della presente invenzione;
- la figura 7B ? una vista dall'alto della piastrina a semiconduttore includente il rilevatore di crepe secondo la forma di realizzazione della figura 7A;
- la figura 8 mostra una rappresentazione elettrica di una porzione di un rilevatore di crepe per effettuare una misurazione resistiva, secondo una forma di realizzazione della presente invenzione;
- la figura 9 mostra una rappresentazione elettrica di una porzione di un rilevatore di crepe per eseguire un test di dispersione, secondo una forma di realizzazione della presente invenzione;
- la figura 10 ? una vista in sezione corrispondente alla vista della figura 7A, in cui ? presente un difetto che causa dispersione di corrente, che pu? essere rilevato dal sensore di crepe della figura 9; e
- la figura 11 mostra una rappresentazione elettrica di una porzione di un rilevatore di crepe per effettuare una misurazione resistiva, secondo un'ulteriore forma di realizzazione della presente invenzione.
La figura 4 mostra una piastrina 30 che alloggia un sensore di rilevamento di crepe 32 (indicato nel seguito anche come "sensore di crepe"), secondo una forma di realizzazione della presente invenzione.
In modo non mostrato nei disegni, la piastrina 30 deriva da una fetta a semiconduttore comprendente una pluralit? di piastrine 30 formate attraverso una superficie superiore della fetta, dopo che le piastrine a semiconduttore sono state tagliate (ovvero tagliate in singole piastrine da una fetta). La piastrina 30 ? tipicamente di forma quadrata o rettangolare. La piastrina 30 comprende un circuito integrato (non mostrato in dettaglio).
Dopo la fabbricazione di una pluralit? di piastrine sulla fetta, la pluralit? di piastrine vengono separate l'una dall'altra lungo linee di taglio (la cosiddetta fase di "singolazione"). Le linee di taglio sono situate in corrispondenza del perimetro della piastrina 30, per cui al termine del processo di fabbricazione ? possibile utilizzare una sega per staccare una piastrina dalle piastrine adiacenti lungo le linee di taglio. La singolazione delle piastrine pu? anche essere eseguita, per esempio, mediante taglio laser o incisione laser seguito da taglio mediante sega.
Il sensore di crepe 32 ? formato in almeno uno strato di materiale conduttivo (strato di metallo) della piastrina 30, pi? preferibilmente in una pluralit? di strati di metallo sovrapposti separati l'uno dall'altro da strati dielettrici o isolanti e collegati per mezzo di vie passanti attraverso tali strati dielettrici o isolanti. Il sensore di crepe 32 ? formato, in particolare, almeno in parte lungo una regione perimetrale 34 della piastrina 30, come mostrato nella figura 4. In dettaglio, il sensore di crepe 32 ? formato da un bordo 32a della piastrina 32 e una regione interna 32b della piastrina 32, in cui la regione interna 32b alloggia il circuito integrato. In una forma di realizzazione, una regione di tenuta, o anello di tenuta, 36 ? anche presente tra il bordo 32a e la regione interna 32b. Un anello di tenuta ?, per esempio, una struttura a pi? strati composta da strati conduttivi e isolanti che si alternano. Attraverso ciascuno degli strati isolanti passano molteplici vie che forniscono percorsi elettrici tra strati di metallo adiacenti. Lo strato pi? basso di metallo nella struttura di tenuta fa contatto elettrico con il substrato, che pu? essere di tipo p o di tipo n. L'anello di tenuta 36 pu? essere omesso.
Il sensore di crepe 32 comprende una struttura resistiva 38 di materiale conduttivo (indicata nel seguito anche come "struttura conduttiva") che si estende, o ? integrata, in prossimit? del bordo 32a, almeno in parte tra (in una vista dall'alto) l'anello di tenuta 36 e il bordo 32a. La struttura conduttiva 38 comprende una pluralit? di segmenti resistivi da 38a a 38d di materiale conduttivo (nel seguito, denominati anche "segmenti conduttivi"), formati in uno o pi? strati di metallo della piastrina 30; in altri termini, la struttura conduttiva ? formata in una pluralit? di strati di metallo in un sistema di interconnessione a pi? livelli, in cui le vie vengono utilizzate per collegare un livello di metallo ad un altro (analogamente alla tecnica anteriore mostrata nella figura 2). Ogni segmento conduttivo 38a-d comprende una prima estremit? 39' e una seconda estremit? 39".
Sebbene i segmenti conduttivi 38a-d si estendano principalmente lungo il bordo 32a, la prima estremit? 39' e la seconda estremit? 39" sono nella regione interna 32b (pertanto, almeno una porzione dei segmenti conduttivi 38ad si estende dal bordo 32a alla regione interna 32b, o viceversa, attraverso l'anello di tenuta 36). La prima estremit? 39' e la seconda estremit? 39" di ogni segmento conduttivo 38a-d sono accoppiate a rispettive porzioni di estremit? di un rispettivo modulo oscillatore da 40a a 40d; ogni modulo oscillatore da 40a a 40d include elementi (in particolare, in una forma di realizzazione, dispositivi elettronici passivi) configurati per generare segnali oscillanti, aventi la propria frequenza, attraverso il segmento conduttivo 38a-d. La frequenza dei segnali oscillanti pu? essere utilizzata per controllare l'integrit? strutturale della piastrina 30. Infatti, le frequenze dei segnali oscillanti in ogni segmento conduttivo da 38a a 38d possono essere misurate e confrontate con una frequenza di riferimento (valore preimpostato) o confrontate tra loro. In caso di confronto con una frequenza di riferimento, il risultato del confronto ? indicativo della presenza di un difetto. In caso di confronto di una frequenza con un'altra frequenza (appartenente a diversi segmenti da 38a a 38d), il risultato del confronto ? indicativo della presenza di un difetto.
Mezzi di calcolo, quali un microcontrollore 43, sono presenti per eseguire operazioni mirate a verificare la presenza del difetto strutturale, come discusso meglio nel seguito. Il microcontrollore 43 pu? essere integrato nella piastrina a semiconduttore 30 (nella regione 32b) o disposto all'esterno della piastrina a semiconduttore 30. Il microcontrollore 43 ? accoppiato operativamente ai moduli oscillatori da 40a a 40d.
In dettaglio, se la frequenza in un segmento conduttivo da 38a a 38d ? diversa dalla frequenza di riferimento (frequenza attesa), ? probabilmente presente un difetto strutturale in corrispondenza della regione della piastrina 30 che alloggia tale segmento conduttivo. Il rilevamento pu? essere effettuato confrontando, mediante il microcontrollore 43, la frequenza del segnale oscillante nel segmento conduttivo da 38a a 38d sotto test con un valore di frequenza atteso (predefinito, memorizzato in una memoria). Possono essere impostate tolleranze durante l'esecuzione di tale confronto di frequenze.
Quando la frequenza di un segnale in un segmento conduttivo da 38a a 38d viene confrontata con le frequenze dei segnali negli altri segmenti conduttivi da 38a a 38d, viene rilevato un difetto strutturale quando le frequenze non sono uguali o sostanzialmente uguali tra loro. In questo caso, viene effettuata una misurazione differenziale. Per esempio, le due frequenze appartenenti ai due rispettivi segmenti conduttivi da 38a a 38d vengono sottratte e il risultato (la differenza) viene controllato rispetto ad un intervallo predefinito di valori attesi. In particolare, se la differenza ? maggiore di una soglia, si ritiene che le due frequenze siano diverse l'una dall'altra e viene rilevato un difetto nella piastrina 30.
Anche in questo caso, possono essere impostate tolleranze durante l'esecuzione di tale confronto di frequenze. Il rilevamento pu? essere eseguito confrontando, mediante il microcontrollore 43, la frequenza del segnale oscillante nel segmento conduttivo da 38a a 38d sotto test con la frequenza del segnale oscillante in uno o pi? degli altri segmenti conduttivi da 38a a 38d. In questo ultimo caso, il difetto viene rilevato se la frequenza misurata per il segmento conduttivo sotto test ? sostanzialmente diversa dalla frequenza misurata negli altri segmenti conduttivi da 38b a 38d. In linea di principio, non ? importante sapere quale frequenza ? "corretta", ovvero quella del segmento sotto test o quella dell'altro segmento/degli altri segmenti. Infatti, fintantoch? viene rilevato un difetto, l'intera piastrina 30 deve essere accantonata/sostituita.
L'assenza del segnale oscillante ? anche un'indicazione della presenza di un difetto strutturale.
Facendo specifico riferimento alla forma di realizzazione della figura 4, quattro moduli oscillatori da 40a a 40d sono disposti all'interno della regione 32b. Con la presente soluzione, l'utilizzo di quattro segmenti conduttivi 38a-d al posto di un singolo segmento conduttivo (come nella tecnica nota) e l'esecuzione di misurazioni di frequenza separate per ciascuno di essi forniscono un'indicazione precisa della possibile difettosit? (associata ad una crepa o alla determinazione della rispettiva porzione della piastrina 30) della piastrina 30 sotto test.
L'approccio che prevede il confronto reciproco delle frequenze dei segnali nei segmenti da 38a a 38d richiede che tutti i segmenti conduttivi da 38a a 38d e i moduli oscillatori 40a, 40b siano strutturalmente equivalenti in modo tale che, in condizioni normali (assenza di difetti), tutte le frequenze abbiano lo stesso valore o approssimativamente lo stesso valore quando vengono prese in considerazione variazioni normali da parte del microcontrollore 43 che sta effettuando i confronti. Il rilevamento del problema (crepa, dispersione, ecc.), in questo approccio, non ? dipendente da parametri assoluti, ma dipende da un errore relativo rilevato in un segmento conduttivo da 38a a 38d rispetto alle misurazioni effettuate negli altri segmenti conduttivi da 38a a 38d.
In una forma di realizzazione alternativa, pu? anche essere controllato ad ogni modo l'intervallo assoluto del parametro misurato attraverso PVT.
Facendo riferimento alla figura 5, il segmento conduttivo 38a e il modulo oscillatore 40a accoppiato ad esso sono mostrati in dettagli, secondo una forma di realizzazione.
Nella forma di realizzazione della figura 5, il rilevamento viene eseguito facendo funzionare a percorso chiuso ogni segmento conduttivo da 38a a 38d (qui, come detto, ? mostrato soltanto il segmento 38a come esempio) come struttura oscillante che impiega soltanto elementi passivi. Il modulo oscillatore 40a (i moduli oscillatori da 40b a 40d sono analoghi) include una catena 45 formata dalle serie di un numero dispari di gate o inverter NOT 45a, 45b, 45c (per esempio, tre inverter). Ogni inverter ha una porta di ingresso, una porta di uscita e una porta di controllo adatte a ricevere un segnale di abilitazione (o segnale di controllo) SE1 che "accende" (on) e "spegne" (off) il rispettivo inverter. Gli inverter sono collegati in serie tra loro in modo tale che la porta di uscita di un inverter sia collegata alla porta di ingresso dell'altro inverter nel collegamento in serie. In particolare, la porta di ingresso dell'inverter 45a ? collegata alla prima estremit? 39' del segmento 38a; la porta di uscita dell'inverter 45a ? collegata alla porta di ingresso dell'inverter 45b; la porta di uscita dell'inverter 45b ? collegata alla porta di ingresso dell'inverter 45c; e la porta di uscita dell'inverter 45c ? collegata alla seconda estremit? 39" del segmento 38a. Il collegamento della porta di uscita dell'inverter 45c alla seconda estremit? 39" ? formato da una linea conduttiva 46 che passa attraverso la regione 32b della piastrina 30 (come rappresentato schematicamente nella figura 4 con linea tratteggiata) o, in alternativa, lungo il perimetro della piastrina 30, analogamente al segmento 38a (si veda la figura 7B).
Il segmento conduttivo 38 ? rappresentato schematicamente come una struttura elettrica RC.
Collegando la catena 45 a entrambe le estremit? 39', 39" del segmento conduttivo 38a, formando cos? un percorso chiuso, viene formato un oscillatore ad anello. Un segnale di frequenza viene pertanto generato e pu? essere rilevato dal microcontrollore 43. L'oscillatore ad anello in questo esempio comprende tre inverter a tre stati in un anello, la cui uscita oscilla tra due livelli di tensione, che rappresentano gli stati logici "vero" e "falso". Il segnale di abilitazione SE1 viene utilizzato per attivare e disattivare il modulo oscillatore 40a, quando richiesto durante l'uso. Per esempio, quando SE="1", gli inverter sono "accesi" (o "attivi" o in "stato di conduzione") e il modulo oscillatore 40a inizia a oscillare e pu? essere osservata una frequenza in un qualsiasi punto nel percorso chiuso; tale frequenza pu? essere misurata attraverso mezzi e tecniche noti.
Per esempio, il microcontrollore 43 ? accoppiato agli inverter 45a-c nella catena 45 per fornire il segnale di attivazione SE1 soltanto quando deve essere eseguito un test e per disattivare altrimenti gli inverter.
Vi possono essere molteplici metodi per misurare la frequenza nel percorso chiuso. In una forma di realizzazione esemplificativa, l'analisi della frequenza pu? essere effettuata acquisendo, da parte del microcontrollore 43, il segnale nell'oscillatore ad anello (per esempio, il segnale presente in corrispondenza della porta di uscita di uno qualsiasi degli inverter nella catena 45) e contando i fronti di risalita di tale segnale. Per misurare la frequenza, altri parametri del segnale possono essere controllati dal microcontrollore 43 (per esempio il fronte di discesa del segnale o gli stati logici "0" o "1" del segnale). La frequenza cos? misurata pu?, come gi? discusso, essere confrontata con un valore preimpostato (per esempio memorizzato in una memoria) o confrontata con le frequenze misurate del segnale in uno o pi? degli altri segmenti conduttivi da 38b a 38d/catene 45.
Il circuito mostrato ? in grado di misurare finemente, durante il test, la frequenza e pertanto l'RC effettivo. Le misure fini forniscono la capacit? di correlazione tra:
- misura nativa in corrispondenza di EWS;
- valori misurati in corrispondenza di FT (essendo la sorgente principale di taglio delle crepe);
- guasti gravi dopo caratterizzazione di sollecitazione (Burn-In, saldatura, cicli termici);
- guasti gravi dal campo.
La costante RC del segmento conduttivo ? dominante rispetto agli elementi CMOS (ovvero, gli inverter della catena 45), consentendo pertanto una misura di frequenza che ? sostanzialmente immune da contributi indesiderati.
La figura 6 mostra un'ulteriore forma di realizzazione di un modulo oscillatore (qui, per esempio il modulo oscillatore 40a, ma gli altri moduli oscillatori da 40b a 40d sono gli stessi), in cui viene impiegata e implementata una struttura oscillante bidirezionale 45'. Qui, ogni inverter da 45a a 45c nella catena ? disposto a contatto elettrico parallelo con un altro inverter da 45d a 45f, per consentire la generazione di un segnale oscillante in entrambe le direzioni in senso orario e in senso antiorario. Quando deve essere generato un segnale in direzione in senso orario, i corrispondenti inverter da 45a a 45c vengono accesi impostando il segnale SE1="1" e gli altri inverter da 45d a 45f vengono spenti impostando il segnale SE2="0". Quando deve essere generato un segnale nella direzione in senso antiorario, i corrispondenti inverter da 45d a 45f vengono accesi impostando il segnale SE2="1" e gli altri inverter da 45a a 45c vengono spenti impostando il segnale SE1="0".
In questa forma di realizzazione, l'effetto di una resistenza anomala di una porzione del segmento conduttivo 38a (per via per esempio di una crepa o una crepa parziale) pu? essere rilevato confrontando insieme le frequenze dei due segnali nelle direzioni in senso orario e in senso antiorario per lo stesso segmento conduttivo 38a. In questo caso, viene effettuata una misurazione differenziale. Per esempio, le due frequenze di segnale nelle direzioni in senso orario e in senso antiorario vengono sottratte l'una dall'altra e il risultato (la differenza) viene controllato rispetto ad un intervallo predefinito di valori attesi. In particolare, se la differenza ? maggiore di una soglia, si ritiene che le due frequenze siano diverse l'una dall'altra e viene rilevato un difetto nella piastrina 30.
Un difetto strutturale che influisce soltanto su una porzione del segmento conduttivo 38a aumenta localmente la resistenza elettrica del segmento conduttivo 38a (lo stesso si applica agli altri segmenti conduttivi da 38b a 38d). Un'alta resistenza soltanto in una porzione del segmento conduttivo 38a pu? ridurre la frequenza del segnale in senso orario (tale frequenza essendo minore del valore atteso). Al contrario, la frequenza del segnale in senso antiorario pu? essere influenzata diversamente o non influenzata per nulla. Pertanto, confrontando le due frequenze insieme, si fornisce un'indicazione della presenza, o assenza, di un difetto nel segmento 38a sotto test. Questo metodo pu? essere applicato alla topologia di circuito secondo la presente invenzione, e anche alle topologie di circuito della tecnica nota.
La figura 7A mostra un'implementazione strutturale del segmento conduttivo 38a (gli altri segmenti 38b-d essendo equivalenti) e della linea conduttiva 46 che collega la seconda estremit? 39" alla catena 45, quando tale linea conduttiva 46 ? formata in corrispondenza del perimetro della piastrina 30, ovvero fuori dalla regione 32b, e, pi? in particolare, tra l'anello di tenuta 36 e il bordo 32a. La linea conduttiva 46 ? formata attraverso vari strati di metallo, analogamente al segmento conduttivo 38a. In questo caso, infatti, il segmento conduttivo da 38a a 38d e la rispettiva linea conduttiva 46 sono formati come due serpentine passanti e di metallo interlacciate, con le due estremit? 39' e 39" collegate alla catena 45 o 45', come gi? mostrato nelle figure 5 e 6.
In un'ulteriore forma di realizzazione, figura 8, un difetto pu? essere rilevato mediante una misurazione di resistenza. Ci? pu? essere effettuato applicando una tensione attraverso una sonda e controllando la corrente proveniente da essa, per calcolare la resistenza in un modo noto di per s?. Tutti gli inverter da 45a a 45f della struttura oscillante bidirezionale 45' sono disabilitati (SE1=SE"="0") durante questo test.
Un dato numero di commutatori (rappresentati come transistori) ? accoppiato al sensore di crepe per eseguire questo test. In particolare, un commutatore 60 collega la prima estremit? 39' alla piazzola di sonda, per alimentare una corrente di test alla prima estremit? 39'; un commutatore 62 collega la seconda estremit? 39" alla massa; un commutatore 63 collega la seconda estremit? 39" alla linea conduttiva 46; e un commutatore 64 collega la linea conduttiva 46 alla massa.
Per eseguire un test resistivo del segmento conduttivo 38a, i commutatori 60 e 62 sono accesi e i commutatori 63 e 64 sono spenti. Una corrente di test scorre dalla piazzola di sonda alla massa, passando attraverso la linea conduttiva 38. Una resistenza elettrica del segmento 38a pu? essere misurata in un modo noto e confrontata con un valore atteso. Un risultato di tale confronto ? indicativo di una resistenza anomala nel segmento 38a, che pu? indicare la presenza di un difetto strutturale.
In alternativa, la resistenza elettrica del segmento 38a pu? essere misurata e confrontata con la resistenza elettrica di un altro segmento, per esempio il segmento 38b. In questo caso, viene effettuata una misurazione differenziale. Per esempio, i due valori di resistenza appartenenti ai due rispettivi segmenti conduttivi 38a, 38b vengono sottratti l'uno dall'altro e il risultato (la differenza) viene controllato rispetto ad un intervallo predefinito di valori attesi. In particolare, se la differenza ? maggiore di una soglia, si ritiene che i due valori di resistenza siano diversi l'uno dall'altro e viene rilevato un difetto nella piastrina 30.
In un'ulteriore forma di realizzazione, figura 9, pu? essere eseguito un test di dispersione. Per fare ci?, viene applicata una tensione attraverso una sonda e la corrente proveniente da essa viene controllata; idealmente, tale corrente dovrebbe essere trascurabile. Tutti gli inverter della struttura oscillante 45' sono disabilitati, o non presenti, durante questo test, come nella figura 8. Durante questo test, il commutatore 60 ? acceso, per collegare la prima estremit? 39' alla piazzola di sonda, per alimentare la corrente di test. Occorre evidenziare che il commutatore 64 ? anch'esso acceso, per collegare la linea conduttiva 46 alla massa. Tutti gli altri commutatori 62 e 63 sono spenti. Questo test pu? rilevare un cortocircuito tra le due serpentine (quella del segmento 38 e quella della linea 46), come esemplificato nella figura 10 dal collegamento indesiderato 50. Tutti gli altri elementi della figura 10 corrispondono a quelli della figura 7A, gi? discussa. Nel caso sia presente un cortocircuito, viene rilevata alta corrente (al di sopra di una certa soglia, preimpostato) da parte della sonda e viene rivelato il difetto.
La figura 11 mostra un'ulteriore forma di realizzazione della presente invenzione. La forma di realizzazione della figura 11 si basa sulla forma di realizzazione della figura 8 (gli elementi corrispondenti sono identificati con gli stessi numeri di riferimento e non descritti ulteriormente). Nella figura 11, la linea conduttiva 46 ? progettata e fabbricata per essere strutturalmente e/o elettricamente equivalente o uguale al segmento conduttivo 38a (e anche ai segmenti conduttivi da 38b a 38d). Nella forma di realizzazione della figura 11, la linea conduttiva 46 ? rappresentata schematicamente come una struttura elettrica RC. Anche se la figura 11 si basa sulla figura 8, la progettazione proposta della linea conduttiva 46 si applica ugualmente alla forma di realizzazione della figura 9.
I vantaggi dell'invenzione descritta in precedenza, secondo le varie forme di realizzazione, emergono chiaramente dalla precedente descrizione.
In particolare, la fornitura di un multi sensore su un singolo chip, la conversione di resistenza di sensore in una frequenza misurabile e l'uso di un sensore interlacciato a doppia serpentina forniscono (singolarmente o in combinazione) i seguenti vantaggi: tempo di test ridotto, scartamento migliorato, possibilit? di scartamento differenziale (tra i quattro sensori) sul chip, fornitura di un primo livello di localizzazione di guasto topografico, misura fine della resistenza di sensore, miglioramento della capacit? di correlazione richiesta per sintonizzazione di capacit? di limite di accettazione.
Infine, ? evidente che possono essere apportate modifiche e variazioni a quanto ? stato descritto e illustrato nella presente, senza con ci? discostarsi dall'ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
Claims (14)
1. Gruppo per rilevare un difetto strutturale in una piastrina a semiconduttore (30), comprendente un sensore di rilevamento di difetto e mezzi di calcolo (43),
in cui il sensore di rilevamento di difetto include: una pluralit? di percorsi resistivi (38a-d) di materiale elettricamente conduttivo nella piastrina a semiconduttore (30), ciascuno dei quali ha una prima estremit? (39') e una seconda estremit? (39") e si estende in una rispettiva regione della piastrina a semiconduttore in prossimit? di un perimetro (32a) della piastrina a semiconduttore, circondando parzialmente una porzione interna (32b) della piastrina a semiconduttore (30); e una pluralit? di strutture di generazione di segnali (45), ciascuna delle quali ? accoppiata elettricamente alla prima estremit? (39') e alla seconda estremit? (39") di un rispettivo percorso resistivo (38a-d) ed ? configurata per fornire un rispettivo segnale di test al percorso resistivo (38a-d);
e in cui i mezzi di calcolo (43) sono accoppiati operativamente alla pluralit? di strutture di generazione di segnali (45) e sono configurati per:
controllare le strutture di generazione di segnali (45) per generare i segnali di test;
acquisire i segnali di test in ogni percorso resistivo (38a-d);
testare una caratteristica elettrica dei percorsi resistivi (38a-d) eseguendo un'analisi dei segnali di test acquisiti; e
rilevare la presenza di detto difetto strutturale nella piastrina a semiconduttore (30) in base a un risultato di detta analisi dei segnali di test acquisiti.
2. Gruppo secondo la rivendicazione 1, in cui ogni percorso resistivo (38a-d) include un percorso chiuso formato da un primo sotto-percorso che si estende dalla prima estremit? (39') ad un punto di collegamento intermedio e un secondo sotto-percorso che si estende dal punto di collegamento intermedio alla seconda estremit? (39").
3. Gruppo secondo la rivendicazione 1 o la rivendicazione 2, in cui la piastrina a semiconduttore (30) comprende un anello di tenuta (36) che circonda la porzione interna (32b), ogni percorso resistivo (38a-d) estendendosi tra l'anello di tenuta (36) e il perimetro (32a) ad eccezione della prima e della seconda estremit? (39', 39") che si estendono attraverso l'anello di tenuta (36) verso la porzione interna (32b).
4. Gruppo secondo una qualsiasi delle rivendicazioni precedenti, in cui ogni struttura di generazione di segnali (45) comprende un generatore di corrente che pu? essere attivato per fornire il segnale di test, che ? una corrente elettrica, al rispettivo percorso resistivo (38a-d);
e in cui i mezzi di calcolo (43) sono configurati per: controllare le strutture di generazione di segnali (45) attivando il generatore di corrente;
testare la caratteristica elettrica dei percorsi resistivi (38a-d) misurando un valore di resistenza elettrica che ogni percorso resistivo (38a-d) oppone al flusso della corrente elettrica.
5. Gruppo secondo la rivendicazione 4, in cui i mezzi di calcolo (43) sono inoltre configurati per testare la caratteristica elettrica dei percorsi resistivi (38a-d) eseguendo una misurazione differenziale dei valori di resistenza elettrica tra detta pluralit? di percorsi resistivi (38a-d).
6. Gruppo secondo la rivendicazione 5, in cui detto difetto viene rilevato se un risultato della misurazione differenziale non rientra in un intervallo predefinito di valori attesi.
7. Gruppo secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui ogni struttura di generazione di segnali (45) comprende un dispositivo oscillatore (45) includente un numero dispari di inverter (da 45a a 45c) collegati in collegamento elettrico in serie l'uno all'altro tra la prima estremit? (39') e la seconda estremit? (39"), detto dispositivo oscillatore (45) formando, con il rispettivo percorso resistivo (38a-d) a cui ? accoppiato, un oscillatore ad anello monodirezionale.
8. Gruppo secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui ogni struttura di generazione di segnali (45) comprende un dispositivo oscillatore (45') includente un primo insieme di inverter (da 45a a 45c) in numero dispari collegati in collegamento elettrico in serie l'uno all'altro tra la prima estremit? (39') e la seconda estremit? (39") e un secondo insieme di inverter (da 45d a 45f) in numero dispari collegati in collegamento elettrico in serie l'uno all'altro tra la prima estremit? (39') e la seconda estremit? (39") in collegamento anti-parallelo rispetto al primo insieme di inverter (da 45a a 45c),
detto dispositivo oscillatore (45) formando, con il rispettivo percorso resistivo (38a-d) a cui ? accoppiato, un oscillatore ad anello bidirezionale.
9. Gruppo secondo una qualsiasi delle rivendicazioni 7 e 8, in cui il segnale di test ? un segnale di oscillazione avente una frequenza di oscillazione, i mezzi di calcolo (43) essendo configurati per testare la caratteristica elettrica dei percorsi resistivi (38a-d) eseguendo un'analisi della frequenza di oscillazione del segnale di test appartenente al percorso resistivo (38a-d) sotto test.
10. Gruppo secondo la rivendicazione 9, in cui i mezzi di calcolo (43) sono configurati per eseguire detta analisi della frequenza di oscillazione confrontando la frequenza di oscillazione del segnale di test appartenente al percorso resistivo (38a-d) sotto test con una frequenza di un altro segnale di test appartenente ad un altro percorso resistivo (38a-d) della pluralit? di percorsi resistivi (da 38a a 38d).
11. Gruppo secondo la rivendicazione 9 o 10, in cui i mezzi di calcolo (43) sono configurati per eseguire detta analisi della frequenza di oscillazione eseguendo una misurazione differenziale della frequenza di oscillazione del segnale di test appartenente al percorso resistivo (38ad) sotto test con una frequenza di un altro segnale di test appartenente ad un altro percorso resistivo (38a-d) della pluralit? di percorsi resistivi (da 38a a 38d).
12. Gruppo secondo la rivendicazione 11, in cui detto difetto viene rilevato se un risultato della misurazione differenziale non rientra in un intervallo predefinito di valori attesi.
13. Gruppo secondo la rivendicazione 9, in cui i mezzi di calcolo (43) sono configurati per eseguire detta analisi della frequenza di oscillazione confrontando la frequenza di oscillazione del segnale di test appartenente al percorso resistivo (38a-d) sotto test con una frequenza di riferimento attesa.
14. Gruppo secondo la rivendicazione 8 o la rivendicazione 9 quando dipendente dalla rivendicazione 8, in cui i mezzi di calcolo (43) sono inoltre configurati per testare un percorso resistivo (da 38a a 38d) mediante:
attivazione del primo insieme di inverter (da 45a a 45c) accoppiati a detto percorso resistivo (da 38a a 38d) sotto test, determinando cos? la generazione di un rispettivo segnale di test che scorre in una prima direzione attraverso il percorso resistivo (da 38a a 38d) sotto test e, contemporaneamente, disattivazione del secondo insieme di inverter (da 45d a 45f) accoppiati in collegamento antiparallelo al primo insieme attivato di inverter (da 45a a 45c) di detto percorso resistivo (da 38a a 38d) sotto test;
acquisizione di un primo valore di frequenza del segnale di test che scorre in detta prima direzione;
disattivazione del primo insieme di inverter (da 45a a 45c) accoppiati al percorso resistivo (da 38a a 38d) sotto test e, contemporaneamente, attivazione del secondo insieme di inverter (da 45d a 45f) accoppiati al percorso resistivo (da 38a a 38d) sotto test, determinando cos? la generazione di un altro segnale di test che scorre in una seconda direzione, opposta alla prima direzione, attraverso il percorso resistivo (da 38a a 38d) sotto test;
acquisizione di un secondo valore di frequenza del segnale di test che scorre in detta seconda direzione;
confronto del primo valore di frequenza con il secondo valore di frequenza;
associazione di uno stato fisico della piastrina a semiconduttore (30) a un risultato di detto confronto del primo valore di frequenza con il secondo valore di frequenza.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT102021000030482A IT202100030482A1 (it) | 2021-12-01 | 2021-12-01 | Rilevatore di crepe per piastrine a semiconduttore |
| US18/053,688 US20230168300A1 (en) | 2021-12-01 | 2022-11-08 | Crack detector for semiconductor dies |
| EP22207185.4A EP4191647A1 (en) | 2021-12-01 | 2022-11-14 | Crack detector for semiconductor dies |
| CN202211543632.3A CN116203083A (zh) | 2021-12-01 | 2022-11-30 | 半导体管芯裂纹检测器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT102021000030482A IT202100030482A1 (it) | 2021-12-01 | 2021-12-01 | Rilevatore di crepe per piastrine a semiconduttore |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| IT202100030482A1 true IT202100030482A1 (it) | 2023-06-01 |
Family
ID=80928773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT102021000030482A IT202100030482A1 (it) | 2021-12-01 | 2021-12-01 | Rilevatore di crepe per piastrine a semiconduttore |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230168300A1 (it) |
| EP (1) | EP4191647A1 (it) |
| CN (1) | CN116203083A (it) |
| IT (1) | IT202100030482A1 (it) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN219179280U (zh) * | 2022-11-18 | 2023-06-13 | 三赢科技（深圳）有限公司 | 具有裂纹检测功能的基板 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004028695B3 (de) * | 2004-06-14 | 2005-12-22 | Infineon Technologies Ag | Halbleiterbauelement mit einem Bruchsensor |
| US20090321734A1 (en) * | 2008-06-30 | 2009-12-31 | Texas Instruments Incorporated | Capacitor-based method for determining and characterizing scribe seal integrity and integrity loss |
| US20100184287A1 (en) * | 2009-01-22 | 2010-07-22 | Hynix Semiconductor Inc. | Method of Forming Patterns of Semiconductor Device |
| US20140049284A1 (en) * | 2012-08-14 | 2014-02-20 | Korea Advanced Institute Of Science And Technology | Test device, semiconductor device and testing method thereof |
| US20140375341A1 (en) * | 2013-06-20 | 2014-12-25 | Freescale Semiconductor, Inc. | Die Fracture Detection and Humidity Protection with Double Guard Ring Arrangement |
| US20150115266A1 (en) * | 2013-10-28 | 2015-04-30 | Freescale Semiconductor, Inc. | Die crack detector with integrated one-time programmable element |
| US20210366794A1 (en) * | 2018-08-29 | 2021-11-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for detecting defects in semiconductor device |
-
2021
- 2021-12-01 IT IT102021000030482A patent/IT202100030482A1/it unknown
-
2022
- 2022-11-08 US US18/053,688 patent/US20230168300A1/en active Pending
- 2022-11-14 EP EP22207185.4A patent/EP4191647A1/en active Pending
- 2022-11-30 CN CN202211543632.3A patent/CN116203083A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004028695B3 (de) * | 2004-06-14 | 2005-12-22 | Infineon Technologies Ag | Halbleiterbauelement mit einem Bruchsensor |
| US20090321734A1 (en) * | 2008-06-30 | 2009-12-31 | Texas Instruments Incorporated | Capacitor-based method for determining and characterizing scribe seal integrity and integrity loss |
| US20100184287A1 (en) * | 2009-01-22 | 2010-07-22 | Hynix Semiconductor Inc. | Method of Forming Patterns of Semiconductor Device |
| US20140049284A1 (en) * | 2012-08-14 | 2014-02-20 | Korea Advanced Institute Of Science And Technology | Test device, semiconductor device and testing method thereof |
| US20140375341A1 (en) * | 2013-06-20 | 2014-12-25 | Freescale Semiconductor, Inc. | Die Fracture Detection and Humidity Protection with Double Guard Ring Arrangement |
| US20150115266A1 (en) * | 2013-10-28 | 2015-04-30 | Freescale Semiconductor, Inc. | Die crack detector with integrated one-time programmable element |
| US20210366794A1 (en) * | 2018-08-29 | 2021-11-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for detecting defects in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP4191647A1 (en) | 2023-06-07 |
| US20230168300A1 (en) | 2023-06-01 |
| CN116203083A (zh) | 2023-06-02 |
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