IT201800020371A1 - Circuito, dispositivo moltiplicatore di frequenza, sistema, veicolo e procedimento corrispondenti - Google Patents

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Description

DESCRIZIONE dell’invenzione industriale dal titolo:
“Circuito, dispositivo moltiplicatore di frequenza, sistema, veicolo e procedimento corrispondenti”
TESTO DELLA DESCRIZIONE
Campo Tecnico
La descrizione si riferisce alla generazione di segnali ad alta frequenza. Una o più forme di attuazione possono riferirsi a moltiplicatori di frequenza che usano componenti a stato solido, ad esempio nei moltiplicatori di frequenza a banda larga a onda millimetrica (“millimeter wave”), brevemente mmW.
Una o più forme di attuazione possono riferirsi ad un sistema e/o circuito integrato di rilevamento attraversamento pedoni, ad esempio un ricetrasmettitore mmW per applicazioni automotive e/o di consumo.
Sfondo Tecnologico
I moltiplicatori di frequenza sono comunemente usati per generare segnali ad alta frequenza. I duplicatori di frequenza, brevemente duplicatori, sono una tipologia comune di moltiplicatori di frequenza, che produce un segnale d’uscita a frequenza doppia del segnale d’ingresso. Architetture duplicatrici di frequenza si ritrovano utili per generare segnali ad alta frequenza e possono essere impiegate nella progettazione di architetture quadruplicatrici di frequenza che forniscono un segnale d’uscita avente quattro volte la frequenza d’ingresso, ad esempio per applicazioni RF e mmW. Convenzionalmente, la quadruplicazione della frequenza può essere eseguita da una cascata di stadi duplicatori di frequenza, come esemplificato in Figura 1.
Un processo di quadruplicazione della frequenza convenzionale 100 come esemplificato in Figure 1 può comprendere:
- un nodo d’ingresso, fi, configurato per ricevere un segnale da un oscillatore ad una determinata frequenza, - una sequenza di stadi di amplificazione, 110a, 110b, 110c,
- una cascata di stadi duplicatori di frequenza 120a, 120b, configurati per fornire un segnale a frequenza duplicata fd,
- un filtro ad alta frequenza 130, ad esempio un filtro mmW,
- un nodo d’uscita, fq, configurato per fornire un segnale avente la potenza del segnale d’ingresso con una frequenza quattro volte la frequenza del segnale d’ingresso.
Di seguito, per brevità, come riferimenti può essere usato per indicare sia nodi e/o segnali in corrispondenza di tali nodi.
Questa soluzione può generare molte componenti armoniche indesiderate, portando alla degradazione delle prestazioni complessive della moltiplicazione di frequenza 100.
Inoltre, sono presenti diversi amplificatori 110a, 110b, 110c in modo da recuperare il livello di potenza del segnale, così come il filtro ad alta frequenza 130 per eliminare (o ridurre) armoniche spurie dall’uscita del primo duplicatore 120a.
In generale, estendere stadi duplicatori a lavorare con segnali ad alta frequenza può essere arduo, dal momento che può coinvolgere circuiti complessi progettati per filtrare componenti armoniche indesiderate, ad esempio segnali aventi una frequenza con un multiplo maggiore di due volte la frequenza d’ingresso.
Conseguentemente, i moltiplicatori convenzionali di ordine superiore 100 come esemplificato in Figura 1 possono comprendere catene in cascata di duplicatori 120a, 120b, con stadi intermedi di “adattamento” 130 progettati per adattare l’impedenza vista dagli stadi precedenti, dal momento che riflessioni indesiderate a questi stadi intermedi 130 possono influenzare dannosamente le prestazioni del moltiplicatore 120a pilotando altri moltiplicatori 120b, riducendo l’efficienza e la lunghezza di banda.
L'efficienza complessiva della catena 100 può essere ridotta e può aumentare la domanda sulla gestione della potenza degli stadi precedenti come l'intera catena 100, spesso pilotata con livelli di potenza maggiori per raggiungere una determinata, potenza di uscita obiettivo.
Documenti esemplificativi di tale attività nel campo possono essere:
- Y. Wang, et al.: "A 9% power efficiency 121-to-137GHz phase-controlled push-push frequency quadrupler in 0.13μm SiGe BiCMOS", 2012, IEEE International Solid-State Circuits Conference, San Francisco, CA, 2012, pp. 262-264. doi: 10.1109/ISSCC.2012.6177008, che discute migliorare un nucleo di quadruplicatore di frequenza usando una tecnica push-push a fase controllata (PCPP) per sintetizzare direttamente la 4<a >armonica. Il documento discute un quadrupler di frequenza da 121 a 137 GHz basato su un processo SiCe BiCMOS da 0,13 ȝm. I consumi energetici CC del nucleo quadruplicatore e dei buffer di ingresso discussi sono 6.4mW e 28.8mW, rispettivamente;
- US 2017/0288607 A1 che discute un quadrupletto di frequenza (“frequency quadruplet”) integrato costituito da una coppia di duplicatori di frequenza bilanciati che sono pilotati in quadratura di fase usando un accoppiatore ibrido, che può risultare efficacemente in un moltiplicatore "unilaterale" che presenta un adattamento alla sorgente di pilotaggi di ingresso, indipendentemente dall'impedenza di stadi duplicatori. Il documento discute un'architettura per implementare un quadrupletto di frequenza integrato con frequenza di uscita di 160 GHz utilizzando varactor GaAs quasi verticali fabbricati su sottili membrane di supporto di silicio. Il quadrupletto discusso nel documento ha un'architettura a circuito bilanciato che affronta problemi di degradazione spesso derivanti da disadattamenti di impedenza tra stadi moltiplicatori, un unico processo di diodo quasi verticale unico risultante in un modulo integrato di chip drop-in che incorpora 18 varactor, reti di adattamento e beamlead per montaggio, un chip su misura per adattarsi a un alloggiamento della guida d'onda del moltiplicatore con conseguente alta riproducibilità e coerenza nella produzione e prestazioni.
Come menzionato, soluzioni note possono presentare uno o più dei seguenti svantaggi:
- una elevata complessità circuitale;
- l’impiego di componenti ad elevata complessità, ad es. driver di Classe C e Classe AB;
- adeguati, ad es. elevati, livelli di tensione di alimentazione;
- la generazione di, ad es. numerose, armoniche spurie.
Scopo e sintesi
Un obiettivo di una o più forme di attuazione è quello di contribuire nel fornire tale soluzione migliorata.
Secondo una o più forme di attuazione, questo obiettivo può essere ottenuto attraverso un procedimento avente le caratteristiche esposte nelle rivendicazioni che seguono.
Un procedimento di moltiplicazione della frequenza può essere esemplificativo di tale procedimento.
Una o più forme di attuazione possono riferirsi ad un corrispettivo circuito (ad es. un circuito integrato per utilizzo nell’implementazione del procedimento secondo le forme di attuazione).
Una o più forme di attuazione possono riferirsi ad un corrispettivo circuito (ad es. un sensore radar).
Una o più forme di attuazione possono riferirsi ad un corrispettivo veicolo (ad es. un motore automobilistico equipaggiato con a circuito secondo le forme di attuazione).
Le rivendicazioni sono una parte integrale dell’insegnamento tecnico qui fornito con riferimento alle forme di attuazione.
Una o più forme di attuazione possono essere sviluppate prestando attenzione al possibile utilizzo per fornire segnali a lunghezza d’onda millimetrica, brevemente segnali mmW.
Una o più forme di attuazione sono comunque applicabili virtualmente ad ogni possibile intervallo di frequenze operative.
Una o più forme di attuazione possono essere sviluppate prestando attenzione al possibile utilizzo per moltiplicatori di frequenza che forniscono un coefficiente moltiplicativo di quattro volte il segnale d’ingresso.
Una o più forme di attuazione sono comunque applicabili virtualmente ad ogni possibile coefficiente moltiplicativo.
Una o più forme di attuazione possono usare una coppia di duplicatori di frequenza duali bilanciati pilotati in quadratura, ad es. da uno stesso segnale d’ingresso diviso in due da uno sfasatore di 90°.
Una o più forme di attuazione possono implementare un singolo duplicatore bilanciato.
Una o più forme di attuazione possono vantaggiosamente:
- implicare basse tensioni di alimentazione;
- fornire un segnale con caratteristiche di banda larga, ad es. grazie ad un singolo duplicatore bilanciato;
- fornire un’architettura compatta, facilitando la soppressione della frequenza fondamentale e delle componenti armoniche della frequenza duplicata all’uscita indesiderate, fornendo unicamente il segnale a frequenza quadruplicata desiderato;
- generare un segnale sinusoidale;
- evitare duplicatori a cascata che generano più spurie nel sistema richiedendo un filtro dedicato per sopprimere tali spurie.
Una o più forme di attuazione possono fornire vantaggiosamente una soluzione compatta.
Una o più forme di attuazione possono facilitare vantaggiosamente il miglioramento delle prestazioni delle componenti a radio frequenza, ad es. per applicazioni a banda larga.
Breve descrizione di varie viste dei disegni
Una o più forme di attuazione saranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, in cui:
- Figura 1 è discussa in precedenza;
- Figura 2 è esemplificativa di una o più forme di attuazione di un circuito secondo la presente descrizione;
- Figura 2A è un diagramma esemplificativo di una o più forme di attuazione di segnali in una porzione del circuito di Figura 2,
- Figura 3 è esemplificativa di una o più forme di attuazione di una porzione del circuito di Figura 2,
- Figure 3A e 4 sono esemplificative di diagrammi di segnali nel circuito di Figura 2 e Figura 3,
- Figura 5 è un diagramma esemplificativo di un procedimento secondo la presente descrizione,
- Figura 6 è un diagramma esemplificativo di un dispositivo di frequenza secondo la presente descrizione, - Figure 7 è un diagramma esemplificativo di un veicolo secondo la presente descrizione.
Descrizione dettagliata di esempi di forme di attuazione
Nella descrizione che segue, sono illustrati uno o più dettagli specifici, allo scopo di fornire una comprensione approfondita degli esempi delle forme di attuazione di questa descrizione. Le forme di attuazione possono essere ottenute senza uno o più dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo tale che certi aspetti delle forme di attuazione non saranno resi poco chiari.
Un riferimento a “una forma di attuazione” nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Per cui, le frasi come “in una forma di attuazione” che possono essere presenti in uno o più punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione.
Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o più forme di attuazione.
I riferimenti usati qui sono forniti semplicemente per convenienza e quindi non definiscono l’ambito di protezione o l’ambito delle forme di attuazione.
Per tutta la presente descrizione, i numeri ordinali (ad es. primo, secondo, terzo, …) saranno usati con lo scopo di facilitare l’identificazione delle componenti. Per il resto, si apprezzerà che tali numeri ordinali sono meramente intesi per questo scopo e non devono essere interpretati, persino indirettamente, in senso limitante delle forme di attuazione.
A titolo di introduzione alla descrizione dettagliata di forme di attuazione esemplificative, un primo riferimento può essere fatto alla Figura 2.
A fini di brevità, simili riferimenti possono essere utilizzati nel seguito per indicare porte o nodi e segnali a tali porte o nodi.
È noto che, per fini di semplicità, i principi alla base delle forme di attuazione sono discussi di seguito con riferimento alla disposizione circuitale per fornire un segnale d’uscita avente un fattore moltiplicativo N=4 (un segnale d’uscita avente una frequenza quattro volte la frequenza del segnale d’ingresso), essendo altrimenti compreso che una tale cifra numerica è puramente esemplificativa e non dovrebbe essere interpretata come limitativa.
In una o più forme di attuazione, un moltiplicatore di frequenza 200, come esemplificato in Figura 2, può comprendere:
- un oscillatore 180, configurato per generare un segnale d’ingresso periodico Sf0,
- una porta d’ingresso Sf0, configurata per ricevere il segnale d’ingresso Sf0 avente una frequenza e fase note. Ad esempio, tale segnale d’ingresso Sf0 può essere un segnale sinusoidale avente un valore della frequenza d’ingresso f0 ed un valore di fase d’ingresso φ0 ed il quale può essere espresso come, ad es.: Sf0=sin(2*π*f0*t+φ0);
- una rete di sfasamento 210, ad es. una rete a tre porte, accoppiata alla porta d’ingresso Sf0 e configurata per ricevere il segnale d’ingresso Sf0 e fornire un insieme di segnali sfasati Sf0<φ0>, Sf0<φ1 >alle rispettive porte d’uscita, i segnali sfasati Sf0<φ0>, Sf0<φ1 >aventi una frequenza simile f0, ad esempio la frequenza del segnale d’ingresso, e fasi φ0, φ1 che differiscono di λ0° o π/2 radianti, ad es. φ1= φ0+π/2;
- un insieme di duplicatori di frequenza 220a, 220b, accoppiati alle rispettive porte d’uscita della rete di sfasamento 210, la quale può essere configurata per ricevere e rettificare l’insieme di segnali sfasati Sf0<φ0>, Sf0<φ1 >e fornire un insieme di segnali rettificati Sf2<φ0>, Sf2<φ2>,
- un nodo comune S, ad esempio un nodo di sovrapposizione S, il nodo comune S configurato per ricevere e combinare l’insieme di segnali rettificati Sf2<φ0>, Sf2<φ2>, fornendo un segnale combinato S avente una componente armonica Sf4 ad una frequenza un fattore moltiplicativo N volte la frequenza del segnale d’ingresso, ad esempio N=4, ad esempio come risultato della combinazione S, ad es. somma o sovrapposizione, di segnali nell’insieme di segnali rettificati Sf2<φ0>, Sf2<φ2>
- circuiteria di elaborazione 240, ad esempio una circuiteria DC capacitiva di disaccoppiamento, accoppiata al nodo comune S, configurata per rimuovere una componente DC dal segnale combinato S, ad esempio centrando il suo valore medio su zero.
Tale architettura 200 può ritrovarsi adatta nel generare segnali mmW, ad esempio facilitando l’aumento dei margini di produzione degli oscillatori, ad esempio degli oscillatori controllati in tensione, brevemente VCO (Voltage Controlled Oscillators).
In una o più forme di attuazione, l’insieme di segnali sfasati Sf0<φ0>, Sf0<φ1 >forniti della rete di sfasamento210 può comprendere:
- un primo segnale Sf0<φ0>, sostanzialmente una copia del segnale d’ingresso Sf0<φ0>, che può essere espresso come: Sf0<φ0>=sin(2*π*f0*t+φ0);
- un secondo segnale Sf0<φ1>, avente una seconda fase φ1 diversa dalla prima fase φ0, la quale può essere in quadratura con il segnale d’ingresso Sf0, ad es. sfasati di 90° con riferimento alla fase del segnale d’ingresso e/o della fase φ0 del primo segnale Sf0<φ0>, il quale può essere espresso come: Sf0<φ1>=sin(2*π*f0*t+φ1)=sin(2*π*f0*t+φ0+π*0.5).
In una o più forme di attuazione, la rete di sfasamento 210 può essere configurata per ricevere il segnale d’ingresso Sf0 come previsto da una linea di trasmissione e fornire i segnali sfasati agli stadi duplicatori 220a, 220b attraverso linee di trasmissione accoppiate alla rispettiva rete di porte d’uscita, ad esempio in una rete a tre porte 210.
Ad esempio, la rete di sfasamento 210 può comprendere una rete di componenti passivi, ad esempio resistori e capacitori RC, o attraverso linee di trasmissione specificamente per l’alta frequenza.
Figura 2A mostra un esemplificativo diagramma temporale dell’insieme di segnali sfasati Sf0<φ0>, Sf0<φ1 >aventi periodo T0=1/f0 e tra loro in quadratura, ad esempio il secondo segnale Sf0<φ1 >in quadratura con il primo segnale Sf0<φ0>.
In una o più forme di attuazione, l’insieme di duplicatori di frequenza 220a, 220b nella disposizione circuitale 200, può comprendere:
- un primo duplicatore di frequenza 220a, configurato per ricevere il primo segnale Sf0<φ0 >e fornire come uscita un primo segnale rettificato Sf2<φ0 >nell’insieme dei segnali rettificati Sf2<φ0>, Sf2<φ2>, e
- un secondo duplicatore di frequenza 220b, configurato per ricevere il secondo segnale Sf0<φ1 >e fornire come uscita un secondo segnale rettificato Sf2<φ0 >nell’insieme dei segnali rettificati Sf2<φ0>, Sf2<φ2>.
In una o più forme di attuazione, il primo 220a ed il secondo 220b duplicatore di frequenza possono comprendere come dispositivo duplicatore di frequenza 220, come discusso in precedenza con riferimento alla Figura 3.
Su una o più forme di attuazione, l’insieme di duplicatori di frequenza 220a, 220b può comprendere una architettura duplicatrice di frequenza duale bilanciata 200, ad esempio basata su un singolo duplicatore bilanciato, come discusso di seguito.
Figura 3 è esemplificativa di forme di attuazione del dispositivo moltiplicatore di frequenza 220 la quale può essere impiegata nell’insieme di duplicatori di frequenza 220a, 220b nel circuito 200.
In una o più forme di attuazione, il dispositivo duplicatore di frequenza 220 può essere usato per raddoppiare effettivamente il valore della frequenza del segnale d’ingresso f0.
In una o più forme di attuazione come esemplificato nelle Figure 2 e 3, il dispositivo duplicatore di frequenza 220 può comprendere:
- un primo nodo d’ingresso B1, configurato per ricevere un primo segnale d’onda Sf<φ>, ad esempio il primo segnale d’onda può essere espresso come: Sf<φ>=sin(2*π*f*t+φ), ed
- un secondo d’ingresso B2, configurato per ricevere un secondo segnale d’onda not(Sf<φ>) in opposizione di fase con il primo segnale d’onda, ad es. il secondo segnale d’onda not(Sf<φ>) può essere espresso come not(Sf<φ>)=(-1)*sin(2*π*f*t+φ),
- un nodo d’uscita L, configurato per fornire come uscita un segnale a frequenza raddoppiata rettificato Sf2<φ>, - un nodo di massa GND ed un nodo di tensione di alimentazione V.
In una o più forme di attuazione, il primo ed il secondo segnale d’onda Sf<φ>, not(Sf<φ>) può essere ricevuto da rispettive linee parallele nella linea di trasmissione accoppiando la rete di sfasamento 210 con l’insieme di duplicatori di frequenza 220a, 220b.
In una o più forme di attuazione, il dispositivo duplicatore 220 può comprendere un inverter (non visibile) accoppiato in corrispondenza del secondo nodo d’ingresso, configurato per generare il secondo segnale d’onda not(Sf<φ>) in opposizione di fase con il primo segnale d’onda.
In una o più forme di attuazione, la rete di sfasamento 210 comprende una rete differenziale configurata per fornire al rispettivo primo ed il secondo moltiplicatori 220a, 220b il primo segnale Sf0<φ0 >e detto secondo segnale Sf0<φ1 >come coppia di segnali replica φ
Sf , not(Sf<φ>) in opposizione di fase tra loro.
In una o più forme di attuazione, il primo nodo d’ingresso B1 e il secondo nodo d’ingresso B2 possono essere accoppiati a rispettivi terminali di controllo di una coppia bilanciata di transistor Q1, Q2 nel dispositivo duplicatore di frequenza 220 nell’insieme di duplicatori di frequenza 220a, 220b.
In una o più forme di attuazione, la coppia bilanciata di transistor Q1, Q2 può comprendere transistor bipolari o transistor MOSFET.
Ad esempio, la coppia bilanciata di transistor Q1, Q2 può comprendere:
- un primo transistor Q1, avente un primo nodo d’ingresso B1, ad es. il terminale di base, accoppiato al nodo d’ingresso del dispositivo duplicatore 220, ed
- un secondo transistor Q2, avente un secondo nodo d’ingresso B2, ad es. il terminale di base, accoppiato al nodo d’ingresso del dispositivo duplicatore 220.
In una o più forme di attuazione, il primo Q1 ed il secondo Q2 transistor possono avere un primo terminale comune C, ad es. il collettore comune, accoppiato al nodo di tensione di alimentazione V ed un secondo terminale comune, ad es. l’emettitore comune, formando un percorso di corrente nel rispettivo transistor Q1, Q2.
In una o più forme di attuazione, un carico RFL, ad es. un’impedenza di carico, può essere accoppiata tra il secondo nodo comune E e la massa GND.
In una o più forme di attuazione, il nodo d’uscita L del dispositivo duplicatore 220 può essere configurato per rilevare un segnale rettificato in corrispondenza del carico RFL, ad es. tra il secondo terminale di controllo comune E ed un terminale del carico RFL.
In una o più forme di attuazione, il dispositivo duplicatore 220 può fornire in corrispondenza del nodo d’uscita L, accoppiato al nodo comune S nei rispettivi primo e secondo dispositivo duplicatore 220a, 220b, un segnale rettificato Sf2<φ>, ad es. rettificato ad onda intera, rilevato in corrispondenza del carico RFL come risultato della commutazione dei due transistor Q1 e Q2 quando il primo Sf<φ >ed il secondo not(Sf<φ>) segnali d’ingresso in opposizione di fase tra loro sono ricevuti e/o applicati in corrispondenza del primo B1 ed il secondo B2 terminali di controllo del primo Q1 ed il secondo Q2 transistori, rispettivamente.
In una esemplificativa operazione di commutazione di transistor, ad esempio:
- quando il primo transistor Q1 riceve una semi-onda positiva nel primo segnale d’ingresso Sf<φ>, il secondo transistor Q2 riceve una semi-onda negativa nel secondo segnale d’ingresso not(Sf<φ>), quindi il primo transistor viene commutato on, fornendo il segnale d’ingresso a semionda al carico, dove questo viene rilevato, mentre il secondo transistor viene commutato off;
- quando il primo transistor Q1 riceve una semi-onda negativa nel primo segnale d’ingresso Sf<φ>, il secondo transistor Q2 riceve una semi-onda positiva nel secondo segnale d’ingresso not(Sf<φ>), quindi il secondo transistor viene commutato on, che fornisce il segnale d’ingresso a semi-onda al carico, dove questo viene rilevato, mentre il primo transistor viene commutato off.
Ad esempio, il rettificatore ad onda intera 220 può convertire le forme d’onda d’ingresso Sf<φ>, not(Sf<φ>) ad un segnale rettificato ad onda intera Sf2<φ >in corrispondenza del nodo L accoppiato al nodo comune S nella disposizione circuitale 200, ed il segnale Sf2 può avere una polarità costante, ad es.o positiva o negativa.
Una o più forme di attuazione della dispositivo duplicatore di frequenza 220 possono avere ampia larghezza di banda ed alta efficienza di conversione.
Ad esempio, nel caso esemplificativo di segnali d’ingresso Sf<φ>, not(Sf<φ>) ricevuti in corrispondenza dei rispettivi terminali di controllo del transistor Q1, Q2 sono segnali sinusoidali aventi frequenza angolare , il segnale rettificato ad onda intera Sf2<φ >rilevato in corrispondenza del nodo d’uscita L può avere una pluralità di contributi armonici, come visibile nella serie di <Fourie> <r x(t) la quale può essere espressa come:>
In una o più forme di attuazione:
- il primo duplicatore 220a può fornire un primo segnale rettificato ad onda intera Sf2<φ0>, ad esempio avente un valore di fase φ0 uguale al valore di fase del primo segnale Sf0<φ0>, ed
- il secondo duplicatore 220b può fornire un secondo segnale rettificato ad onda intera Sf2<φ2>, ad esempio avente un valore di fase φ2 uguale al doppio della fase del secondo segnale Sf0<φ2>, ad es. traslato di 180° o π radianti con riferimento al il primo segnale rettificato ad onda intera Sf2<φ0>.
Figura 3A è esemplificativa di diagrammi temporali del primo segnale rettificato ad onda intera Sf2<φ0>, ad esempio fornito dal il primo duplicatore di frequenza 220a, e dal secondo segnale rettificato ad onda intera Sf2<φ2>, ad es. fornito dal secondo duplicatore di frequenza 220b, avente periodo T2=1/f2.
In una o più forme di attuazione, come esemplificato in Figura 2, il nodo comune S può ricevere il primo Sf2<φ0 >ed il secondo Sf2<φ2 >segnali rettificati ad onda intera, ad esempio il secondo segnale rettificato Sf2<φ2 >traslato (ad es., ritardato o anticipato) di un semi-periodo T2/2 di tempo rispetto al il primo segnale rettificato ad onda intera Sf2<φ0 >(in altre parole, il secondo segnale rettificato Sf2<φ2 >sfasato di 180° rispetto al primo segnale rettificato ad onda intera Sf2<φ0>).
In una o più forme di attuazione, il nodo comune S può essere configurato per combinare il primo Sf2<φ0 >ed il secondo Sf2<φ2 >segnali rettificati nell’insieme dei segnali rettificati sfasati Sf2<φ0>, Sf2<φ2>, ad es. tramite sovrapposizione.
In una o più forme di attuazione, il nodo comune S può essere configurato per generare un segnale combinato S, che comprende componenti armoniche come risultato, ad es., della selezione di una contribuzione armonica Sf4 nel segnale somma avente un valore di frequenza f4 quadruplo del valore della frequenza d’ingresso f0 del segnale d’ingresso Sf0.
Ad esempio, nell’esempio considerato, in modo da avere un segnale di combinazione avente contenuto armonico al valore di frequenza f4 corrispondente ad una lunghezza d’onda Ȝ4 giacente nell’intervallo delle lunghezze d’onda millimetriche, ad esempio Ȝ4=250 micron, poi il segnale d’ingresso Sf0, ad esempio fornito dall’oscillatore 180, può avere un primo valore di frequenza f0 e corrispettiva lunghezza d’onda Ȝ0 progettata di conseguenza, ad esempio Ȝ0=1 millimetro (dove la lunghezza d’onda Ȝ e frequenza f sono legate dalla nota formula Ȝ=c/f, dove c è la velocità della luce nel mezzo di propagazione della luce).
In una o più forme di attuazione, il contenuto armonico del segnale combinato S può essere filtrato 240, ad es. una componente DC può essere rimossa dalla circuiteria capacitiva di elaborazione 240.
Figura 4 è un diagramma temporale esemplificativo di una o più forme di attuazione del contenuto armonico Sf4 come risultato della combinazione di segnale S, proporzionale al principale contributo armonico avente una frequenza f4 multipla della frequenza del segnale d’ingresso f0, ad es. f4=4*f0. Ad esempio, the segnale combinato S può avere un periodo T4=1/f4.
Figura 5 è un diagramma esemplificativo di un procedimento di elaborazione del segnale che comprende:
- fornire 500 un segnale d’ingresso Sf0 avente un valore della frequenza d’ingresso f0, ad esempio fornito da un oscillatore 180, ad es. un oscillatore controllato in tensione (brevemente, VCO);
- generare 510 un insieme di segnali sfasati Sf0<φ0>, Sf0<φ1 >che comprende segnali tra loro in quadratura, ad esempio sfasati di 90°, ad es. fornito da una rete di sfasamento210,
- processare 520 l’insieme di segnali sfasati Sf0<φ0>, Sf0<φ1 >e generare un insieme di segnali rettificati Sf2<φ0>, Sf2<φ2 >sfasati tra di loro aventi un secondo valore di frequenza f2 doppio del valore della frequenza d’ingresso f0; ad esempio, generare l’insieme di segnali rettificati può comprendere impiegare un insieme di dispositivi duplicatori di frequenza 220a, 220a che comprende il dispositivo duplicatore di frequenza 220,
- combinare 540 l’insieme di segnali rettificati Sf2<φ0>, Sf2<φ2 >ad un nodo comune S, che genera un segnale di combinazione S avente segnale armonico Sf4 ad un terzo valore di frequenza f4, ad esempio quadruplo del valore della frequenza d’ingresso f0.
In una o più forme di attuazione, elaborare 540 l’insieme di segnali sfasati rettificati Sf2<φ0>, Sf2<φ2 >può comprendere sommare i segnali ed opzionalmente filtrare una componente DC da un segnale di somma Sf4, ad esempio attraverso il circuito 240.
In una o più forme di attuazione, generare 540 il segnale Sf4 può essere eseguito impiegando la circuiteria di elaborazione 240, ad esempio filtrando l’offset DC dal segnale armonico Sf4 attraverso un elemento capacitivo.
Una o più forme di attuazione possono comprendere “impilamento” o “cascata” di un insieme di disposizioni circuitali 200, in modo da fornire fattori di moltiplicazione molto alti, ad esempio in una maniera personalizzabile (indicato tramite punti di continuazione in corrispondenza della parte inferiore di Figura 5).
In una o più forme di attuazione, la moltiplicazione di frequenza può comprendere un dispositivo moltiplicatore di frequenza che comprende una pila o cascata 600 di moltiplicatori di frequenza 200, 200’, 200’’, come esemplificato in Figura 6. Ad esempio, per una cascata 600 avente una pluralità di stadi:
- un oscillatore 180, ad es. un oscillatore controllato in tensione VCO, configurato per generare un segnale d’ingresso oscillante Sf0,
- un primo moltiplicatore di frequenza 200 può ricevere un segnale d’ingresso Sf0 e fornire un primo segnale armonico Sf4, avente frequenza N=4 volte il segnale d’ingresso,
- un secondo moltiplicatore di frequenza 200’, accoppiato al primo 200 ed un terzo 200’’, può ricevere il primo segnale moltiplicato Sf4 e fornire un secondo segnale moltiplicato Sf16, avente frequenza N’=4<2 >volte il segnale d’ingresso Sf0,
- il terzo moltiplicatore di frequenza 200’’, accoppiato al secondo 200’, riceve il secondo segnale di frequenza moltiplicata Sf16 e fornisce come uscita un terzo segnale di frequenza moltiplicata Sf64, avente frequenza N’’=4<3 >volte il segnale d’ingresso, … e così via, fino
- all’ultimo moltiplicatore di frequenza nella pila, riceve un segnale di frequenza moltiplicata (m-1)esimo e fornisce come uscita un segnale moltiplicato m-esimo avente frequenza N’’=4<m>.
Figura 7 è esemplificativa di una o più forme di attuazione di un veicolo V, ad esempio una macchina che comprende un sistema di assistenza alla guida, che comprende il circuito 200 e/o dispositivo 600, un’antenna TX, ad es. un’antenna di trasmissione di un ricetrasmettitore mmW.
Il circuito 200 o il dispositivo di frequenza 600, come esemplificato in Figure 7, può facilitare vantaggiosamente un guidatore o il sistema di assistenza alla guida nel veicolo V nella rilevazione della presenza di un pedone P lungo una strada, ad es. che attraversa la strada, facilitando l’incremento della sicurezza stradale.
Una o più forme di attuazione possono comprendere un circuito (ad esempio, 200), che comprende:
- una porta d’ingresso configurata per ricevere un segnale d’ingresso (ad esempio, Sf0) avente una frequenza d’ingresso, la frequenza d’ingresso avente un primo valore di frequenza (ad esempio, f0),
- una rete di sfasamento (ad esempio, 210) accoppiata alla porta d’ingresso, la rete di sfasamento configurata per ricevere il segnale d’ingresso e produrre da ciò un primo segnale (ad esempio, Sf0<φ0>) ed un secondo segnale (ad esempio, Sf0<φ1>), il primo segnale ed il secondo segnale tra di loro in quadratura,
- circuiteria moltiplicatrice di frequenza (ad esempio, 220a, 220b; 220) avente un nodo comune (ad esempio, S), la circuiteria moltiplicatrice di frequenza che comprende:
a) un primo rettificatore (ad esempio, 220a) accoppiato alla rete di sfasamento, il primo rettificatore configurato per rettificare il primo segnale dalla rete di sfasamento ed applicare al nodo comune un primo segnale rettificato (ad esempio, Sf2<φ0>) avente un secondo valore di frequenza (ad esempio, f2) doppio del primo valore di frequenza (f0), e
b) un secondo rettificatore (ad esempio, 220b) accoppiato alla rete di sfasamento, il secondo rettificatore configurato per rettificare il secondo segnale dalla rete di sfasamento ed applicare al nodo comune un secondo segnale rettificato (ad esempio, Sf2<φ2>) avente detto secondo valore di frequenza doppio del primo valore di frequenza,
in cui un segnale di combinazione (ad esempio, S) del primo segnale rettificato ed il secondo segnale rettificato è disponibile al nodo comune, il segnale di combinazione che comprende contenuti armonici (ad esempio, Sf4) ad un valore di frequenza (ad esempio, f4) quadruplo di detto primo valore di frequenza.
In una o più forme di attuazione:
- la rete di sfasamento può essere configurata per produrre ciascuno di detti primo segnale e detto secondo segnale come una coppia di segnali di replica tra di loro in opposizione di fase (ad esempio, Sf<φ >, not(Sf<φ>)),
- il primo rettificatore ed il secondo rettificatore nella circuiteria moltiplicatrice di frequenza possono comprendere un primo transistor (ad esempio, Q1) ed un secondo transistor (ad esempio, Q2) aventi i terminali di controllo (ad esempio, B1, B2) configurati per ricevere rispettivamente uno di detti segnali di replica in detta coppia di segnali di replica tra di loro in opposizione di fase; il primo transistor ed il secondo transistor aventi rispettivi percorsi di corrente attraverso di essi disposti in parallelo in una linea di corrente da un nodo di tensione di alimentazione (ad esempio, V) ad un carico (ad esempio, RFL) riferito a massa (ad esempio, GND), con il nodo comune accoppiato tra detto carico e la disposizione in parallelo del primo transistor ed il secondo transistor.
In una o più forme di attuazione, il circuito può comprendere un oscillatore controllato in tensione (ad esempio, 180) accoppiato alla porta d’ingresso e configurato per generare detto segnale d’ingresso avente il primo valore di frequenza.
In una o più forme di attuazione, il circuito può comprendere un oscillatore controllato in tensione (ad esempio, 180) configurato per generare detto segnale d’ingresso con un primo valore di frequenza tale per cui il valore di frequenza quadruplo di detto primo valore di frequenza giace nell’intervallo delle lunghezze d’onda millimetriche.
In una o più forme di attuazione, il circuito può comprendere circuiteria di disaccoppiamento (ad esempio, 240) accoppiata al nodo comune e configurato per rimuovere il contenuto DC da detto segnale di combinazione.
Una o più forme di attuazione possono comprendere un dispositivo moltiplicatore di frequenza (ad esempio, 600), che comprende una disposizione in cascata (ad esempio, 200, 200’, 200’’) di una pluralità di circuiti secondo una o più forme di attuazione, in cui almeno uno dei circuiti (ad esempio, 200’) nella disposizione in cascata (ad esempio, 200, 200’, 200’’) ha il proprio nodo d’ingresso (ad esempio, Sf16) accoppiato al nodo comune (ad esempio, Sf4) di un altro dei circuiti (ad esempio, 200) nella disposizione in cascata.
Una o più forme di attuazione possono comprendere un sistema, che comprende:
- a circuito secondo una o più forme di attuazione o un dispositivo moltiplicatore di frequenza secondo una o più forme di attuazione,
- un’antenna trasmittente (ad esempio, TX) accoppiata al nodo comune di detto circuito o del nodo comune (ad esempio, Sf4, Sf16, Sf64) di detto un altro dei circuiti nella disposizione in cascata.
In una o più forme di attuazione il sistema può comprendere un sistema di sensori radar veicolari.
Una o più forme di attuazione possono comprendere un veicolo (ad esempio, V) equipaggiato con un sistema di sensori radar veicolari secondo una o più forme di attuazione.
Una o più forme di attuazione possono comprendere un procedimento, il quale può comprendere:
- ricevere (ad esempio, 500) un segnale d’ingresso (ad esempio, Sf0) avente una frequenza d’ingresso, la frequenza d’ingresso avente un primo valore di frequenza,
- applicare (ad esempio, 510) elaborazione di sfasamento al segnale d’ingresso e produrre da ciò un primo segnale (ad esempio, Sf0<φ0>) ed un secondo segnale (ad esempio, Sf0<φ1>), il primo segnale ed il secondo segnale (ad esempio, Sf0<φ1>) tra loro in quadratura,
- a) rettificare (ad esempio, 520) il primo segnale per generare da ciò un primo segnale rettificato (ad esempio, Sf2<φ0>) avente un secondo valore di frequenza doppio del primo valore di frequenza,
- b) rettificare (ad esempio, 520) il secondo segnale per generare da ciò un secondo segnale rettificato (ad esempio, Sf2<φ2>) avente detto secondo valore di frequenza doppio del primo valore di frequenza,
applicare (ad esempio, 540) detto primo segnale rettificato e detto secondo segnale rettificato ad un nodo comune in cui n segnale di combinazione (ad esempio, S) del primo segnale rettificato ed il secondo segnale rettificato è disponibile al nodo comune, il segnale di combinazione (ad esempio, S) che include il contenuto armonico (ad esempio, Sf4) ad un valore di frequenza quadruplo di detto primo valore di frequenza.
In una o più forme di attuazione, il procedimento può comprendere la rimozione dei contenuti DC da detto segnale di combinazione.
Sarà altrimenti capito che le varie individuali opzioni di implementazione esemplificate attraverso le figure che accompagnano questa descrizione non sono necessariamente intese essere adottate nella stessa combinazione esemplificata nelle figure. Una o più forme di attuazione possono per cui adottare queste (altrimenti non obbligatorie) opzioni individualmente e/o in differenti combinazioni con riferimento alle combinazioni esemplificate nelle figure che accompagnano.
Senza pregiudizio ai principi sottostanti, i dettagli e le forme di attuazione possono variare, persino significativamente, con riferimento a quanto è stato descritto solamente per mezzo di esempio, senza allontanarsi dall'entità della protezione. L'estensione della protezione è definita dalle rivendicazioni allegate.

Claims (11)

  1. RIVENDICAZIONI 1. Circuito (200), che comprende: - una porta d’ingresso configurata per ricevere un segnale d’ingresso (Sf0) avente una frequenza d’ingresso, la frequenza d’ingresso avente un primo valore di frequenza (f0), - una rete di sfasamento (210) accoppiata alla porta d’ingresso, la rete di sfasamento (210) configurata per ricevere il segnale d’ingresso (Sf0) e produrre da ciò un primo segnale (Sf0<φ0>) ed un secondo segnale (Sf0<φ1>), il primo segnale (Sf0<φ0>) ed il secondo segnale (Sf0<φ1>) tra loro in quadratura, - circuiteria moltiplicatrice di frequenza (220a, 220b) avente un nodo comune (S), la circuiteria moltiplicatrice di frequenza (220a, 220b) che comprende: a) un primo rettificatore (220a) accoppiato alla rete di sfasamento (210), il primo rettificatore (220a) configurato per rettificare il primo segnale (Sf0<φ0>) dalla rete di sfasamento (210) ed applicare al nodo comune (S) un primo segnale rettificato (Sf2<φ0>) avente un secondo valore di frequenza (f2) doppio del primo valore di frequenza (f0), e b) un secondo rettificatore (220b) accoppiato alla rete di sfasamento (210), il secondo rettificatore (220b) configurato per rettificare il secondo segnale (Sf0<φ1>) dalla rete di sfasamento (210) ed applicare al nodo comune (S) un secondo segnale rettificato (Sf2<φ2>) avente detto secondo valore di frequenza (f2) doppio del primo valore di frequenza (f0), in cui un segnale di combinazione del primo segnale rettificato (Sf2<φ0>) ed il secondo segnale rettificato (Sf2<φ2>) è disponibile al nodo comune (S), il segnale di combinazione che comprende contenuti armonici (Sf4) ad un valore di frequenza (f4) quadruplo di detto primo valore di frequenza (f0).
  2. 2. Circuito (200) secondo la rivendicazione 1, in cui: - la rete di sfasamento (210) è configurata per produrre ciascuno di detto primo segnale (Sf0<φ0>) e detto secondo segnale (Sf0<φ1>) come una coppia di segnali di replica tra di loro in opposizione di fase (S , non(Sf<φ>)), - il primo rettificatore (220a) ed il secondo rettificatore (220b) nella circuiteria moltiplicatrice di frequenza (220a, 220b) comprendono un primo transistor (Q1) ed un secondo transistor (Q2) aventi i terminali di controllo (B1, B2) configurati per ricevere rispettivamente uno di detti segnali di replica in detta coppia di segnali di replica tra di loro in opposizione di fase (Sf0<φ >, not(Sf<φ>)); il primo transistor (Q1) ed il secondo transistor (Q2) aventi rispettivi percorsi di corrente attraverso di essi disposti in parallelo in una linea di corrente da un nodo di tensione di alimentazione (V) ad un carico (RFL) riferito a massa (GND), con il nodo comune (S) accoppiato tra detto carico (RFL) e la disposizione in parallelo del primo transistor (Q1) ed il secondo transistor (Q2).
  3. 3. Circuito (200) secondo qualsiasi delle precedenti rivendicazioni, che comprende un oscillatore controllato in tensione (180) accoppiato alla porta d’ingresso e configurato per generare detto segnale d’ingresso (Sf0) avente il primo valore di frequenza (f0).
  4. 4. Circuito (200) secondo la rivendicazione 3, che comprende un oscillatore controllato in tensione (180) configurato per generare detto segnale d’ingresso (Sf0) con un primo valore di frequenza (f0) tale per cui il valore di frequenza (f4) quadruplo di detto primo valore di frequenza (f0) giace nell’intervallo delle lunghezze d’onda millimetriche.
  5. 5. Circuito (200) secondo qualsiasi delle precedenti rivendicazioni, che comprende circuiteria di disaccoppiamento (240) accoppiata al nodo comune (S) e configurato per rimuovere il contenuto DC da detto segnale di combinazione (Sf4).
  6. 6. Dispositivo moltiplicatore di frequenza (600), che comprende una disposizione in cascata di una pluralità di circuiti (200, 200’, 200’’) secondo una qualsiasi delle rivendicazioni 1 a 5, in cui almeno uno dei circuiti nella disposizione in cascata (200, 200’, 200’’) ha il proprio nodo d’ingresso accoppiato al nodo comune di un altro dei circuiti nella disposizione in cascata (200, 200’, 200’’).
  7. 7. Sistema, che comprende: - un circuito (200) secondo una qualsiasi delle rivendicazioni 1 a 5 o un dispositivo moltiplicatore di frequenza (600) secondo la rivendicazione 6, - un’antenna trasmittente (TX) accoppiata al nodo comune (S) di detto circuito (200) o del nodo comune (Sf4, Sf16, Sf64) di detto un altro dei circuiti nella disposizione in cascata (200, 200’, 200’’).
  8. 8. Sistema secondo la rivendicazione 7, in cui il sistema comprende un sistema di sensori radar veicolare.
  9. 9. Veicolo (V) equipaggiato con un sistema di sensori radar veicolare secondo la rivendicazione 8.
  10. 10. Procedimento, che comprende: - ricevere (500) un segnale d’ingresso (Sf0) avente una frequenza d’ingresso, la frequenza d’ingresso avente un primo valore di frequenza (f0), - applicare (510) elaborazione di sfasamento al segnale d’ingresso e produrre da ciò un primo segnale (Sf0<φ0>) ed un secondo segnale (Sf0<φ1>), il primo segnale (Sf0<φ0>) ed il secondo segnale (Sf0<φ1>) tra loro in quadratura, - a) rettificare (520) il primo segnale (Sf0<φ0>) per generare da ciò un primo segnale rettificato (Sf2<φ0>) avente un secondo valore di frequenza (f2) doppio del primo valore di frequenza (f0), - b) rettificare (520) il secondo segnale (Sf0<φ1>) per generare da ciò un secondo segnale rettificato (Sf2<φ2>) avente detto secondo valore di frequenza (f2) doppio del primo valore di frequenza, applicare (540) detto primo segnale rettificato (Sf2<φ0>) e detto secondo segnale rettificato (Sf2<φ2>) ad un nodo comune (S) in cui un segnale di combinazione del primo segnale rettificato (Sf2<φ0>) ed il secondo segnale rettificato (Sf2<φ2>) è disponibile al nodo comune (S), il segnale di combinazione che comprende contenuti armonici (Sf4) ad un valore di frequenza (f4) quadruplo di detto primo valore di frequenza (f0).
  11. 11. Metodo secondo la rivendicazione 10, che comprende la rimozione dei contenuti DC da detto segnale di combinazione (S).
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