HU194464B - Circuit arrangement for synchronizing digital synchronous generator - Google Patents
Circuit arrangement for synchronizing digital synchronous generator Download PDFInfo
- Publication number
- HU194464B HU194464B HU242185A HU242185A HU194464B HU 194464 B HU194464 B HU 194464B HU 242185 A HU242185 A HU 242185A HU 242185 A HU242185 A HU 242185A HU 194464 B HU194464 B HU 194464B
- Authority
- HU
- Hungary
- Prior art keywords
- input
- output
- signal
- synchronous
- clock
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
A találmány tárgya kapcsolási elrendezés digitális szinkronjelgenerátorok szinkronozására, különösen a szinkronjelgeneiátor órajelfrekvenciájának nem egészszámú, de a sorfrekvenciának egészszámú többszörösével azonos órajelfrekvenciájú rendszerekhez, amely kapcsolási elrendezés órajel bemenete (CK) közvetlenül vagy közvetve egy szinkronozható vezérelt osztó (1) bemenetére van kötve, a szinkronozható vezérelt osztó (1) kimenete szinkronjel előállító egységre (2) csatlakozik, a szinkronjel előállító egység (2) kimenete pedig a szinkronozható vezérelt osztó (1) vezérlő bemenetére van közvetlenül vagy közvetve kötve olymódon, hogy a szinkronozható vezérelt osztónak (1) szinkronozó bemenete(i) van(nak), továbbá a kapcsolási elrendezés másik bemenete jelszinkron bemenet (SZ), amely egyrészt közvetlenül és/vagy egy egy vagy több kimenetű jelképzőn (3) keresztül a szinkronozható vezérelt osztó (1) szinkronozó bemeneté(ei)re van kötve, másrészt közvetlenül és/vagy egy egy vagy több kimenetű jelképzőn (3) keresztül a szinkronjel előállító egység (2) szinkronjel bemeneté(ei)re van kötve (1. ábra). csacKHHThe present invention relates to a synchronization arrangement for synchronizing digital synchronous signal generators, in particular for systems with a non-integer clock frequency of the synchronous signal generator, but having the same frequency as a plurality of serial frequencies, the clock input (CK) of the switching arrangement being directly or indirectly connected to the input of a synchronized controlled divider (1), synchronized controlled the output of the splitter (1) is connected to a synchronous signal generating unit (2), and the output of the synchronous signal generating unit (2) is directly or indirectly connected to the control input of the synchronized controlled divider (1) such that the synchronizing input (i) of the synchronized controlled divider (1) ), and the other input of the switching arrangement is a synchronous input (SZ) which, on the one hand and / or via one or more output signal transducers (3), synchronizes with the synchronized controlled divider (1). input (ei) is connected to the other part and / or an input terminal directly via one or more output jelképzőn (3) from the synchronization signal generating unit (2), synchronizing signal (s) connected to (first figure). csacKHH
Description
A találmány tárgya kapcsolási elrendezés digitális szinkronjelgenerátorok szinkronozására, különösen a szinkronjelgenerátor órajelfrekvenciájának nem egészszámú, de a sorfrekvenciának egésszámú többszörö- 5 sével azonos óiajelfrckvenciájű rendszerekhez, amely kapcsolási elrendezés órajel bemenete közvetlenül, vagy közvetve egy vezérelt osztó kimenete szinkronjel előállító egységre csatlakozik, a szinkronjel előállító egység kimenete pedig a vezérelt osztó vezérlő bemenetére van közvetlenül vagy közvetve kötve. 10BACKGROUND OF THE INVENTION The present invention relates to a circuit arrangement for synchronizing digital synchronous signal generators, in particular to systems having a clock frequency not equal to an integer multiple of the clock frequency but equal to an integer multiple of the line frequency. and its output is directly or indirectly connected to the control input of the controlled splitter. 10
Mint ismeretes, digitális videorendszerek alapórajelfrekvenciáját a műszaki elvárások határozzák meg.As is known, digital video system base rate is determined by technical requirements.
Az alkalmazható, vagy éppen rendelkezésre álló szinkronjelgenerátor órajelfrekvenciája pedig egy meghatározott érték. Ha a rendszer alapórajelfrekven- i _ ciája a szinkronjelgenerátor órajelfrekvenciájának egészszámú többszöröse, akkor a szinkronjelgenerátor órajele egyszerű előosztással kapható a rendszer alapórajelfrekvenciából, a helyes sor- illetve képfázis pedig az előosztó és a szinkronjelgenerátor nullázásával állítható be. Ha a rendszerórajel frekvenciája nem egész- «ft számú többszöröse a szinkronjelgenerátor órajelfrekvenciájának, csak a sorfrekvenciának, akkor a szinkronizmus a rendszer és a szinkronjelgenerátor között a fenti módon nem valósítható meg. Ebben az esetben a sorszinkronizmus megvalósítása és a szinkronjel generátor órajelének előállítása pedig PLL áramkör 25 alkalmazásával történt.The clock frequency of the available or currently available synchronous signal generator is a specific value. If the system clock frequency is an integer multiple of the clock frequency of the sync signal generator, the clock signal of the sync signal generator can be obtained by simple subdivision from the system clock frequency and the correct line or image phase can be set by resetting the splitter and sync signal generator. If the frequency of the system clock signal is not an integer multiple of the clock frequency of the synchronous signal generator, only the serial frequency, then the synchronization between the system and the synchronous signal generator cannot be realized as described above. In this case, the serial synchronization and the generation of the clock signal of the synchronous signal generator were performed using a PLL circuit.
Ennek hátrányai ismertek: Káros frekvenciamoduláció (jitter) és bonyolult áramköri felépítés.The disadvantages of this are known: Harmful frequency modulation (jitter) and complex circuit design.
A HU-PS 183.921 olyan (elvi és áramköri) megoldást ismertet, amely a szinkronjelgenerátor órajelét a rendszer órajeléből a bonyolult PLL áramkör kikü- 30 szöbölésével állítja elő. A szinkronjelgenerátor órajelét a rendszer órajeléből egy vezérelt osztó képzi, amely a szinkronjelgenerátor kimenőjelével vezérelve, periódusosán változó modulusú osztással és az impulzusok megfelelő csoportosításával állítja elő a szinkronjelgenerátor működéséhez szükséges számú és helyzetű órajelimpulzusokat. A vezérelt osztónak sorszinkronozott szinkronjelgenerátor által történt vezérlése csak a rendszerórajel és a szinkronjelgenerátor órajelének szinkronizmusát biztosítja, a külső jelhez való sorszinkronozást azonban nem. 4QHU-PS 183,921 discloses a (conceptual and circuit) solution that generates the clock signal of the synchronous generator from the system clock by eliminating the complex PLL circuit. The clock of the synchronous generator is formed from a system clock by a controlled divider which, controlled by the output of the synchronous generator, periodically divides the modulus and appropriately groups the pulses into the number and position of the clock pulses required for the operation of the synchronous generator. Controlling the controlled splitter by the serial synchronized synchronous generator provides only the synchronization of the system clock signal and the synchronous generator clock, but not the serial synchronization to the external signal. 4Q
A találmány azon a felismerésen alapszik, hogy mi-. után nem elegendő csak a szinkronjelgenerátor sorfázisának beállítása, a rendszer sor-, illetve képfázis· beállító jele által a vezérelt osztót a szinkronjelgenerátor kétszeres sorfrekvenciás jelének állapotától függő, az osztásviszonyhoz tartozó számlálási állapotok 45 valamelyikének megfelelő alaphelyzetbe kell állítani.The invention is based on the recognition of what-. After setting the sync signal generator row only, the controlled splitter must reset the controlled splitter to one of the split count state 45 dependent on the status of the dual signal frequency generator of the sync signal generator.
A találmánynak az a lényege, hogy a vezérelt osztó szinkronozható vezérelt osztó, amelynek szinkronozó bemenete(i) van, továbbá a kapcsolási elrendezés másik bemenete jelszinkron bemenet, .i.nely egyrészt közvetlenül és/vagy egy vagy több kimenetű jel- 50 képzőn keresztül a szinkronozható vezérelt osztó szinkronozó bemeneté(ei)re, másrészt közvetlenül és/vagy az egy vagy több kimenetű jelképzőn keresztül a szinkronjel előállító egység szinkronjel bemeneté(ei)re van kötve.The object of the present invention is that the controlled splitter is a synchronized controlled splitter having a synchronizing input (s), and the other input of the switching arrangement is a signal synchronous input, i.a. both directly and / or via one or more output signal generators. The synchronized controlled splitter is connected to the synchronization input (s) of the synchronizer and, on the other hand, directly and / or via the one or more output signal generators to the synchronous signal input (s) of the synchronization generating unit.
A találmányt az 1. ábrán bemutatott tömbvázlat segítségével ismertetjük. A 2. ábra a találmány szerinti kapcsolási elrendezés egy kiviteli példája.BRIEF DESCRIPTION OF THE DRAWINGS The invention is illustrated by the block diagram of FIG. Figure 2 is an exemplary embodiment of a circuit arrangement according to the invention.
Az 1. ábrán látható kapcsolási elrendezés Ck órajel bemenete 1 szinkronozható vezérelt osztó bemenetére csatlakozik, az 1 szinkronozható vezérelt osztó ki- θθ menete 2 szinkronjel előállító egység bemenetére van kötve, míg a 2 szinkronjel előállító egység kimenete(i) az 1 szinkronozható vezérelt osztó vezérlő bemeneté(ei)re csatlakozik.The clock input Ck of the circuit arrangement of FIG. 1 is connected to the input of a synchronized controlled splitter 1, the output θθ of the synchronous controlled splitter 1 is connected to the input of the synchronous generating unit 2 and the output (s) of the synchronous controlled connected to its input (s).
A kapcsolási elrendezés másik bemenete SZ jelszinkron bemenet és a kapcsolási elrendezés SZ jelszinkron bemenete egyrészt közvetlenül és/vagy 3 egy vagy több kimenetű jelképzőn keresztül az 1 szinkronozható vezérelt osztó szinkronozó bemeneté(ei)re, másrészt közvetlenül és/vagy a 3 egy vagy több kimenetű jelképzőn keresztül a 2 szinkronjel előállító egység szinkronjel bemeneté(ei)re van kötve. A 3 egy vagy többkimenetű jelképzö áramköri felépítésétől függően a kapcsolási elrendezés Ck órajelbemenete közvetlenül vagy közvetve a 3 egy vagy több kimenetű jelképző további bemenetére csatlakozik.The other input of the switching arrangement is the SZ signal synchronous input and the SZ signal synchronous input of the switching arrangement on the one hand and / or 3 one or more output signal generators to the synchronized controlled splitter synchronization input (s) on the other hand. via the signal generator, the synchronous signal generating unit 2 is connected to the sync signal input (s). Depending on the structure of the one or more output signal generator 3, the clock input Ck of the switching arrangement is connected directly or indirectly to the other input of the one or more output signal generator 3.
A találmány további lehetséges megvalósításaiban a 2 szinkronjel előállító egység kimenete(i) és/vagy az 1 szinkronozható vezérelt osztó kimenete és/vagy további kimenete(i) a 3 egy vagy több kimenetű jelképző további bemeneté(ei)re van kötve.In further embodiments of the invention, the output (s) of the synchronous signal generating unit 2 and / or the output and / or additional output of the synchronized controlled splitter 1 are connected to the additional input (s) of the signal generator 3 with one or more outputs.
A találmány szerinti kapcsolási elrendezés működését egy alkalmazási példán mutatjuk be.The operation of the circuit arrangement according to the invention is illustrated in an example of use.
Legyen például adott a 625 soros, fu = 15625 Hz-es sorfiekvenciás TV rendszerben egy digitális videóátviteli rendszer, amelynek órajelfrekvenciája f, = 24 MHz, illetve 12 MHz (fr/fH = 12 MHz/15625 Hz = 768 egész szám).For example, in a 625 serial, fu = 15625 Hz TV sequence system, a digital video transmission system having clock frequency f, = 24 MHz or 12 MHz (f r / f H = 12 MHz / 15625 Hz = 768 integer) should be provided.
A gyakorlatban olyan szinkronjelgenerátor kerül alkalmazásra a videoátviteli rendszer vevőjében, amelynek órajelfrekvencia igénye fr/Ly = 9,14 (nem egész szám). Ezt a szinkronjelgenerafort kell szinkronizálni a videorendszerhez, a videorendszer órajelének és képszinkronjelének felhasználásával.In practice, a synchronous signal generator is used in the receiver of a video transmission system having a clock frequency demand f r / Ly = 9.14 (not an integer). This sync signal generator must be synchronized with the video system using the video system clock and image sync signal.
A videorendszer képszinkronjelének szélessége: L frekvenciája fv = 25 Hz.Video system image sync signal width: L frequency f v = 25 Hz.
MHzMHz
A szinkronjelgenerátor a következő képpen van a rendszerhez sor-es képszinkronba állítva:The sync signal generator is set to serially synchronize with the system as follows:
A szinkronjelgenerátor sorosztójának sorfázisát a' szinkronjelgenerátor HOR.RESET bemenetén keresztül egy 25 Hz-es sorfázis beállító impulzus sorozat rögzíti, amelyet egy jelképző képez a videorendszer képszinkron jeléből a videorendszer órajelének segítségével.The serial phase of the sync signal generator series splitter is recorded through the HOR.RESET input of the synchronous signal generator by a series of 25 Hz pulse adjustment pulses formed by a signal generator from the video system video synchronous signal using the video system clock.
A szinkronjelgenerátor képszinkronba állítása, a COMP. SYNC. bemenetén keresztül egy 2,5 H (egy TV sor időtartama: H) szélességű impulzusokból álló 25 Hz-es jelsorozattal történik, amelyet ugyancsak a jelképző képez a rendszer képszinkron jeléből a szinkronjelgenerátor 2 ffj-s (SPO) kimenőjelének felhasználásával.Synchronizing the Synchronous Signal Generator, COMP. SYNC. via an input of a 25 Hz pulse width of 2.5 H (one TV line duration: H) pulse, which is also generated from the picture frame of the system using the 2 ffj (SPO) output of the sync signal generator.
Mivel az fr/fSy = 9,14 (nem egész szám), a szinkronjelgenerátor órajelének előállítására olyan szinkronozható vezérelt osztó van alkalmazva, amely a rendszerórajelből 9-es osztással 6 impulzust, 10-es osztással 36 impulzust állít elő kétszeres sorfrekvenciás (2 fu-s) periodicitással.Because f r / f S y = 9.14 (not an integer), a synchronous controlled divider is used to generate the clock signal of the synchronous generator, which produces 6 pulses of the system clock, divided by 9 pulses, and 10 pulses by 10, in double frequency ( 2 fu-s).
Az osztásviszony váltást a szinkronjelgenerátor 2 fu-s (SPO) kimenő jele vezérli, a szinkronozható vezérel osztó vezérlő bemenetén keresztül.The split ratio change is controlled by the 2 fu (SPO) output signal of the sync signal generator through the control input of the synchronizable control splitter.
A szinkronozható vezérelt osztó sorfázisának szinkronozását a rendszer képszinkron jeléből a rendszerórajel segítségével a jelképző által előállított 25 Hz-es 2xty szélességű szinkronimpulzus végzi úgy, hogy a szinkronozható vezérelt osztó kimenetelt a 2 fu-s (SPO) osztásarány vezérlőjel által kijelölt 9-es osztasviszonyhoz tartozó (pl, Qq = 1, Qp = 1, Qb = 1,The synchronization of the synchronous controlled splitter is synchronized from the system image synchronization signal by the system clock signal by a 25 Hz 2xty-width synchronous pulse generated by the signal generator, such that the synchronized controlled divider output is assigned by the (pl, Qq = 1, Qp = 1, Qb = 1,
194.464194 464
<?Α ’ θ) számlálási helyzetbe állítja.<? Α 'θ) sets to counting position.
A szinkronozható vezérelt osztó alaphelyzetbe állítása az erre a célra kiépített szinkronozó bemeneteken keresztül történik. Más alkalmazásban a rendszer szinkronjel frekvenciája lehet fpj vagy ffl/n.The resettable controlled splitter is reset via the dedicated synchronization inputs. In other applications, the system sync signal frequency may be fpj or ffl / n.
A szinkronozható vezérelt osztó olyan osztóáramkör, amelynek egyrészt osztásaránva periódikusan váltogatva van a vezérlő bemenete(í)n keresztül, másrészt szinkronozva van a külső szinkronjelhez a szinkronozó bemenete(i)n keresztül. Az osztásarány váltást a szinkronjelgenerátor által előállított kimenőjel(ek) vezérli(k). A külső szinkronjelhez való szinkronozást vagy közvetlenül a külső szinkronjel, és/vagy a külső tzinkronjel bői a 3 egy vagy többkimenetű jelképző által előállított szinkronozó jel(ek) végzi(k).The synchronizable controlled splitter is a splitting circuit which, on the one hand, is divided periodically through the controller input (i) and, on the other hand, is synchronized to the external sync signal via the sync input (s). The aspect ratio change is controlled by the output signal (s) produced by the synchronous signal generator. The synchronization to the external synchronization signal is performed either directly by the synchronization signal (s) produced by the one or more output signal generators 3 from the external synchronization signal and / or the external synchronization signal.
A konkrét áramköri megvalósítás sokféle lehet. Általában a szinkronozható vezérelt osztó digitális áramkörből épül fel, pl.: osztók, shift regiszterek, kapuáramkörök, tárolók stb.The specific circuit implementation can take many forms. Usually, a synchronized controlled splitter consists of a digital circuit, such as splitters, shift registers, gate circuits, memories, etc.
Mind a szinkronozható vezérelt osztó, mind a szinkronjelgenerátor számára a jelképző képzi a kűl; ső jelszinkronból a megfelelő szélességű fázisú és periódusú szinkronozó jelet vagy jeleket, amely(ek) a külső szinkronjelhez való szinkronozást biztosítják. A konkrét áramköri megvalósítás sokféle lehet. Általában a jelképző szintén digitális áramkörökből épül fel, pl. osztók, shift, regiszterek, kapuáramkörök, tárolók, bistabil, monostabil multivibrátorok stb. Mind a szinkronozható vezérelt osztó, mind a jelképző konkrét áramköri felépítését, valamint ki- és bemenő jelének a számát, eredetét, egyrészt a rendelkezésre álló rendszer órajelfrekvencia, rendszer szinkronjel, másrészt az alkalmazott szinkronjelgenerátor órajel frekvencia szükséglete, illetve ki- és bemenő jeleinek jellemzői határozzák meg.For both the synchronized controlled divider and the synchronous signal generator, the signal generator is external; and a synchronous signal or signals of sufficient width and period to provide synchronization to the external synchronous signal. The specific circuit implementation can take many forms. Generally, the signal generator is also made up of digital circuits, e.g. dividers, shift, registers, gate circuits, storage, bistable, monostable multivibrators, etc. The specific circuit structure of the synchronized controlled splitter and the signal generator, as well as the number and origin of its input and output signals, are determined by the required system clock frequency, system sync signal, and the need for synchronous generator clock frequency and input and output signals. a.
A továbbiakban kiviteli példaként a találmány szerinti egyik előnyös áramköri megoldást és annak működését ismertetjük a 2. ábra alapján.In the following, an exemplary embodiment of the present invention and its operation will be described with reference to Figure 2.
Az SZ jelszinkron bemenet rá van kötve egyrészt egy B1 bistabil multivibrátor egyik bemenetére és egy SÍ shiftregiszter cll törlő bemenetére, másrészt egy B2 bistabil multivibrátor egyik bemenetére, és az S2 shiftregiszter cl2 törlő bemenetére. A B1 bistabil rnultivibrátor kimenete az SÍ shiftregiszter al soros bemenetére van kötve. A B1 bistabil multivibi rátör másik bemenetére az SÍ shiftregiszter QE kimenete van kötve az II inverteren keresztül. Az SÍ shiftregiszter ckl órajel bemenetére a V szinkrongenerátor SPO kétszeres sorfrekvenciás jelkimenete van. kötve. Az Sl shiftregiszter QE kimenete a V szinkrongenerátor CS1 összetett szinkronjel bemenetére is rá van kötve. A B2 bistabil rnultivibrátor kimenete az S2 shiftregiszter a2 soros bemenetére van kötve. Az S2 shiftregiszter QD kimenete egy 12 inverteren keresztül a B2 bistabil rnultivibrátor másik bemenetére van kötve. Az S2 shiftregiszter QA2 kimenete a V szinkrongenerátor HRP horizontális törlő bemenetére van kötve, az S2 shiftregiszter QF kimenete a G1 NAND kapu egyik bemenetére, a QG kimenete az 13 inverteren keresztül a G2 NAND kapu másik bemenetére van kötve. A G1 NAND kapu kimenete a G2 NAND kapu egyik bemenetére, valamint az 15 inverter bemenetére és a G3 NAND kapu egyik bemenetére van kötve. A G2 NAND kapu kimenete 14 inverteren keresztül egy C számláló áramkör A3 bemenetére, az 15 inverter kimenete pedig a D3 bemenetére van kötve. A C számláló áramkör B3, C3 bemenetére tápfeszültségforrás van kötve.The signal synchronous input SZ is connected to one of the inputs of a bistable multivibrator B1 and the wiper input cl1 of a shifter register S1, and to an input2 of the shifter register S2 of the bistable multivibrator B2. The output of the bistable vibrator B1 is connected to the sub serial input of the shifter register S1. To the other input of the bistable multivibi B1 is connected to the QE output of the shifter register S1 via inverter II. The S1 shifter register ckl has an input of a synchronous generator V with a double frequency signal output SPO. connected. The QE output of the Sl shifter register is also connected to the composite synchronous signal input CS1 of the synchronous generator V. The output of the bistable bultable vibrator B2 is connected to the serial input a2 of the shift register S2. The QD output of the shift register S2 is connected via an inverter 12 to the other input of the bistable vibrator B2. The output QA2 of the shifter register S2 is connected to the horizontal wipe input HRP of the synchronous generator V, the output QF of the shifter register S2 is connected to one input of the NAND gate G1, and the output QG is connected to the other input of the NAND gate G2. The output of the NAND gate G1 is connected to one of the inputs of the NAND gate G2 and the input of the inverter 15 and one of the inputs of the NAND gate G3. The output of the NAND gate G2 is connected via inverter 14 to input A3 of a counter circuit C and the output of inverter 15 is connected to input D3. A power supply is connected to the inputs B3, C3 of the counter circuit C.
A kapcsolási elrendezés Ck órajel bemenete rá van kötve az S2 shiftregiszter ck2 órajel bemenetére, valamint a C számláló áramkör ck3 órajel bemenetére. A számláló kimenete egy 16 inverter bemenetére, valamint a v szinkrongenerátor CLK órajel bemenetére van kötve. A 16 inverter kimenete rá van kötve a G3 NAND kapu másik bemenetére, valamint a kapcsolási elrendezés egyik K 1_ kimenetére.The clock input Ck of the switching arrangement is connected to the clock input ck2 of the shift register S2 and to the clock input ck3 of the counter circuit C. The output of the counter is connected to the input of an inverter 16 and to the clock input of the synchronous generator v CLK. The output of inverter 16 is connected to the other input of the NAND gate G3 and one of the output K1_ of the switching arrangement.
A G3 NAND kapu kimenete az 17 inverter beme10 netére, az 17 inverter kimenete a C számláló áramkör L beíró bemenetére van kötve. A V szinkrongenerátor SPO kétszeres sorfrekvenciás jelkimenete és az SPI képosztó órajelbemenet össze van kötve.The output of the NAND gate G3 is connected to the input 10 of the inverter 17 and the output of the inverter 17 is connected to the input L of the counting circuit C. The synchronous generator V SPO dual frequency signal output and the SPI splitter clock input are connected.
A V szinkrongenerátor CSS összetett szinkronjel kimenete, a CBS összetett kioltójel kimenete és aThe VS synchronous generator CSS composite sync output, CBS composite quit output, and
HBS sorkioltójel kimenete a kapcsolási elrendezés további kimenetei.The output of the HBS line extinguisher signal is the other output of the circuit layout.
Az áramkör működése a következő:The circuit operates as follows:
A rendszer Ck órajel bemenetére jutó órajel frekvenciája fr = 12 MHz. A rendszer SZ jelszinkron bemenetére jutó szinkronjel frekvenciája 25 Hz. Az alkalmázott V szinkrongenerátor órajel frekvencia igénye fSy = 1,3125 MHz (fr/fgy = 9,14), félsoronkénti bnpulzusszám igénye: 42 dn.The clock frequency of the system input clock Ck is f r = 12 MHz. The clock frequency of the system SZ signal synchronous input is 25 Hz. The required frequency of the synchronous generator V applied is F S y = 1.3125 MHz (fr / fgy = 9.14), Demand for half-row bnps: 42 dn.
A 2 szinkronjel előállító egységben lévő V szinkrongenerátor a következőképpen van a rendszerhez szinkronozva. A V szinkrongenerátor sorfázisát a HRP horizontális törlő bemenetére adott 25 Hz-e$ sorfázisbeállító impulzus sorozat rögzíti, amelyet a 3 egy vagy többkimenetű jelképzőben levő S2 shiftregiszterből, a B2 bistabil multivibrátorból és az 12 inverterből felépített áramkör képez az S2 QA2 kl30 menetén a rendszer SZ képfrekvenciás szinkronjeléből, a rendszer Ck órajel bemenetére adott órajelének a segítségével.The synchronous generator V in the synchronization signal generating unit 2 is synchronized to the system as follows. The VS synchronous generator series phase is captured by a series of 25 Hz $ series pulse adjustment pulses to the horizontal wiper input of the HRP, which is formed by a circuit consisting of 3 S2 shifter registers in a single or multi-output signal generator, B2 bistable multivibrator and 12 inverters. from the sync signal by the system clock input to the clock input Ck.
A V szinkrongenerátor képszinkronba állítását a CSI összetett szinkronjel bemenetre vezetett 2,5 H szélességű (ahol H egy tv sor időtartamát jelöli)Synchronizing the V Sync Generator V with a 2.5 H width applied to the CSI composite signal input (where H denotes the duration of a TV line)
3® impulzusokból álló 25 Hz frekvenciájú jelsorozat végzi, amelyet ugyancsak a 3 egy vagy többkimenbtű jelképzőben levő Sl shiftregiszterből, B1 bistabil multivibrátorból és II inverterből felépített áramkör képez az Sl shiftregiszter QE kimenetén a rendszer képfrekvenciás szinkronjeléből, a V szinkrongenerátor SPO kétszeres sorfrekvenciás kimenőjelének felhasználásával. Mivel az fr/fSy = 9,14 (nem egész szám), a V szinkrongenerátor órajelének előállítására olyan a C számláló áramkörből a G2, G3 NAND kapuból és az 14, 15. 16, 17, 18 inverterből felépített 1 szinkronozható vezérelt osztó van alkalmazva, amely a rendszer Ck órajelből 9-es osztással 6 impulzust, 10-es osztással 36 impulzust (összesen 42 db) állít elő kétszeres sorfrekvenciás periodicitással. Az osztásviszony váltását a V szinkrongenerátor SPO kétszeres sorfrekvenciás jelkimenete vezérli az 1 szinkronozható vezérelt osztó vezérlő bemenetén keresztül.A 3Hz pulse 25 Hz signal sequence, also formed by a circuit consisting of S1 shifter register B1, bistable multivibrator B1 and inverter II in the single or multi-output signal generator, is output from the S shifter register QE by the frequency sine of the system. Since f r / f S y = 9.14 (not an integer), a synchronous controlled 1 is constructed from the counting circuit C, the NAND gate G2, G3, and the inverters 14, 15, 16, 17, 18 to generate the clock of the synchronizer V a divider is used which generates 6 pulses from the system clock Ck in 9 divisions and 36 pulses in 10 divisions (a total of 42 pulses) with a double row frequency. The switching ratio is controlled by the dual line signal output SPO of the synchronous generator V via the control input of the synchronized controlled divider 1.
Az 1 szinkronozható vezérelt osztó sorfázisának szinkronozását a rendszer képfrekvenciás szinkronjeléből a rendszer órajel segítségével a 3 egy vagy többkimenetű jelképzőben lévő áramkörök által előálli55 tott, a G1 NAND kapu kimenetéről közvetlenül vagy közvetve a G2 NAND kapu bemenetére vezetett, 25 Hz-es szinkronimpulzus végzi úgy, hogy az 1 szinkronozható vezérelt osztó QA3, QB3, QC3, QD3 kimeneteit, a C számláló áramkör A3, B3.C3, D3 begn menetén keresztül, az osztásviszony váltását vezérlő SPO kétszeres soifrekvenciás jelkimenetén levő jelThe synchronization of the serial phase of the Synchronized Controlled Divider 1 is carried out by a 25 Hz synchronous impulse output directly or indirectly from the output of the GANDG1 G1 to the input of the GANDG1 G1 via the system clock signal by the system clock. that the QA3, QB3, QC3, QD3 outputs of the synchronized controlled divider 1, via the begn thread of the counting circuit C A3, B3.C3, D3, is the signal of the dual tone frequency output of the SPO controlling the division ratio
194.464 által kijelölt 9-es osztásviszonyhoz tartozó QA3 « 0, QB3 » 1, QC3 » 1, QD3 = 1 számlálási helyzetbe állítja. A számlálási alaphelyzet kiválasztásánál az elsődleges szempont volt a lehető legegyszerűbb áramköri megvalósítás.Sets QA3 «0, QB3» 1, QC3 »1, QD3 = 1 for the ratio 9 assigned by 194,464. The primary consideration when choosing a counting reset was the simplest circuit implementation.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| HU242185A HU194464B (en) | 1985-06-20 | 1985-06-20 | Circuit arrangement for synchronizing digital synchronous generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| HU242185A HU194464B (en) | 1985-06-20 | 1985-06-20 | Circuit arrangement for synchronizing digital synchronous generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| HUT40544A HUT40544A (en) | 1986-12-28 |
| HU194464B true HU194464B (en) | 1988-01-28 |
Family
ID=10959260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| HU242185A HU194464B (en) | 1985-06-20 | 1985-06-20 | Circuit arrangement for synchronizing digital synchronous generator |
Country Status (1)
| Country | Link |
|---|---|
| HU (1) | HU194464B (en) |
-
1985
- 1985-06-20 HU HU242185A patent/HU194464B/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HUT40544A (en) | 1986-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4151373A (en) | Data transmission system | |
| GB1576621A (en) | Television synchronizing apparatus | |
| US4059842A (en) | Method and apparatus for synchronizing a digital divider chain with a low frequency pulse train | |
| US4268853A (en) | Synchronizing signal generator for a PAL television signal processing system | |
| GB2039695A (en) | Synchronizing signal generators | |
| US4853781A (en) | Video format signal processing system | |
| US4970588A (en) | Video monitoring apparatus with plural inputs | |
| US3666880A (en) | Circuit arrangement for the correction of time errors in electrical signals received from an information carrier | |
| HU194464B (en) | Circuit arrangement for synchronizing digital synchronous generator | |
| US4198659A (en) | Vertical synchronizing signal detector for television video signal reception | |
| US4412250A (en) | Memory-type sync generator with reduced memory requirements | |
| JPH031760A (en) | Reception television signal regenerator | |
| EP0056052B1 (en) | Synchronizing circuit adaptable for various tv standards | |
| US5245414A (en) | Video signal synchronizer for a video signal in luminance and chrominance component form | |
| JP3118809B2 (en) | Synchronous circuit | |
| SU1385325A1 (en) | Synchronizer | |
| JP2527263B2 (en) | Phase synchronization circuit | |
| SU1380757A1 (en) | Apparatus for conducting videogames | |
| JPH0131831B2 (en) | ||
| SU1102053A1 (en) | Synchronizing signal generator | |
| JP2517443B2 (en) | TV camera synchronization circuit | |
| JPS5971088A (en) | Display timing controlling | |
| JPH03124179A (en) | Picture display system | |
| JPH07101224B2 (en) | Frequency comparison circuit | |
| JPS583376A (en) | Processing circuit for synchronizing signal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| HU90 | Patent valid on 900628 | ||
| HMM4 | Cancellation of final prot. due to non-payment of fee | ||
| HRH9 | Withdrawal of annulment decision | ||
| HMM4 | Cancellation of final prot. due to non-payment of fee |