FR3106931A1 - Procédé de fabrication d’un dispositif comprenant un transistor bipolaire PNP et un transistor bipolaire NPN pour applications radiofréquences - Google Patents

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Abstract

Le présent texte concerne un procédé de fabrication d’un dispositif microélectronique comprenant un substrat semi-conducteur (1) dopé de type P et un transistor PNP et un transistor NPN agencés verticalement dans ledit substrat (1), ledit procédé comprenant les étapes successives suivantes :- formation d’un caisson d’isolation (2) dopé N+ du transistor PNP dans le substrat (1) ;- formation d’une région (3) dopée P+ dans le caisson d’isolation (2) ;- croissance épitaxiale d’une première couche semi-conductrice (10) sur le substrat (1) ;- formation d’un caisson (5) dopé N+ du transistor NPN, au moins une partie dudit caisson (5) s’étendant dans la première couche semi-conductrice (10) ;- croissance épitaxiale d’une seconde couche semi-conductrice (11) sur la première couche semi-conductrice (10) ;- formation d’une région (6) dopée P apte à former le collecteur du transistor PNP dans la seconde couche semi-conductrice (11), en liaison électrique avec la région (3) dopée P+ ;- formation d’une région (7) dopée N apte à former le collecteur du transistor NPN dans la seconde couche semi-conductrice (11), en liaison électrique avec le caisson (5) dopé N+. Figure pour l’abrégé : Fig 10

Description

Procédé de fabrication d’un dispositif comprenant un transistor bipolaire PNP et un transistor bipolaire NPN pour applications radiofréquences
Le présent texte concerne un procédé de fabrication d’un dispositif microélectronique comprenant au moins deux transistors bipolaires, l’un étant un transistor NPN et l’autre un transistor PNP vertical, ainsi qu’un tel dispositif. Un tel dispositif présente en particulier des applications dans le domaine radiofréquence.
Arrière-plan
L’intégration de transistors bipolaires de type PNP à des dispositifs microélectroniques relevant des technologies BiCMOS ou bipolaires dans le domaine radiofréquence (RF) pose des difficultés.
En effet, lorsque le dispositif comprend à la fois des transistors bipolaires PNP et des transistors bipolaires NPN, il n’est pas possible d’optimiser les performances de chacun desdits transistors.
Dans de tels dispositifs, un transistor bipolaire PNP et un transistor bipolaire NPN peuvent être formés de la manière suivante.
Un substrat semi-conducteur dopé P est fourni.
Une implantation localisée de dopants N (par exemple du phosphore) suivie d’un recuit de diffusion desdits dopants est réalisée pour former dans le substrat semi-conducteur un caisson N, destiné à être polarisé en inverse pour isoler électriquement le collecteur du transistor bipolaire PNP du substrat. Une implantation localisée de dopants P (par exemple du bore) suivie d’un recuit de diffusion desdits dopants est réalisée pour former un caisson dopé P+ au sein du caisson N.
Par ailleurs, une implantation localisée de dopants N (par exemple de l’arsenic) suivie d’un recuit de diffusion desdits dopants est réalisée pour former dans le substrat semi-conducteur un caisson N+ destiné à isoler électriquement le collecteur du transistor bipolaire NPN du substrat.
Une couche semi-conductrice est formée par épitaxie sur le substrat, sur une épaisseur de l’ordre de 1 µm. La croissance de ladite couche semi-conductrice sur le substrat permet d’enterrer dans le substrat les caissons P+ et N+.
Une implantation localisée de dopants P puis un recuit de diffusion desdits dopants sont réalisés pour former une région dopée P dans la couche semi-conductrice épitaxiale, ladite région formant le collecteur du transistor bipolaire PNP, en contact électrique avec la région dopée P+.
Une implantation localisée de dopants N puis un recuit de diffusion desdits dopants sont réalisés pour former une région dopée N dans la couche semi-conductrice épitaxiale, ladite région formant le collecteur du transistor bipolaire NPN, en contact électrique avec la région dopée N+.
Ensuite, la base et l’émetteur de chacun des transistors bipolaires sont formés sur un collecteur respectif desdits transistors.
Un inconvénient d’un tel procédé est la différence de comportement en termes de diffusion des dopants implantés pour former les caissons P+ et N+. En effet, les dopants de type N sont des espèces lourdes, telles que l’arsenic et l’antimoine. En revanche, les dopants de type P sont des espèces légères, telles que le bore. Compte tenu de leurs coefficients de diffusion différents, les dopants de type N diffusent peu au sein du substrat, alors que les dopants de type P diffusent facilement. Par conséquent, le caisson P+ du transistor bipolaire PNP s’étend davantage par diffusion vers la surface du substrat que le caisson N+ du transistor bipolaire NPN.
La couche semi-conductrice épitaxiale doit donc être suffisamment épaisse, typiquement de l’ordre de 1 µm, pour tenir compte de cette diffusion plus importante du caisson P+ et préserver une épaisseur suffisante pour la formation du collecteur du transistor PNP. Cependant, le transistor bipolaire NPN est pénalisé par une telle épaisseur de la couche semi-conductrice épitaxiale. Ses performances notamment en termes de rapidité sont en effet significativement réduites.
Une alternative pour réduire l’épaisseur de la couche semi-conductrice épitaxiale serait d’enterrer plus profondément le caisson P+ dans le substrat. Cependant, ceci nécessiterait une implantation des dopants avec une énergie élevée, susceptible d’engendrer des défauts cristallins dans le substrat, pénalisant les performances du transistor PNP.
Résumé
Il subsiste donc un besoin de pouvoir optimiser indépendamment les performances d’un transistor bipolaire PNP et d’un transistor bipolaire NPN dans un dispositif microélectronique pour les applications à ultra-haute fréquence.
Un objet du présent texte est un procédé de fabrication d’un dispositif microélectronique comprenant un substrat semi-conducteur dopé de type P et un transistor PNP et un transistor NPN agencés verticalement dans ledit substrat, ledit procédé comprenant les étapes successives suivantes:
- formation d’un caisson d’isolation dopé N+ du transistor PNP dans le substrat;
- formation d’une région dopée P+ dans le caisson d’isolation;
- croissance épitaxiale d’une première couche semi-conductrice sur le substrat;
- formation d’un caisson dopé N+ du transistor NPN, au moins une partie dudit caisson s’étendant dans la première couche semi-conductrice;
- croissance épitaxiale d’une seconde couche semi-conductrice sur la première couche semi-conductrice;
- formation d’une région dopée P apte à former le collecteur du transistor PNP dans la seconde couche semi-conductrice, en liaison électrique avec la région dopée P+;
- formation d’une région dopée N apte à former le collecteur du transistor NPN dans la seconde couche semi-conductrice, en liaison électrique avec le caisson dopé N+.
Par «successives» on entend que les étapes se déroulent dans l’ordre indiqué, ce qui n’exclut pas que des étapes intermédiaires soient mises en œuvre.
Par «radiofréquence» (RF) on entend dans le présent texte une gamme de fréquence d'onde électromagnétique comprise entre 20 GHz et 300 GHz.
Grâce aux deux couches semi-conductrices formées par épitaxie, dont la première est formée entre la formation du caisson P+ du transistor PNP et la formation du caisson N+ du transistor NPN, et la seconde est formée entre la formation du caisson N+ et la formation du collecteur desdits transistors, il est possible d’enterrer le caisson P+ plus profondément dans le substrat que le caisson N+ sans mettre en œuvre d’implantation à forte énergie.
De ce fait, on évite la formation de défauts cristallins dans la région soumise à l’implantation.
De plus, une épaisseur relativement mince de la seconde couche épitaxiale permet d’augmenter la rapidité du transistor NPN sans être pénalisée par la diffusion plus importante du caisson P+ du transistor PNP.
En d’autres termes, les deux couches épitaxiales permettent de découpler l’optimisation du transistor NPN et celle du transistor PNP.
Dans certains modes de réalisation, la première couche semi-conductrice présente une épaisseur comprise entre 0,5 et 0,7 µm.
Ladite première couche semi-conductrice peut être légèrement dopée P ou être non intentionnellement dopée.
Dans certains modes de réalisation, la seconde couche semi-conductrice présente une épaisseur comprise entre 0,3 et 0,5 µm.
Ladite seconde couche semi-conductrice peut être légèrement dopée N ou être non intentionnellement dopée.
Dans certains modes de réalisation, la somme des épaisseurs des première et seconde couches semi-conductrices est comprise entre 0,8 et 1,2 µm.
Un autre objet concerne un dispositif microélectronique comprenant un substrat semi-conducteur et un transistor PNP et un transistor NPN agencés verticalement dans ledit substrat, dans lequel:
- le collecteur du transistor PNP est agencé sur une région dopée P+ du substrat;
- le collecteur du transistor NPN est agencé sur un caisson dopé N+du substrat ;
ladite région dopée P+ du transistor PNP s’étendant au moins en partie dans une première couche semi-conductrice et le caisson dopé N+ du transistor NPN s’étendant au moins en partie dans une seconde couche semi-conductrice agencée sur la première couche semi-conductrice, la région dopée P+ du transistor PNP étant plus éloignée de la surface du dispositif que le caisson dopé N+ du transistor NPN.
Dans certains modes de réalisation, la première couche semi-conductrice présente une épaisseur comprise entre 0,5 et 0,7 µm.
Ladite première couche semi-conductrice peut être légèrement dopée P ou être non intentionnellement dopée.
Dans certains modes de réalisation, la seconde couche semi-conductrice présente une épaisseur comprise entre 0,3 et 0,5 µm.
Ladite seconde couche semi-conductrice peut être légèrement dopée N ou être non intentionnellement dopée.
Dans certains modes de réalisation, la somme des épaisseurs des première et seconde couches semi-conductrices est comprise entre 0,8 et 1,2 µm.
Brève description des figures
D’autres caractéristiques et avantages de ces modes de réalisation apparaîtront dans la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels:
est une vue schématique en coupe d’un substrat de type P lors d’une implantation localisée de dopants de type N ;
est une vue schématique du substrat de la figure 1 à l’issue d’un recuit de diffusion des dopants implantés pour former une région d’isolation du collecteur d’un transistor PNP par rapport au substrat;
est une vue schématique en coupe du substrat de la figure 2 lors d’une implantation localisée de dopants de type P dans la région d’isolation;
est une vue schématique en coupe du substrat de la figure 3 à l’issue d’un recuit de diffusion des dopants de type P implantéspour former un caisson P+ du transistor PNP ;
est une vue schématique en coupe du substrat de la figure 4 après la formation d’une première couche épitaxiale sur le substrat;
est une vue schématique en coupe du substrat de la figure 5 lors d’une implantation de dopants de type N;
est une vue schématique en coupe du substrat de la figure 6 à l’issue d’un recuit de diffusion des dopants de type N implantés pour former un caisson N+ d’un transistor NPN;
est une vue schématique en coupe du substrat de la figure 7 après la formation d’une seconde couche épitaxialesur la première couche épitaxiale ;
est une vue schématique en coupe du substrat de la figure 8 lors d’une implantation de dopants de type P dans la seconde couche épitaxiale;
est une vue schématique en coupe du substrat de la figure 9 à l’issue d’un recuit de diffusion des dopants de type P implantés pour former le collecteur du transistor PNP;
est une vue schématique en coupe d’un dispositif comprenant un transistor PNP et un transistor NPN obtenus par le procédé décrit plus haut.
Pour des raisons de lisibilité des figures, les dessins ne sont pas tracés à l’échelle. Par ailleurs, les dessins ont été simplifiés de sorte à ne faire apparaître que les éléments utiles à la compréhension des figures.
Description détaillée de modes de réalisation
Les étapes successives du procédé de fabrication d’un dispositif microélectronique comprenant un substrat semi-conducteur dopé de type P et un transistor PNP et un transistor NPN agencés verticalement dans ledit substrat sont illustrées de manière schématique sur les figures 1 à 10.
En référence à la figure 1, le substrat 1 est un substrat semi-conducteur, dopé de type P. Le matériau du substrat 1 peut par exemple être du silicium.
Un masque M est formé sur une face principale du substrat 1. Le masque M comprend au moins une ouverture permettant d’exposer une portion déterminée de la surface du substrat 1, correspondant à l’emplacement d’un transistor PNP. Le masque M peut être formé par une technique de photolithographie classiquement utilisée dans les procédés de fabrication microélectronique.
Une implantation de dopants (schématisée par les flèches) est mise en œuvre dans l’ouverture du masque (le matériau et l’épaisseur du masque M étant choisis pour empêcher tout passage des dopants au travers du masque). Les dopants sont de type N, tels que du phosphore par exemple.
Une zone 2a contenant les dopants implantés s’étend donc dans une partie de l’épaisseur du substrat 1, à partir de la portion de la surface exposée par l’ouverture du masque M.
En référence à la figure 2, un traitement thermique est mis en œuvre sur le substrat ainsi implanté et le masque M est retiré.
Ledit traitement thermique est mis en œuvre dans des conditions permettant de faire diffuser et d’activer les dopants de la région 2a afin de former un caisson 2 dopé N+. Comme on le verra plus bas, ledit caisson 2 est destiné à former le caisson d’isolation du transistor PNP.
En référence à la figure 3, un nouveau masque M est formé sur la face principale du substrat 1. Le masque M comprend au moins une ouverture permettant d’exposer une portion déterminée de la surface du substrat 1 en regard du caisson 2. Ladite ouverture est de dimensions plus petites que le caisson 2.
Une implantation de dopants (schématisée par les flèches) est mise en œuvre dans l’ouverture du masque (le matériau et l’épaisseur du masque M étant choisis pour empêcher tout passage des dopants au travers du masque). Les dopants sont de type P, tels que du bore par exemple.
Une zone 3a contenant les dopants implantés s’étend donc dans une partie de l’épaisseur du caisson 2, à partir de la portion de la surface exposée par l’ouverture du masque M.
En référence à la figure 4, un traitement thermique est mis en œuvre sur le substrat ainsi implanté et le masque M est retiré.
Ledit traitement thermique est mis en œuvre dans des conditions permettant de faire diffuser et d’activer les dopants de la région 3a afin de former une région 3 dopée P+ dans le caisson 2.
En référence à la figure 5, une croissance épitaxiale d’une première couche semi-conductrice 10 est mise en œuvre sur la face principale du substrat 1. De préférence, le matériau de la couche épitaxiale est identique à celui du substrat 1 (homoépitaxie). Eventuellement, le matériau de la couche épitaxiale peut être différent de celui du substrat 1 (hétéroépitaxie) mais avec un paramètre de maille aussi proche que possible de celui du substrat 1 pour minimiser la formation de défauts cristallins dans la couche épitaxiale.
La première couche épitaxiale 10 peut être légèrement dopée P ou non intentionnellement dopée.
Une fonction de ladite première couche épitaxiale 10 est de contribuer à enterrer la région 3 dopée P+ dans la structure.
L’épaisseur de la première couche épitaxiale 10 peut être comprise entre 0,5 et 0,7 µm.
Les dopants de la région 3 dopée N+ peuvent éventuellement diffuser dans une partie de la première couche épitaxiale 10 sous l’effet de la température de l’étape d’épitaxie.
En référence à la figure 6, un nouveau masque M est formé sur la face principale de la première couche épitaxiale 10. Le masque M comprend des ouvertures permettant d’exposer des portions déterminées de la première couche épitaxiale 10 de part et d’autre du caisson 2 (à gauche de la figure) et à l’emplacement d’un transistor NPN (à droite de la figure).
Une implantation de dopants (schématisée par les flèches) est mise en œuvre dans les ouvertures du masque (le matériau et l’épaisseur du masque M étant choisis pour empêcher tout passage des dopants au travers du masque). Les dopants sont de type N, tels que de l’arsenic par exemple.
Des zones 4a et 5a contenant les dopants implantés s’étendent donc dans une partie de l’épaisseur de la première couche épitaxiale 10, respectivement dans la partie dédiée à la formation du transistor PNP (de part et d’autre du caisson 2) et dans la partie dédiée à la formation du transistor NPN, à partir de la portion de la surface de exposée par l’ouverture du masque M.
En référence à la figure 7, un traitement thermique est mis en œuvre sur le substrat ainsi implanté et le masque M est retiré.
Ledit traitement thermique est mis en œuvre dans des conditions permettant de faire diffuser et d’activer les dopants des régions 4a et 5a afin de former des régions 4 et 5 dopées N+ dans la première couche épitaxiale 10 et une partie du substrat 1.
Les régions 4 sont destinées à assurer une continuité électrique entre le caisson 2 et la surface du dispositif, de sorte à permettre de polariser électriquement le caisson 2 du transistor PNP.
La région 5 est destinée à former un caisson du transistor NPN.
En référence à la figure 8, une croissance épitaxiale d’une seconde couche semi-conductrice 11 est mise en œuvre sur la face principale de la première couche semi-conductrice 10. De préférence, le matériau de la seconde couche épitaxiale est identique à celui de la première couche épitaxiale (homoépitaxie). Eventuellement, le matériau de la seconde couche épitaxiale peut être différent de celui de la première couche épitaxiale (hétéroépitaxie) mais avec un paramètre de maille aussi proche que possible de celui de la première couche épitaxiale pour minimiser la formation de défauts cristallins dans la seconde couche épitaxiale.
Les dopants du caisson 5 dopé N+ peuvent éventuellement diffuser dans une partie de la seconde couche épitaxiale 11 sous l’effet de la température de l’étape d’épitaxie.
La seconde couche épitaxiale 11 peut être légèrement dopée N ou non intentionnellement dopée.
L’épaisseur de la seconde couche épitaxiale 11 peut être comprise entre 0,3 et 0,5 µm.
Une fonction de ladite seconde couche épitaxiale 11 est d’enterrer le caisson 5 dopé N+ du transistor NPN dans la structure, et de contribuer à enterrer, en combinaison avec la première couche épitaxiale 10 formée précédemment, la région 3 dopée P+ du transistor PNP.
On observe ainsi sur la figure 8 que le caisson 2 et la région 3 du transistor PNP sont enterrés plus profondément dans la structure que le caisson 5 du transistor NPN, le caisson 2 et la région 3 étant séparés de la surface de la structure de la figure 8 par l’empilement des couches 10 et 11, qui présente une épaisseur comprise entre 0,8 et 1,2 µm, tandis que le caisson 5 est séparé de ladite surface uniquement par la couche 11, qui, comme indiqué plus haut, présente une épaisseur comprise entre 0,3 et 0,5 µm.
La formation des deux couches épitaxiales à des étapes différentes du procédé procure ainsi une sélectivité de la profondeur d’implantation de la région 3 dopée P+ du transistor PNP et du caisson 5 dopé N+ du transistor NPN tout en mettant en œuvre des implantations de dopants avec une énergie modérée, permettant de minimiser les défauts cristallins liés à l’implantation.
L’épaisseur des couches épitaxiales 10 et 11 peut être ajustée en fonction du budget thermique subi par la structure au cours de la fabrication du dispositif, afin d’optimiser les performances du transistor PNP et du transistor NPN. L’épaisseur de la première couche épitaxiale 10 peut résulter d’un compromis entre la tenue en tension du transistor NPN (qui nécessite une épaisseur suffisamment grande de la couche 10) et de la rapidité du transistor PNP (qui requiert une épaisseur suffisamment faible de la couche 10). L’épaisseur de la seconde couche épitaxiale 11 peut être choisie en fonction de la tenue en tension souhaitée pour les deux transistors.
En référence à la figure 9, un nouveau masque M est formé sur la face principale de la seconde couche épitaxiale 11. Le masque M comprend au moins une ouverture permettant d’exposer une portion déterminée de la surface de la seconde couche épitaxiale en regard de la région 3 du transistor PNP.
Une implantation de dopants (schématisée par les flèches) est mise en œuvre dans l’ouverture du masque (le matériau et l’épaisseur du masque M étant choisis pour empêcher tout passage des dopants au travers du masque). Les dopants sont de type P, tels que du bore par exemple.
Une zone 6a contenant les dopants implantés s’étend donc dans la seconde couche épitaxiale 11, et éventuellement dans une partie de la première couche épitaxiale 10, à partir de la portion de la surface exposée par l’ouverture du masque M.
En référence à la figure 10, un traitement thermique est mis en œuvre sur la structure ainsi implantée et le masque M est retiré.
Ledit traitement thermique est mis en œuvre dans des conditions permettant de faire diffuser et d’activer les dopants de la région 6a afin de former une région 6 dopée P s’étendant jusqu’à la région 3 dopée P+, de sorte à assurer une continuité électrique avec la région 3. La région 6 est destinée à former le collecteur du transistor PNP.
De manière similaire (non schématisée), un nouveau masque est formé sur la face principale de la seconde couche épitaxiale. Le masque comprend au moins une ouverture permettant d’exposer une portion déterminée de la surface de la seconde couche épitaxiale en regard du caisson 5 du transistor NPN.
Une implantation de dopants est mise en œuvre dans l’ouverture du masque (le matériau et l’épaisseur du masque M étant choisis pour empêcher tout passage des dopants au travers du masque). Les dopants sont de type N, tels que de l’arsenic par exemple.
Une zone contenant les dopants implantés s’étend donc dans la seconde couche épitaxiale, et éventuellement dans le caisson 5, à partir de la portion de la surface exposée par l’ouverture du masque M.
Ensuite, un traitement thermique est mis en œuvre sur la structure ainsi implantée et le masque est retiré.
Ledit traitement thermique est mis en œuvre dans des conditions permettant de faire diffuser et d’activer les dopants de la région dopée afin de former une région (référencée 7 sur la figure 11) dopée N s’étendant jusqu’au caisson 5 dopé N+, de sorte à assurer une continuité électrique avec le caisson 5. La région 7 est destinée à former le collecteur du transistor NPN.
La figure 11 est une vue en coupe du dispositif après formation de l’émetteur E et de la base B du transistor PNP (à gauche) et du transistor NPN (à droite). La formation de ces composants est réalisée par des méthodes connues en elles-mêmes qui ne seront donc pas décrites dans le présent texte.
Comme indiqué plus haut, la région 3 dopée P+ du transistor PNP est plus éloignée de la surface du dispositif que le caisson 5 dopé N+ du transistor NPN.
Cette différence d’agencement en profondeur de ces régions/caissons permet de prendre en compte la diffusion plus importante des dopants P du transistor PNP lors des différents traitements thermiques mis en œuvre lors de la fabrication du dispositif sans pénaliser la rapidité du transistor NPN ni nécessiter d’implantation à forte énergie susceptible d’engendrer des défauts cristallins. Elle permet donc d’intégrer ces deux types de transistors dans un même substrat d’un dispositif microélectronique sans dégrader les performances de l’un ou l’autre de ces transistors.

Claims (12)

  1. Procédé de fabrication d’un dispositif microélectronique comprenant un substrat semi-conducteur (1) dopé de type P et un transistor PNP et un transistor NPN agencés verticalement dans ledit substrat (1), ledit procédé comprenant les étapes successives suivantes:
    - formation d’un caisson d’isolation (2) dopé N+ du transistor PNP dans le substrat (1);
    - formation d’une région (3) dopée P+ dans le caisson d’isolation (2);
    - croissance épitaxiale d’une première couche semi-conductrice (10) sur le substrat (1);
    - formation d’un caisson (5) dopé N+ du transistor NPN, au moins une partie dudit caisson (5) s’étendant dans la première couche semi-conductrice (10);
    - croissance épitaxiale d’une seconde couche semi-conductrice (11) sur la première couche semi-conductrice (10);
    - formation d’une région (6) dopée P apte à former le collecteur du transistor PNP dans la seconde couche semi-conductrice (11), en liaison électrique avec la région (3) dopée P+;
    - formation d’une région (7) dopée N apte à former le collecteur du transistor NPN dans la seconde couche semi-conductrice (11), en liaison électrique avec le caisson (5) dopé N+.
  2. Procédé selon la revendication 1, dans lequel la première couche semi-conductrice (10) présente une épaisseur comprise entre 0,5 et 0,7 µm.
  3. Procédé selon l’une des revendications 1 ou 2, dans lequel la première couche semi-conductrice (10) est légèrement dopée P ou est non intentionnellement dopée.
  4. Procédé selon l’une des revendications 1 à 3, dans lequel la seconde couche semi-conductrice (11) présente une épaisseur comprise entre 0,3 et 0,5 µm.
  5. Procédé selon l’une des revendications 1 à 4, dans lequel la seconde couche semi-conductrice (11) est légèrement dopée N ou est non intentionnellement dopée.
  6. Procédé selon l’une des revendications 1 à 5, dans lequel la somme des épaisseurs des première et seconde couches semi-conductrices (10, 11) est comprise entre 0,8 et 1,2 µm.
  7. Dispositif microélectronique comprenant un substrat semi-conducteur (1) et un transistor PNP et un transistor NPN agencés verticalement dans ledit substrat, dans lequel:
    - le collecteur (6) du transistor PNP est agencé sur une région (3) dopée P+ du substrat (1);
    - le collecteur (7) du transistor NPN est agencé sur un caisson (5) dopé N+du substrat (1) ;
    ladite région (3) dopée P+ du transistor PNP s’étendant au moins en partie dans une première couche semi-conductrice et le caisson (5) dopé N+ du transistor NPN s’étendant au moins en partie dans une seconde couche semi-conductrice agencée sur la première couche semi-conductrice (10), la région (3) dopée P+ du transistor PNP étant plus éloignée de la surface du dispositif que le caisson (5) dopé N+ du transistor NPN.
  8. Dispositif selon la revendication 7, dans lequel la première couche semi-conductrice (10) présente une épaisseur comprise entre 0,5 et 0,7 µm.
  9. Dispositif selon l’une des revendications 7 ou 8, dans lequel la première couche semi-conductrice (10) est légèrement dopée P ou est non intentionnellement dopée.
  10. Dispositif selon l’une des revendications 7 à 9, dans lequel la seconde couche semi-conductrice (11) présente une épaisseur comprise entre 0,3 et 0,5 µm.
  11. Dispositif selon l’une des revendications 7 à 10, dans lequel la seconde couche semi-conductrice (11) est légèrement dopée N ou est non intentionnellement dopée.
  12. Dispositif selon l’une des revendications 7 à 11, dans lequel la somme des épaisseurs des première et seconde couches semi-conductrices (10, 11) est comprise entre 0,8 et 1,2 µm.
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